JPH05282869A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH05282869A JPH05282869A JP4075022A JP7502292A JPH05282869A JP H05282869 A JPH05282869 A JP H05282869A JP 4075022 A JP4075022 A JP 4075022A JP 7502292 A JP7502292 A JP 7502292A JP H05282869 A JPH05282869 A JP H05282869A
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Abstract
(57)【要約】
【目的】１つのメモリセルの書込み（又は読出し）と同
時または非同期で他の（または同一の）メモリセルの読
出しができ、かつマルチセレクト等によるメモリセルの
データの破壊を防止する。 【構成】メモリセルＭＣに、データ保持部ＤＨの第１の
データ入出力端Ｎ１と第１のビット線ＢＬ１１，ＢＬ２
１との間に接続された第１のトランスファゲートＴ１，
Ｔ２と、入力端をデータ保持部ＤＨの第２のデータ入出
力信号Ｎ２と接続するバッファ回路のインバータＩＶ３
と、このイバータＩＶ３の出力端と第２のビット線ＢＬ
３１との間に接続された第２のトランスファゲートＴ３
とを備える。第１及び第２のトランスファゲートＴ１，
Ｔ２、Ｔ３のオン，オフをそれぞれ対応する第１及び第
２のワード線ＷＬ１１，ＷＬ２１により制御する。
時または非同期で他の（または同一の）メモリセルの読
出しができ、かつマルチセレクト等によるメモリセルの
データの破壊を防止する。 【構成】メモリセルＭＣに、データ保持部ＤＨの第１の
データ入出力端Ｎ１と第１のビット線ＢＬ１１，ＢＬ２
１との間に接続された第１のトランスファゲートＴ１，
Ｔ２と、入力端をデータ保持部ＤＨの第２のデータ入出
力信号Ｎ２と接続するバッファ回路のインバータＩＶ３
と、このイバータＩＶ３の出力端と第２のビット線ＢＬ
３１との間に接続された第２のトランスファゲートＴ３
とを備える。第１及び第２のトランスファゲートＴ１，
Ｔ２、Ｔ３のオン，オフをそれぞれ対応する第１及び第
２のワード線ＷＬ１１，ＷＬ２１により制御する。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に関し、
特に書込み，読出し可能なＲＡＭ型の半導体記憶装置に
関する。
特に書込み，読出し可能なＲＡＭ型の半導体記憶装置に
関する。
【０００２】
【従来の技術】従来、この種の半導体記憶装置は、第１
の例として図５（Ａ），（Ｂ）に示すように、互いに対
をなすビット線ＢＬ１ｊ，ＢＬ２ｊ（ｊは１〜ｍ、以下
同じ）と、複数のワード線ＷＬ１〜ＷＬｎと、インバー
タＩＶ１，ＩＶ２から成り第１及び第２のデータ入出力
端Ｎ１，Ｎ２をもちこの第１及び第２のデータ入出力端
Ｎ１，Ｎ２に供給されたデータを保持しかつ保持してい
るデータを第１及び第２のデータ入出力端Ｎ１，Ｎ２か
ら出力するデータ保持部ＤＨ、並びにゲートを共に対応
するワード線（例えばＷＬ１）と接続しソース，ドレイ
ンの一方をデータ保持部ＤＨの第１及び第２のデータ入
出力端Ｎ１，Ｎ２とそれぞれ対応して接続し他方を対を
なすビット線（例えばＢＬ１１，ＢＬ２１）とそれぞれ
対応して接続しワード線（ＷＬ１）が選択レベルのとき
オンとなるトランスファゲートＴ１，Ｔ２を備えた複数
のメモリセルＭＣｄを含むメモリセルアレイ１ａと、ア
ドレス信号ＡＤに従って複数のワード線ＷＬ１〜ＷＬｎ
のうちの所定のワード線を選択レベルにするアドレスデ
コーダ２と、所定のタイミングでビット線ＢＬ１ｊ，Ｂ
Ｌ２ｊを所定の電位にプリチャージするプリチャージ回
路３と、出力端を対応するビット線ＢＬ１ｊ，ＢＬ２ｊ
と接続し書込み制御信号に従って外部からの書込み用の
データＤＩｊを選択レベルのワード線と対応するメモリ
セルＭＣｄに供給する書込み回路４ｊと、入力端を対応
するビット線ＢＬ１ｊ，ＢＬ２ｊと接続し選択レベルの
ワード線と対応するメモリセルＭＣｄから読出されたデ
ータを所定のタイミングで外部へ出力（ＤＯｊ）する読
出し回路５ｊとを有する構成となっている。
の例として図５（Ａ），（Ｂ）に示すように、互いに対
をなすビット線ＢＬ１ｊ，ＢＬ２ｊ（ｊは１〜ｍ、以下
同じ）と、複数のワード線ＷＬ１〜ＷＬｎと、インバー
タＩＶ１，ＩＶ２から成り第１及び第２のデータ入出力
端Ｎ１，Ｎ２をもちこの第１及び第２のデータ入出力端
Ｎ１，Ｎ２に供給されたデータを保持しかつ保持してい
るデータを第１及び第２のデータ入出力端Ｎ１，Ｎ２か
ら出力するデータ保持部ＤＨ、並びにゲートを共に対応
するワード線（例えばＷＬ１）と接続しソース，ドレイ
ンの一方をデータ保持部ＤＨの第１及び第２のデータ入
出力端Ｎ１，Ｎ２とそれぞれ対応して接続し他方を対を
なすビット線（例えばＢＬ１１，ＢＬ２１）とそれぞれ
対応して接続しワード線（ＷＬ１）が選択レベルのとき
オンとなるトランスファゲートＴ１，Ｔ２を備えた複数
のメモリセルＭＣｄを含むメモリセルアレイ１ａと、ア
ドレス信号ＡＤに従って複数のワード線ＷＬ１〜ＷＬｎ
のうちの所定のワード線を選択レベルにするアドレスデ
コーダ２と、所定のタイミングでビット線ＢＬ１ｊ，Ｂ
Ｌ２ｊを所定の電位にプリチャージするプリチャージ回
路３と、出力端を対応するビット線ＢＬ１ｊ，ＢＬ２ｊ
と接続し書込み制御信号に従って外部からの書込み用の
データＤＩｊを選択レベルのワード線と対応するメモリ
セルＭＣｄに供給する書込み回路４ｊと、入力端を対応
するビット線ＢＬ１ｊ，ＢＬ２ｊと接続し選択レベルの
ワード線と対応するメモリセルＭＣｄから読出されたデ
ータを所定のタイミングで外部へ出力（ＤＯｊ）する読
出し回路５ｊとを有する構成となっている。
【０００３】この半導体記憶装置において、アドレスデ
コーダ２，ワード線ＷＬ１〜ＷＬｎ及び対をなすビット
線ＢＬ１ｊ，ＢＬ２ｊ（以下ビット線対（ＢＬ１ｊ，Ｂ
Ｌ２ｊ）という、他も同様）等が一系統しかないので、
書込み動作と読出し動作とは必ず相違なるタイミングで
行なわれ、１つのメモリセルにデータを書込むと同時
に、またこの書込みとは非同期で他のメモリセルからデ
ータを読出すという動作を行うことはできない。
コーダ２，ワード線ＷＬ１〜ＷＬｎ及び対をなすビット
線ＢＬ１ｊ，ＢＬ２ｊ（以下ビット線対（ＢＬ１ｊ，Ｂ
Ｌ２ｊ）という、他も同様）等が一系統しかないので、
書込み動作と読出し動作とは必ず相違なるタイミングで
行なわれ、１つのメモリセルにデータを書込むと同時
に、またこの書込みとは非同期で他のメモリセルからデ
ータを読出すという動作を行うことはできない。
【０００４】これに対し図６に示された第２の例の半導
体記憶装置は、２系統のアドレスデコーダ２ａ，２ｂ、
ワード線ＷＬ１１〜ＷＬ１ｎ，ＷＬ２１〜ＷＬ２ｎ及び
ビット線対（ＢＬ１ｊ，ＢＬ２ｊ），（ＢＬ３ｊ，ＢＬ
４ｊ）を備え、ビット線対（ＢＬ１ｊ，ＢＬ２ｊ），
（ＢＬ３ｊ，ＢＬ４ｊ）に対してそれぞれ読出し回路５
ｊ，６ｊａを備えているので、アドレス信号ＡＤ１によ
りアドレスデコーダ２ａで指定したメモリセルＭＣｅに
対してデータの書込み（又は読出し）を行うと同時に、
またこれとは非同期でアドレス信号ＡＤ２によりアドレ
スデコーダ２ｂで指定した他のメモリセルＭＣｅからデ
ータを読出すことができる。
体記憶装置は、２系統のアドレスデコーダ２ａ，２ｂ、
ワード線ＷＬ１１〜ＷＬ１ｎ，ＷＬ２１〜ＷＬ２ｎ及び
ビット線対（ＢＬ１ｊ，ＢＬ２ｊ），（ＢＬ３ｊ，ＢＬ
４ｊ）を備え、ビット線対（ＢＬ１ｊ，ＢＬ２ｊ），
（ＢＬ３ｊ，ＢＬ４ｊ）に対してそれぞれ読出し回路５
ｊ，６ｊａを備えているので、アドレス信号ＡＤ１によ
りアドレスデコーダ２ａで指定したメモリセルＭＣｅに
対してデータの書込み（又は読出し）を行うと同時に、
またこれとは非同期でアドレス信号ＡＤ２によりアドレ
スデコーダ２ｂで指定した他のメモリセルＭＣｅからデ
ータを読出すことができる。
【０００５】この第２の例のメモリセルＭＣｅは、第１
及び第２のデータ入出力端Ｎ１，Ｎ２をもつデータ保持
部ＤＨと、ソース，ドレインをこのデータ保持部ＤＨの
データ入出力端Ｎ１，Ｎ２とビット線対（例えばＢＬ１
１，ＢＬ２１）との間にそれぞれ対応して接続しワード
線（例えばＷＬ１１）が選択レベルのときオンとなるト
ランスァゲートＴ１，Ｔ２と、同様に、ソース，ドレイ
ンをデータ保持部ＤＨのデータ入出力端Ｎ１，Ｎ２とビ
ット線対（例えばＢＬ３１，ＢＬ４１）との間にそれぞ
れ対応して接続しワード線（例えばＷＬ２１）が選択レ
ベルのときオンとなるトランスファゲートＴ３，Ｔ４と
を備えた構成となっている。
及び第２のデータ入出力端Ｎ１，Ｎ２をもつデータ保持
部ＤＨと、ソース，ドレインをこのデータ保持部ＤＨの
データ入出力端Ｎ１，Ｎ２とビット線対（例えばＢＬ１
１，ＢＬ２１）との間にそれぞれ対応して接続しワード
線（例えばＷＬ１１）が選択レベルのときオンとなるト
ランスァゲートＴ１，Ｔ２と、同様に、ソース，ドレイ
ンをデータ保持部ＤＨのデータ入出力端Ｎ１，Ｎ２とビ
ット線対（例えばＢＬ３１，ＢＬ４１）との間にそれぞ
れ対応して接続しワード線（例えばＷＬ２１）が選択レ
ベルのときオンとなるトランスファゲートＴ３，Ｔ４と
を備えた構成となっている。
【０００６】
【発明が解決しようとする課題】上述した従来の半導体
記憶装置は、第１の例ではアドレスデコーダ，ワード
線，ビット線等が１系統しかないために１つのメモリセ
ルへのデータの書込みと他のメモリセルからのデータの
読出しとを同時にまた非同期で行うことができないとい
う欠点があり、第２の例では、アドレスデコーダ，ワー
ド線，ビット線等を２系統有しているので１つのメモリ
セルへのデータの書込み（又はこのメモリセルからのデ
ータの読出）と他のメモリセルからのデータの読出しと
を同時にまた非同期で行う２とができるが、データ保持
部ＤＨのデータ入出力端Ｎ１，Ｎ２とビット線対（ＢＬ
１ｊ，ＢＬ２ｊ），（ＢＬ３ｊ，ＢＬ４ｊ）との間がト
ランスファゲートＴ１〜Ｔ４で接続される構成となって
いるので、トランスファゲートＴ１〜Ｔ４は双方向性の
ため、ビット線のプリチャージが充分行なわれなかった
場合、ワード線がマルチセレクト状態となった場合、及
び同一メモリセルから同時に２系統の読出しを行う場合
等においてビット線対（ＢＬ１ｊ，ＢＬ２ｊ），（ＢＬ
３ｊ，ＢＬ４ｊ）間の干渉が起り、メモリセルＭＣｅの
データが破壊される危険性がある。
記憶装置は、第１の例ではアドレスデコーダ，ワード
線，ビット線等が１系統しかないために１つのメモリセ
ルへのデータの書込みと他のメモリセルからのデータの
読出しとを同時にまた非同期で行うことができないとい
う欠点があり、第２の例では、アドレスデコーダ，ワー
ド線，ビット線等を２系統有しているので１つのメモリ
セルへのデータの書込み（又はこのメモリセルからのデ
ータの読出）と他のメモリセルからのデータの読出しと
を同時にまた非同期で行う２とができるが、データ保持
部ＤＨのデータ入出力端Ｎ１，Ｎ２とビット線対（ＢＬ
１ｊ，ＢＬ２ｊ），（ＢＬ３ｊ，ＢＬ４ｊ）との間がト
ランスファゲートＴ１〜Ｔ４で接続される構成となって
いるので、トランスファゲートＴ１〜Ｔ４は双方向性の
ため、ビット線のプリチャージが充分行なわれなかった
場合、ワード線がマルチセレクト状態となった場合、及
び同一メモリセルから同時に２系統の読出しを行う場合
等においてビット線対（ＢＬ１ｊ，ＢＬ２ｊ），（ＢＬ
３ｊ，ＢＬ４ｊ）間の干渉が起り、メモリセルＭＣｅの
データが破壊される危険性がある。
【０００７】本発明の目的は、一方の系統の書込み（又
は読出し）と同時または非同期で他の系統の読出しがで
き、かつビット線のプリチャージが不充分の場合、ワー
ド線のマルチセレクト状態の場合、同一メモリセルの同
時読出しの場合でもメモリセルのデータが破壊されるこ
とがない半導体記憶装置を提供することにある。
は読出し）と同時または非同期で他の系統の読出しがで
き、かつビット線のプリチャージが不充分の場合、ワー
ド線のマルチセレクト状態の場合、同一メモリセルの同
時読出しの場合でもメモリセルのデータが破壊されるこ
とがない半導体記憶装置を提供することにある。
【０００８】
【課題を解決するための手段】本発明の半導体記憶装置
は、第１及び第２のビット線と、複数の第１及び第２の
ワード線と、第１及び第２のデータ入出力端をもちこの
第１のデータ入出力端に供給されたデータを保持しかつ
保持しているデータを前記第１及び第２のデータ入出力
端から出力するデータ保持部、ゲートを対応する前記第
１のワード線と接続しソース，ドレインの一方を前記デ
ータ保持部の第１のデータ入出力端と接続し他方を前記
第１のビット線と接続し前記対応する第１のワード線が
選択レベルのときオンとなる第１のトランスファゲー
ト、入力端を前記データ保持部の第２のデータ入出力端
と接続するバッファ回路、並びにゲートを対応する前記
第２のワード線と接続しソース，ドレインの一方を前記
バッファ回路の出力端と接続し他方を前記第２のビット
線と接続し前記対応する第２のワード線が選択レベルの
ときオンとなる第２のトランスファゲートをそれぞれ備
えた複数のメモリセルを含むメモリセルアレイと、第１
のアドレス信号に従って前記複数の第１のワード線のう
ちの所定のワード線を選択レベルとする第１のアドレス
デコーダと、第２のアドレス信号に従って前記複数の第
２のワード線のうちの所定のワード線を選択レベルとす
る第２のアドレスデコーダと、出力端を前記第１のビッ
ト線と接続し選択レベルの前記第１のワード線と対応す
るメモリセルに書込み用のデータを供給する書込み回路
と、入力端を前記第２のビット線と接続しこの第２のビ
ット線に伝達されたデータを外部へ出力する読出し回路
とを有している。
は、第１及び第２のビット線と、複数の第１及び第２の
ワード線と、第１及び第２のデータ入出力端をもちこの
第１のデータ入出力端に供給されたデータを保持しかつ
保持しているデータを前記第１及び第２のデータ入出力
端から出力するデータ保持部、ゲートを対応する前記第
１のワード線と接続しソース，ドレインの一方を前記デ
ータ保持部の第１のデータ入出力端と接続し他方を前記
第１のビット線と接続し前記対応する第１のワード線が
選択レベルのときオンとなる第１のトランスファゲー
ト、入力端を前記データ保持部の第２のデータ入出力端
と接続するバッファ回路、並びにゲートを対応する前記
第２のワード線と接続しソース，ドレインの一方を前記
バッファ回路の出力端と接続し他方を前記第２のビット
線と接続し前記対応する第２のワード線が選択レベルの
ときオンとなる第２のトランスファゲートをそれぞれ備
えた複数のメモリセルを含むメモリセルアレイと、第１
のアドレス信号に従って前記複数の第１のワード線のう
ちの所定のワード線を選択レベルとする第１のアドレス
デコーダと、第２のアドレス信号に従って前記複数の第
２のワード線のうちの所定のワード線を選択レベルとす
る第２のアドレスデコーダと、出力端を前記第１のビッ
ト線と接続し選択レベルの前記第１のワード線と対応す
るメモリセルに書込み用のデータを供給する書込み回路
と、入力端を前記第２のビット線と接続しこの第２のビ
ット線に伝達されたデータを外部へ出力する読出し回路
とを有している。
【０００９】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【００１０】図１（Ａ），（Ｂ）はそれぞれ本発明の第
１の実施例のブロック図及びメモリセル部分の回路図で
ある。
１の実施例のブロック図及びメモリセル部分の回路図で
ある。
【００１１】この実施例は、対をなす第１のビット線Ｂ
Ｌ１ｊ，ＢＬ２ｊ（ｊは１〜ｍ、以下同じ）及び読出し
専用の第２のビット線ＢＬ３ｊと、複数の第１及び第２
のワード線ＷＬ１１〜ＷＬ１ｎ，ＷＬ２１〜ＷＬ２ｎ
と、インバータＩＶ１，ＩＶ２から成り第１及び第２の
データ入出力端Ｎ１，Ｎ２をもちこの第１及び第２のデ
ータ入出力端Ｎ１，Ｎ２に供給されたデータを保持しか
つ保持しているデータを第１及び第２のデータ入出力端
Ｎ１，Ｎ２から出力するデータ保持部ＤＨ、ゲートを共
に対応する第１のワード線（ＷＬ１１〜ＷＬ１ｎ）と接
続しソース，ドレインの一方をデータ保持部ＤＨの第１
及び第２のデータ入出力端Ｎ１，Ｎ２とそれぞれ対応し
て接続し他方を第１のビット線対（ＢＬ１ｊ，ＢＬ２
ｊ）とそれぞれ対応して接続し対応する第１のワード線
が選択レベルのときオンとなる第１のトランスファゲー
トＴ１，Ｔ２、入力端をデータ保持部ＤＨの第２のデー
タ入出力端Ｎ２と接続するバッファ回路のインバータＩ
Ｖ３、並びにゲートを対応する第２のワード線（ＷＬ２
１〜ＷＬ２ｎ）と接続しソース，ドレインの一方をイン
バータＩＶ３の出力端と接続し他方を第２のビット線Ｂ
Ｌ３ｊと接続し対応する第２のワード線が選択レベルの
ときオンとなる第２のトランスァゲートＴ３をそれぞれ
備えた複数のメモリセルＭＣを含むメモリセルアレイ１
と、第１のアドレス信号ＡＤ１に従って複数の第１のワ
ード線ＷＬ１１〜ＷＬ１ｎのうちの所定のワード線を選
択レベルとする第１のアドレスデコーダ２ａと、第２の
アドレス信号ＡＤ２に従って複数の第２のワード線ＷＬ
２１〜ＷＬ２ｎのうちの所定のワード線を選択レベルと
する第２のアドレスデコーダ２ｂと、出力端を第１のビ
ット線対（ＢＬ１ｊ，ＢＬ２ｊ）と接続し選択レベルの
第１のワード線（ＷＬ１１〜ＷＬ１ｎ）と対応するメモ
リセルＭＣに書込み用のデータＤＩｊを供給する書込み
回路４ｊと、入力端を第２のビット線ＢＬ３ｊと接続し
この第２のビット線ＢＬ３ｊに伝達されたデータを外部
へ出力（ＤＯ２ｊ）する読出し回路６ｊと、入力端を第
１のビット線対（ＢＬ１ｊ，ＢＬ２ｊ）と接続しこのビ
ット線対（ＢＬ１ｊ，ＢＬ２ｊ）に伝達されたデータを
外部へ出力する読出し回路５ｊと、第１のビット線対
（ＢＬ１ｊ，ＢＬ２ｊ）を所定のタイミングでプリチャ
ージするプリチャージ回路３とを有する構成となってい
る。
Ｌ１ｊ，ＢＬ２ｊ（ｊは１〜ｍ、以下同じ）及び読出し
専用の第２のビット線ＢＬ３ｊと、複数の第１及び第２
のワード線ＷＬ１１〜ＷＬ１ｎ，ＷＬ２１〜ＷＬ２ｎ
と、インバータＩＶ１，ＩＶ２から成り第１及び第２の
データ入出力端Ｎ１，Ｎ２をもちこの第１及び第２のデ
ータ入出力端Ｎ１，Ｎ２に供給されたデータを保持しか
つ保持しているデータを第１及び第２のデータ入出力端
Ｎ１，Ｎ２から出力するデータ保持部ＤＨ、ゲートを共
に対応する第１のワード線（ＷＬ１１〜ＷＬ１ｎ）と接
続しソース，ドレインの一方をデータ保持部ＤＨの第１
及び第２のデータ入出力端Ｎ１，Ｎ２とそれぞれ対応し
て接続し他方を第１のビット線対（ＢＬ１ｊ，ＢＬ２
ｊ）とそれぞれ対応して接続し対応する第１のワード線
が選択レベルのときオンとなる第１のトランスファゲー
トＴ１，Ｔ２、入力端をデータ保持部ＤＨの第２のデー
タ入出力端Ｎ２と接続するバッファ回路のインバータＩ
Ｖ３、並びにゲートを対応する第２のワード線（ＷＬ２
１〜ＷＬ２ｎ）と接続しソース，ドレインの一方をイン
バータＩＶ３の出力端と接続し他方を第２のビット線Ｂ
Ｌ３ｊと接続し対応する第２のワード線が選択レベルの
ときオンとなる第２のトランスァゲートＴ３をそれぞれ
備えた複数のメモリセルＭＣを含むメモリセルアレイ１
と、第１のアドレス信号ＡＤ１に従って複数の第１のワ
ード線ＷＬ１１〜ＷＬ１ｎのうちの所定のワード線を選
択レベルとする第１のアドレスデコーダ２ａと、第２の
アドレス信号ＡＤ２に従って複数の第２のワード線ＷＬ
２１〜ＷＬ２ｎのうちの所定のワード線を選択レベルと
する第２のアドレスデコーダ２ｂと、出力端を第１のビ
ット線対（ＢＬ１ｊ，ＢＬ２ｊ）と接続し選択レベルの
第１のワード線（ＷＬ１１〜ＷＬ１ｎ）と対応するメモ
リセルＭＣに書込み用のデータＤＩｊを供給する書込み
回路４ｊと、入力端を第２のビット線ＢＬ３ｊと接続し
この第２のビット線ＢＬ３ｊに伝達されたデータを外部
へ出力（ＤＯ２ｊ）する読出し回路６ｊと、入力端を第
１のビット線対（ＢＬ１ｊ，ＢＬ２ｊ）と接続しこのビ
ット線対（ＢＬ１ｊ，ＢＬ２ｊ）に伝達されたデータを
外部へ出力する読出し回路５ｊと、第１のビット線対
（ＢＬ１ｊ，ＢＬ２ｊ）を所定のタイミングでプリチャ
ージするプリチャージ回路３とを有する構成となってい
る。
【００１２】この実施例においては、第１のアドレスデ
コーダ２ａにより例えば第１のワード線ＷＬ１１が選択
レベルになり、この第１のワード線ＷＬ１１が選択レベ
ルになりこの第１のワード線ＷＬ１１と接続するメモリ
セルＭＣにデータが書込まれている（又はこのメモリセ
ルＭＣからデータが読出される）とき、第２のアドレス
デコーダ２ｂにより例えば第２のワード線ＷＬ２１が選
択レベルとなってこの第２のワード線ＷＬ２１と接続す
るメモリセルＭＣ（前述のメモリセルと同一）からデー
タが読出されたとしても、第１のビット線対（ＢＬ１
ｊ，ＢＬ２ｊ）と第２のビット線ＢＬ３ｊとはインバー
タＩＶ３により互いに隔離されるので、第１のビット線
対（ＢＬ１ｊ，ＢＬ２ｊ）と第２のビット線ＢＬ３ｊと
が互いに干渉しあうことがなく、従ってメモリセルＭＣ
のデータが破壊されることはない。
コーダ２ａにより例えば第１のワード線ＷＬ１１が選択
レベルになり、この第１のワード線ＷＬ１１が選択レベ
ルになりこの第１のワード線ＷＬ１１と接続するメモリ
セルＭＣにデータが書込まれている（又はこのメモリセ
ルＭＣからデータが読出される）とき、第２のアドレス
デコーダ２ｂにより例えば第２のワード線ＷＬ２１が選
択レベルとなってこの第２のワード線ＷＬ２１と接続す
るメモリセルＭＣ（前述のメモリセルと同一）からデー
タが読出されたとしても、第１のビット線対（ＢＬ１
ｊ，ＢＬ２ｊ）と第２のビット線ＢＬ３ｊとはインバー
タＩＶ３により互いに隔離されるので、第１のビット線
対（ＢＬ１ｊ，ＢＬ２ｊ）と第２のビット線ＢＬ３ｊと
が互いに干渉しあうことがなく、従ってメモリセルＭＣ
のデータが破壊されることはない。
【００１３】図２は本発明の第２の実施例のメモリセル
部分の回路図である。
部分の回路図である。
【００１４】この実施例のメモリセルＭＣａは、バッフ
ァ回路を、ゲートをデータ保持部ＤＨの第２のデータ入
出力端Ｎ２と接続しソースを基準電位点（接地電位点）
と接続しドレインを第２のトランスファゲートＴ３のソ
ース，ドレインの一方と接続するトランジスタＱ１で形
成したもので、バッファ回路が簡略化されるという利点
がある。動作及び効果は第１の実施例と同様である。
ァ回路を、ゲートをデータ保持部ＤＨの第２のデータ入
出力端Ｎ２と接続しソースを基準電位点（接地電位点）
と接続しドレインを第２のトランスファゲートＴ３のソ
ース，ドレインの一方と接続するトランジスタＱ１で形
成したもので、バッファ回路が簡略化されるという利点
がある。動作及び効果は第１の実施例と同様である。
【００１５】図３は本発明の第３の実施例のメモリセル
部分の回路図である。
部分の回路図である。
【００１６】この実施例は、メモリセルＭＣｂに複数の
インバータＩＶ３，ＩＶ３ａ〜ＩＶ３ｘ（バッファ回
路）及び第２のトランスファゲートＴ３，Ｔ３ａ〜Ｔ３
ｘを設け、これに伴って、複数の第２のビット線ＢＬ３
ｊ，ＢＬ３ｊａ〜ＢＬ３ｊｘ、複数の第２のワード線
（例えばＷＬ２１，２１ａ〜２１ｘ）、図示していない
が、これらと対応する複数のアドレスデコーダ及び読出
し回路を設けたものである。
インバータＩＶ３，ＩＶ３ａ〜ＩＶ３ｘ（バッファ回
路）及び第２のトランスファゲートＴ３，Ｔ３ａ〜Ｔ３
ｘを設け、これに伴って、複数の第２のビット線ＢＬ３
ｊ，ＢＬ３ｊａ〜ＢＬ３ｊｘ、複数の第２のワード線
（例えばＷＬ２１，２１ａ〜２１ｘ）、図示していない
が、これらと対応する複数のアドレスデコーダ及び読出
し回路を設けたものである。
【００１７】この実施例においては、複数の系統に同時
または非同期で読出しが可能となるほか、第１の実施例
と同様の効果がある。
または非同期で読出しが可能となるほか、第１の実施例
と同様の効果がある。
【００１８】図４は本発明の第４の実施例のメモリセル
部分の回路図である。
部分の回路図である。
【００１９】この実施例は、第１のビット線をそれぞれ
１本として複数（３本）設けこれらを書込み用（兼読出
し用）とし、読出し専用の第２のビット線を複数（３
本）設けた構成とし、これに伴ってメモリセルＭＣｃ
を、データ保持部ＤＨの第１のデータ入出力端Ｎ１を第
１のビット線ＢＬ１ａ〜ＢＬ１ｃとの間にそれぞれ対応
して第１のトランスファゲートＴ１ａ〜Ｔ１ｃを接続
し、ゲートを共にデータ保持部ＤＨの第２のデータ入出
力端Ｎ２と接続するバッファ回路のトランジスタＱ１ａ
〜Ｑ１ｃを設け、これらトランジスタＱ１ａ〜Ｑ１ｃの
ドレインと第２のビット線ＢＬ３ａ〜ＢＬ３ｃとの間に
それぞれ対応して第２のトランスファゲートＴ３ａ〜Ｔ
３ｃを接続した構成とし、第１のトランスファゲートＴ
１ａ〜Ｔ１ｃのオン，オフを第１のワード線ＷＬ１ａ〜
ＷＬ１ｃにより制御し、第２のトランスファゲートＴ３
ａ〜Ｔ３ｃのオン，オフを第２のワード線ＷＬ２ａ〜Ｗ
Ｌ２ｃにより制御する構成としたものである。
１本として複数（３本）設けこれらを書込み用（兼読出
し用）とし、読出し専用の第２のビット線を複数（３
本）設けた構成とし、これに伴ってメモリセルＭＣｃ
を、データ保持部ＤＨの第１のデータ入出力端Ｎ１を第
１のビット線ＢＬ１ａ〜ＢＬ１ｃとの間にそれぞれ対応
して第１のトランスファゲートＴ１ａ〜Ｔ１ｃを接続
し、ゲートを共にデータ保持部ＤＨの第２のデータ入出
力端Ｎ２と接続するバッファ回路のトランジスタＱ１ａ
〜Ｑ１ｃを設け、これらトランジスタＱ１ａ〜Ｑ１ｃの
ドレインと第２のビット線ＢＬ３ａ〜ＢＬ３ｃとの間に
それぞれ対応して第２のトランスファゲートＴ３ａ〜Ｔ
３ｃを接続した構成とし、第１のトランスファゲートＴ
１ａ〜Ｔ１ｃのオン，オフを第１のワード線ＷＬ１ａ〜
ＷＬ１ｃにより制御し、第２のトランスファゲートＴ３
ａ〜Ｔ３ｃのオン，オフを第２のワード線ＷＬ２ａ〜Ｗ
Ｌ２ｃにより制御する構成としたものである。
【００２０】このような構成とすることにより、複数
（３個）のメモリセルＭＣｅに対し同時または非同期で
書込みができ、かつこれら書込み動作と同時または非同
期で複数系統（３系統）の読出し動作が可能となる。
（３個）のメモリセルＭＣｅに対し同時または非同期で
書込みができ、かつこれら書込み動作と同時または非同
期で複数系統（３系統）の読出し動作が可能となる。
【００２１】
【発明の効果】以上説明したように本発明は、メモリセ
ルを、データ保持部の第１のデータ入出力端と第１のビ
ット線との間に接続された第１のトランスファゲート
と、入力端をデータ保持部の第２のデータ入出力端と接
続するバッファ回路と、このバッファ回路の出力端と第
２のビット線との間に接続された第２のトランスファゲ
ートとを備え、第１及び第２のトランスファゲートのオ
ン，オフをそれぞれ対応する第１及び第２のワード線に
より制御する構成とすることにより、第１のビット線に
よるデータの書込み，読出しと同時または非同期で第２
のビット線による読出しを行うことができ、かつビット
線のプリチャージが不充分の場合、ワード線のマルチセ
レクト状態の場合、同一メモリセルの同時読出しの場合
でも、第１及び第２のビット線間がバッファ回路で隔離
されるので、メモリセルのデータが破壊される危険性が
なくなるという効果がある。
ルを、データ保持部の第１のデータ入出力端と第１のビ
ット線との間に接続された第１のトランスファゲート
と、入力端をデータ保持部の第２のデータ入出力端と接
続するバッファ回路と、このバッファ回路の出力端と第
２のビット線との間に接続された第２のトランスファゲ
ートとを備え、第１及び第２のトランスファゲートのオ
ン，オフをそれぞれ対応する第１及び第２のワード線に
より制御する構成とすることにより、第１のビット線に
よるデータの書込み，読出しと同時または非同期で第２
のビット線による読出しを行うことができ、かつビット
線のプリチャージが不充分の場合、ワード線のマルチセ
レクト状態の場合、同一メモリセルの同時読出しの場合
でも、第１及び第２のビット線間がバッファ回路で隔離
されるので、メモリセルのデータが破壊される危険性が
なくなるという効果がある。
【図１】本発明の第１の実施例のブロック図及びメモリ
セル部分の回路図である。
セル部分の回路図である。
【図２】本発明の第２の実施例のメモリセル部分の回路
図である。
図である。
【図３】本発明の第３の実施例のメモリセル部分の回路
図である。
図である。
【図４】本発明の第４の実施例のメモリセル部分の回路
図である。
図である。
【図５】従来の半導体記憶装置の第１の例のブロック図
及びメモリセル部分の回路図である。
及びメモリセル部分の回路図である。
【図６】従来の半導体記憶装置の第２の例のブロック図
及びメモリセル部分の回路図である。
及びメモリセル部分の回路図である。
１，１ａ，１ｂ メモリセルアレイ ２，２ａ，２ｂ アドレスデコーダ ３，３ａ プリチャージ回路 ４１，４ｍ，４１ａ〜４ｍａ 書込み回路 ５１〜５１ｍ，６１〜６ｍ，６１ａ〜６ｍａ 読出し
回路 ＢＬ１ａ〜ＢＬ１ｃ，ＢＬ３ａ〜ＢＬ３ｃ，ＢＬ１１〜
ＢＬ１ｍ，ＢＬ２１〜ＢＬ２ｍ，ＢＬ３１〜ＢＬ３ｍ，
ＢＬ４１〜ＢＬ４ｍ ビット線 ＤＨ データ保持部 ＩＶ１〜ＩＶ３，ＩＶ３ａ〜ＩＶ３ｘ インバータ ＭＣ，ＭＣａ〜ＭＣｅ メモリセル Ｑ１，Ｑ１ａ〜Ｑ１ｃ トランジスタ Ｔ１〜Ｔ４ トランスファゲート ＷＬ１〜ＷＬｎ，ＷＬ１ａ〜ＷＬ１ｃ，ＷＬ２ａ〜ＷＬ
２ｃ，ＷＬ１１〜ＷＬ１ｍ，ＷＬ２１〜ＷＬ２ｎ，ＷＬ
２１ａ〜ＷＬ２１ｘ ワード線
回路 ＢＬ１ａ〜ＢＬ１ｃ，ＢＬ３ａ〜ＢＬ３ｃ，ＢＬ１１〜
ＢＬ１ｍ，ＢＬ２１〜ＢＬ２ｍ，ＢＬ３１〜ＢＬ３ｍ，
ＢＬ４１〜ＢＬ４ｍ ビット線 ＤＨ データ保持部 ＩＶ１〜ＩＶ３，ＩＶ３ａ〜ＩＶ３ｘ インバータ ＭＣ，ＭＣａ〜ＭＣｅ メモリセル Ｑ１，Ｑ１ａ〜Ｑ１ｃ トランジスタ Ｔ１〜Ｔ４ トランスファゲート ＷＬ１〜ＷＬｎ，ＷＬ１ａ〜ＷＬ１ｃ，ＷＬ２ａ〜ＷＬ
２ｃ，ＷＬ１１〜ＷＬ１ｍ，ＷＬ２１〜ＷＬ２ｎ，ＷＬ
２１ａ〜ＷＬ２１ｘ ワード線
Claims (6)
- 【請求項１】 第１及び第２のビット線と、複数の第１
及び第２のワード線と、第１及び第２のデータ入出力端
をもちこの第１のデータ入出力端に供給されたデータを
保持しかつ保持しているデータを前記第１及び第２のデ
ータ入出力端から出力するデータ保持部、ゲートを対応
する前記第１のワード線と接続しソース，ドレインの一
方を前記データ保持部の第１のデータ入出力端と接続し
他方を前記第１のビット線と接続し前記対応する第１の
ワード線が選択レベルのときオンとなる第１のトランス
ファゲート、入力端を前記データ保持部の第２のデータ
入出力端と接続するバッファ回路、並びにゲートを対応
する前記第２のワード線と接続しソース，ドレインの一
方を前記バッファ回路の出力端と接続し他方を前記第２
のビット線と接続し前記対応する第２のワード線が選択
レベルのときオンとなる第２のトランスファゲートをそ
れぞれ備えた複数のメモリセルを含むメモリセルアレイ
と、第１のアドレス信号に従って前記複数の第１のワー
ド線のうちの所定のワード線を選択レベルとする第１の
アドレスデコーダと、第２のアドレス信号に従って前記
複数の第２のワード線のうちの所定のワード線を選択レ
ベルとする第２のアドレスデコーダと、出力端を前記第
１のビット線と接続し選択レベルの前記第１のワード線
と対応するメモリセルに書込み用のデータを供給する書
込み回路と、入力端を前記第２のビット線と接続しこの
第２のビット線に伝達されたデータを外部へ出力する読
出し回路とを有することを特徴とする半導体記憶装置。 - 【請求項２】 メモリセルのバッファ回路をインバータ
とした請求項１記載の半導体記憶装置。 - 【請求項３】 メモリセルのバッファ回路を、ゲートを
データ保持部の第２のデータ入出力端と接続しソースを
基準電位点と接続しドレインを第２のトランスファゲー
トのソース，ドレインの一方と接続するトランジスタで
形成した請求項１記載の半導体記憶装置。 - 【請求項４】 入力端を第１のビット線と接続し前記第
１のビット線に伝達されたデータを外部へ出力する読出
し回路を設けた請求項１記載の半導体記憶装置。 - 【請求項５】 メモリセルに複数のバッファ回路及び第
２のトランスファゲートを設け、これらバッファ回路及
び第２のトランスファゲートとそれぞれを対応して複数
の第２のビット線，第２のワード線，第２のアドレスデ
コーダ及び読出し回路を設けた請求項１記載の半導体記
憶装置。 - 【請求項６】 メモリセルに、それぞれソース，ドレイ
ンの一方をデータ保持部の第１のデータ入出力端と接続
する複数の第１のトランスファゲートを設け、これら第
１のトランスファゲートとそれぞれ対応して複数の第１
のビット線，第１のワード線，第１のアドレスデコー
ダ，並びに書込み回路及び読出し回路のうちの少なくと
も書込み回路を設けた請求項１または請求項４記載の半
導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4075022A JPH05282869A (ja) | 1992-03-31 | 1992-03-31 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4075022A JPH05282869A (ja) | 1992-03-31 | 1992-03-31 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05282869A true JPH05282869A (ja) | 1993-10-29 |
Family
ID=13564144
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4075022A Withdrawn JPH05282869A (ja) | 1992-03-31 | 1992-03-31 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05282869A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5790883A (en) * | 1995-02-07 | 1998-08-04 | Mitsubishi Denki Kabushiki Kaisha | Multiple ports storage device with programmable overlapped data bits access |
| JP2002074965A (ja) * | 2000-09-04 | 2002-03-15 | Kawasaki Microelectronics Kk | 半導体メモリ |
| US6874068B1 (en) | 1999-02-12 | 2005-03-29 | Hiroshima University | Shared memory |
| JP2009238332A (ja) * | 2008-03-27 | 2009-10-15 | Renesas Technology Corp | 半導体記憶装置 |
-
1992
- 1992-03-31 JP JP4075022A patent/JPH05282869A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5790883A (en) * | 1995-02-07 | 1998-08-04 | Mitsubishi Denki Kabushiki Kaisha | Multiple ports storage device with programmable overlapped data bits access |
| US6874068B1 (en) | 1999-02-12 | 2005-03-29 | Hiroshima University | Shared memory |
| JP2002074965A (ja) * | 2000-09-04 | 2002-03-15 | Kawasaki Microelectronics Kk | 半導体メモリ |
| JP2009238332A (ja) * | 2008-03-27 | 2009-10-15 | Renesas Technology Corp | 半導体記憶装置 |
| US8305836B2 (en) | 2008-03-27 | 2012-11-06 | Renesas Electronics Corporation | Semiconductor memory device highly integrated in direction of columns |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990608 |