JPH03222188A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、高密度なダイナミック・ランダム・アクセス
・メモリ（以下、ＤＲＡＭという〉等の半導体記憶装置
、特にそのセンスアンプからデータバスへの転送回路構
成及びそのパターン構成に関するものである。

（従来の技術） 従来、この種の半導体記憶装置としては、特開昭６３−
２１１１９８号公報に記載されるものがあり、複数のメ
モリアレイに分割された半導体記憶装置において、各々
のメモリアレイにスイッチ手段を介して接続された複数
のデータバス対を有し、センスアンプからメインアンプ
へ、或いはその逆方向へデータを転送する構成が知られ
ている。

その構成例を第２図に示す。

第２図は従来の半導体記憶装置におけるセンスアンプ・
データバス間の要部回路図、及び第３図は第２図中のセ
ンスアンプの回路図である。

第２図はＤＲＡＭを示すもので、説明を簡単にするため
に４個のセンスアンプ１０，１０ｍ＋１゜１００，２，
１０ＩＩＩ、３とその付近の回路配線が図示されている
。

各センスアンプ１０１１１〜１０□＋３は、第３図に示
すように、２個のＮチャネルＭＯＳトランジスタ（以下
、ＮＭＯ８という＞１１．１２で構成され、その各ＮＭ
Ｏ３ＩＩ、１２のゲート及びドレイン側のセンスアンプ
ノード対がビット線対ＢＬ。

πにそれぞれ接続され、さらにその各ソースがセンスア
ンプ活性化信号（以下、φ、という〉の共通ノードに接
続されている。

４個のセンスアンプ１０ｍ〜１０Ｉ、ｌ、３の両端のセ
ンスアンプノード対は、それぞれビット線対（ＢＬ　　
、丁ら）　、　（ＢＬ、、１　、πｍ＋１”（８１ｍ＋
２．πｍ＋２　＞　、　（Ｂｔ、、、、３　、　ＢＬ＠
、３　＞に接続され、マ３共通ノードが各ビット線対（
ＢＬ　　π　；イ旦し、ｘ＝ｍ、・・・、ｍ＋３＞を縦
ｘノ× 断している。ビット線（ＢＬ、百Ｔ１）と（ＢＬｌｌｌ
＋１，６丁４，１〉対間、及び（ＢＬｍ、２　、８１ｍ
＋２）と（Ｂ　Ｌｍ＋３　、π、、３〉対間に、それら
と平行にコラムラインＣＬ　　、ＣＬ、＋、が配設され
ている。

ビット線対（ＢＬ　　、ＢＬ、）はスイッチ手段である
２個のＮＭＯ３２０，２て１の各ソース（またはドレイ
ン）に接続され、そのＮＭＯ８２０１丁百□の各ゲート
がコラムラインＣＬ、に共通接続され、さらに各ドレイ
ン（またはソース）が各接点（Ｐ１Ｐ□〉を介してデー
タバス対（ＤＢ□　、　Ｔｆｖ３゜〉にそれぞれ接続さ
れている。

同様に、ビット線対（ＢＬ　　　、π、、１〉は、ｍ＋
１ ＮＭＯ８２０□９丁で、及び接点（Ｐｍ＋１　。

）、１）を介してデータバス対（ＤＢ、、６百、）にそ
れぞれ接続されている。ビット線対（ＢＬｍ。

２、π、〉は、ＮＭＯ８２０，，１、丁π、、１及び接
点Ｐ　　、Ｐ　　を介してデータバス対ｍ＋２　　　ｍ
＋２ （ＤＢｏ、Ｄ百。）にそれぞれ接続されている。

また、ビット線対（ＢＬ　　　、π、、３〉は、Ｎｍ＋
３ ＭＯ８２０ｍ＋３　、２　’ｍ＋３及び接点Ｐｍ＋３　
、Ｔｓｍ＋３を介してデータバス対（ＤＢ　　、ＤＢｌ
　）にそれぞれ接続されている。

以上の構成において、データ読出し動作では、ビット線
対（ＢＬ　　、π　〉〜（ＢＬ　　　、百ｍ　　　　ｌ
ｌｌ　　　　　　ｍ＋３ ’ｍ＋３　＞にそれぞれ接続された図示しないメモリセ
ルの情報が、該センスアンプ１０〜１０ＩＩＩ、３にそ
れぞれ現われる。ビット線対間のレベル差は、各センス
アンプ１０ｍ〜１０ＩＩｌ、３でそれぞれ増幅され、セ
ル情報が読取られる。ここで、図示しない列デコーダに
より、例えばコラムラインＣＬ。

を選択状態にし、コラムラインＣＬ、、１を非選択状態
にすれば、ＮＭＯ８２０２０，，２０，。

ＩＴｌ′ １　’　”ｍ＋１が導通してセンスアンプ１０Ｉｌｌ〜
１０ｍ＋１がデータバス対（ＤＢｏ、６百。）、（ＤＢ
、ＤＢｉ＞とそれぞれ導通し、該センスアン１１０１１
０ｍ＋１からデータバス対（ＤＢｏ。

６百　）、（ＤＢｌ、百Ｂｉ　）へのデータ転送が行え
る。逆に、データ書込み動作では、データバス対（ＤＢ
□　、　６百。）　、　　（ＤＢｌ　、　’ｊ５’Ｔｒ
１　）からセンスアンプ１０１１０ｍ、１へのデータ転
送が行える。

（発明が解決しようとする課題） しかしながら、上記構成の装置では、次のような課題が
あった。

従来の半導体記憶装置を、例えば高密度なＶＬＳ　Ｉ　
（ｖｅｒｙ　ｌａｒｇｅ　５ｃａｌｅ　ｉｎｔｅｇｒａ
ｔｅｄ　ｃｉｒｃｕｉｔ　）等で構成する場合、ビット
線ＢＬ　　、π、・・・ＢＬｍ＋３．百ｒ、、３の線間
ピッチが狭くなるが、線間ピッチが狭くなると、限られ
た平面内でＮＭＯ８２０Ｍ　　・’・、　２０ｍ＋３　
、　π、、等ｍ’　　　　　ｍ’ をレイアウト出来なかったり、或いは無駄な面積を必要
とする等、不都合な回路方式になるという問題があった
。

例えば、平面のレイアウト面積を小さくしようとする場
合、１つの配線に２つ以上のノードがあるとき、これを
共有化することが得策である。即ち、センスアンプ１０
ｍ＋１と１０Ｉ１１＋２のφ、ノードを第２図のように
共通にしてφ、配線に接続すると、接点（Ｐ　　、　Ｐ
　　）　、　　（Ｐｍ＋１　、７ｍ＋１　＞　　　　ｍ 及び（ｐ、＋２．　Ｐｒｍ＋２　）　、　　（Ｐｍ＋３
　、　’ｍ＋３　＞は、Ｔ、ノードとはセンスアンプ１
０ｍ〜１０１１１＋３を挟んで反対側にレイアウトする
ことが望ましい。

ところが、そのようなレイアウトにしようとすると、接
点（Ｆ？　　　Ｔ５）をデータバス対（ＤＢ。。

ｍ′ｍ ６百。〉へ、接点（Ｐｍ＋１　、　’ｍ＋１　’）をデ
ータバス対（ＤＢ　　、ｏｓｌ　）へセンスアンプ１０
゜１０　　の間で、及び接点（Ｐｍ＋２　、７’、Ｉｌ
、２）をｍ＋１ データバス対（ＤＢｏ、６百０〉へ、接点（Ｐ、ヤ３　
’　Ｐｍ＋３　〉をデータバス対（ＤＢｌ、７５’百、
）へセンスアンプ１０　　．１０ｍ、３の間で、それｍ
＋２ ぞれ接続出来るようレイアウトしなければならない。し
かし、センスアンプ１０，１ＯＩｌｌ、１の間、センス
アンプ１０ｍ、２，１０ＩＩｌ、３の間では、共通ノー
ドが１つもないので、面積低減化が極めて困難であった
。

本発明は前記従来技術が持っていた課題として、各ビッ
ト線の線間ピッチが狭くなった場合、ビット線とデータ
バスとを接続しようとするときに、共通ノードがないた
め、ピッチ内のレイアウトが出来ず、面積低減化が困難
であるという点について解決した半導体記憶装置を提供
するものである。

（課題を解決するための手段） 本発明は前記課題を解決するために、複数のセンスアン
プと、複数のデータバスと、複数のコラムラインの信号
によりそれぞれオン、オフ動作して前記センスアンプノ
ードに接続されるビット線と前記データバスとの間を接
続、遮断する複数のスイッチ手段とを、備えた半導体記
憶装置において、２つの隣接する前記各ビット線を、互
いに異なる前記コラムラインの信号を入力とする前記ス
イッチ手段を通じて同一ビット線で前記データバスへの
接続、遮断を行う構成にしたものである。

（作用〉 本発明によれば、以上のように半導体記憶装置を構成し
たので、コラムラインの信号によってスイッチ手段をオ
ン、オフ動作させることにより、ビット線とデータバス
との間が接続、遮断され、ビット線とデータバスとのデ
ータ転送制御が行える。これにより、従来のものと回路
的には等価的な動作が可能となる。その上、スイッチ手
段を通じて同一ノードでデータバスへの接続、遮断を行
う回路構成法の採用により、各ビット線の線間ピッチが
狭くなった場合でも、ピッチ内のレイアウトが容易にな
って面積低減化が図れる。従って、前記課題を解決でき
るのである。

（実施例〉 第１図は本発明の実施例を示すもので、半導体記憶装置
におけるセンスアンプ・データバス間の要部回路図、及
び第４図は第１図中のセンスアンプの回路図である。

第１図はＤＲＡＭを示すもので、説明を簡単にするため
に４個のセンスアンプ３０，３０．。

３０．３０ＩＩｌ、３とその付近の回路配線が図示ｍ＋
２ されている。

各センスアンプ３０Ｉｌｌ〜３０ｍ、３は、第４図に示
すように、２個のＮＭＯ８３１，３２で構成され、一方
のＮＭＯ８３１のドレイン側のセンスアンプノードがビ
ット線ＢＬに、ゲート側のセンスアンプノードがビ・シ
ト線ＴＭにそれぞれ接続され、他方のＮＭＯ３３２のド
レイン側のセンスアンプノードがビット線πに、ゲート
側のセンスアンプノードがビット線ＢＬにそれぞれ接続
されている。ＮＭＯ８３１，３２の各ソースは、’Ｊｓ
の共通ノードに接続されている。

４個のセンスアンプ３０ｍ〜３０ｍ、３の両端のセンス
アンプノード対は、それぞれビット線対（ＢＬ　　、π
　）、（ＢＬ、π１２）。

ｍ　　　　ｍ　　　　　　ｍ＋２ （ＢＬＩｌｌ、、　、πｎ＋＋１　〉、（ＢＬ１１＋３
　’π、。３〉に接続され、マ、共通ノードが各ビット
線対（ＢＬ　、π　；但し、ｘ＝ｍ、・・・、ｍ＋３）
に対×　　　　　× して直交して縦断している。各ビット線対（ＢＬ８．π
８〉には、図示しない行デコーダによりて行方向のワー
ド線が選択され、そのワード線につながるメモリセルが
選択されるようにそれぞれ接続されている。ビット線対
（ＢＬ、πｌ１１）と（ＢＬ、、２　、π、）、及び（
ＢＬ、、、、百Ｌｍ、１　）　ト（Ｂ　ＬＩＩｌ＋３　
、　”ｍ＋３　＞　トｆ）各村ｆ）間に、それらと平行
にコラムラインＣＬｎ、ＣＬ、＋１が配設されている。

ビット線対（ＢＬｌｆＬ、）はスイッチ手段である２個
のＮＭＯ８４０、Ｕｌｌｌの各ソース（またはドレイン
〉に接続され、そのＮＭＯ８４０、π　の各ゲートがコ
ラムラインＣＬ、にｌｌｌ１１ 共通接続され、さらに各ドレイン（またはソース）が各
共通接点（ｐＨＩ／ｍ＋２　’　Ｐｍ／Ｆ２　）を介し
てデータバス対（ＤＢ、百Ｆ。〉に接続されている。

同様に、ビット線対（ＢＬＩｎ＋１　、　Ｉｆｆ＠＋１
　）は２個（７）ＮＭＯ８４０，＋、、″４？５ｍ＋１
ノ各ソース（またはドレイン）に接続され、そのＮＭＯ
８４０ｍ。

１　、　”ｍ＋１の各ゲートがコラムラインＣＬ、に共
通接続され、各トレイン（またはソース）が共通接点（
１ｍ＋１／ｍ＋３　、’ｎ＋＋１／ｍ＋３　＞を介して
データバス対（ＤＢ、［）百、）にそれぞれ接続されて
いる。ビット線対（ＢＬｍ、２　、π、〉は２個のＮＭ
Ｏ８４０１，、，２，４百ｍ＋２の各ソース（またはド
レイン〉に接続され、そのＮＭＯ３４０ｍ＋２．■て１
＋２の各ゲートがコラムラインＣＬ、＋１に共通接続さ
れ、各ドレイン（またはソース〉が共通接点（Ｐｍ／ｍ
＋２．馬／ＩＩｌ＋２〉を介してデータバス対（ＤＢ、
Ｄ百。〉にそれぞれ接続されている。また、ビット線対
（ＢＬ　　　、百Ｔ１゜ｍ＋３ ３〉は２個のＮ　Ｍ　Ｏ８４０ｍ＋３　、τ百ｍ＋３の
各ソース（またはドレイン〉に接続され、そのＮＭＯ８
４０ｍ、３．４万、、３の各ゲートがコラムラインＣＬ
、、１に共通接続され、各トレイン（またはソース〉が
共通接点（Ｐｍ。１／ｍ＋３　’　”ｍ＋１／ｍ。３〉
を介してデータバス対（ＤＢｌ　、ＤＢｌ　）にそれぞ
れ接続されている。

第５図は、第１図の半導体記憶装置をＩＣ化する場合の
レイアウト例を示す図である。

第５図において、符号５０はアクティブ領域、５１はジ
ャンクション・ポリＳｉ・オーミック・コンタクト、５
２はポリＳｉ領域、５３はポリＳｉ・メタル或いは接合
・メタル〉コンタクト、５４はメタル領域である。

なお、相補関係にあるビット線対（π１ＢＬ　）と（π
　　、　ＢＬＩＴｌ、１＞は、第１図に対ｍ　　　　　
　　　ｍ＋１ して互いに入れ替っている。これは、センスアンプ３０
．３０ｍ＋１を構成するトランジスタの形底上、そのト
ランジスタの電極を逆配置せざるを得す、センスアンプ
構成でひねりが生じているために発生したものであり、
単なる製造上の問題であって本実施例の作用、効果上、
何ら問題となるものではない。

以上の構成において、データ読出し動作では、図示しな
い行デコーダで選択されたメモリセルの情報が、センス
アンプ３０１３０．Ｉｌ＋３に現われる。すると、ビッ
ト線対間のレベル差は、各センスアンプ３０１．１〜３
０Ｉ１１＋３でそれぞれ増幅され、セル情報が読取られ
る。ここで、図示しない列デコーダにより、例えばコラ
ムラインＣＬ、を選択状態にし、コラムラインＣＬｏ、
１を非選択状態にすれば、ＮＭＯ８４０１１百ｍ　、　
４０ＩＩｌ、１　、４百、が導通してセンスアンプ３０
，３０Ｉ１１＋１力哄通接点（Ｐｍ／ｍ＋２　・’ｍ／
ｍ。２）、（Ｐｍ。１／ｍ。

３　”Ｉｎ＋１／ｍ＋３　）を介してデータバス対（Ｄ
Ｂ。。

６百。）、（ＤＢ、、Ｔｆｆ百、〉とそれぞれ導通し、
該センスアンプ３０１３０ＩＩＩ、１からデータバス対
（ＤＢ　　、６百。）、（ＤＢｌ　、６百１）へのデー
タ転送が行える。

逆に、データ書込み動作では、データバス対（ＤＢ　　
、百百。）、（ＤＢｌ、６百、）から共通接点（ＰＩｌ
ｌ／Ｉｌｌ、２．Ｔ５ｒｎ／ｍ。２）、（Ｐｍ。１／ｍ
＋３゜馬＋１／ｍ＋３　〉及びＮＭＯ８４０、τ百、４
０ｍ＋１　、　”ｍ＋１を介して、センスアンプ３０１
３０ユへのデータ転送がそれぞれ行える。転送されたデ
ータは、ビット線対（ＢＬ　　、８ｍ、）。

（ＢＬｍ、１．百’ｍ＋ｉ　）を介して、図示しない行
デコーダで選択されたメモリセルへ書込まれる。

本実施例では、次のような利点を有している。

第５図のレイアウト例で示すように、センスアンプ部パ
ターンを挾んでＴ８への共通ノード（ジャンクション・
ポリＳｉ・オーミック・コンタクト５１〉とは反対側に
、データバス対（ＤＢ。。

Ｔｆ’ｒｌ。）或いは（ＤＢｌ、ｍ１１　＞への共通ノ
ード（共通接点Ｐｍ／ｍ＋２　・Ｔ５ｍ／ｍ＋２　・１
ｍ＋１／ｍ＋３　・’ｍ＋１／ｍ＋３　＞で、ＮＭＯ８
４０，４百、４０ｍ＋２　、　ＴＣｍ＋２．４０ｍ＋１
　、ＴＵｍ＋１．４０ｍ＋３゜τで、、３を介してデー
タバス対（ＤＢｏ、ＤＢ。〉、　　（ＤＢ　　、汀Ｕ１
）とビット線対（ＢＬ１百Ｌ）〜（ＢＬ、百’ｍ＋３　
＞　トが接続されてｍ　　　　　　　　ｍ＋３ いる。そのため、極めて少ない面積で結線が行える。つ
まり、データバス対（ＤＢｏ、Ｉｌｌ。〉。

（ＤＢ　　、　６百１）への接続に要するレイアウト面
積を極小に抑えることができる。従って、高密度なＶＬ
ＳＩメモリ等のようなビット線ピッチが著しく狭くなる
回路でも、そのレイアウトが可能となる。

なお、本発明は図示の実施例に限定されず、例えばセン
スアンプ３０ＩＩｌ〜３０ｍ＋３を第４図の回路構成以
外の回路で構成したり、スイッチ手段をＮＭＯ８４０、
π〜４０．ＩＩ＋３．π□、３以ｍ　　　　　　ｍ 外のトランジスタで構成したり、センスアンプノードか
ら直接スイッチ手段を接続したり、あるいはビット線対
数や第５図のレイアウト例等を図示以外のものに変形し
たり、さらに本発明をスタテックＲＡＭ等の他の半導体
記憶装置に適用する等、種々の変形が可能である。

（発明の効果〉 以上詳細に説明したように、本発明によれば、隣接する
ビット線を、コラムラインの信号によりオン、オフ動作
するスイッチ手段を通じてデータバスへ接続する場合、
そのコラムライン信号を互いに異なる信号線にし、かつ
同一ノードでデータバスへ接続させるので、データバス
への接続に要するレイアウト面積を極小に抑えることが
できる。

従って、高密度なＶＬＳＩメモリ等のようなビット線ピ
ッチが著しく狭くなる回路でも、そのレイアウトが可能
となる。

【図面の簡単な説明】

第１図は本発明の実施例を示す半導体記憶装置の要部回
路図、第２図は従来の半導体記憶装置の要部回路図、第
３図は第２図中のセンスアンプの回路図、第４図は第１
図中のセンスアンプの回路図、第５図は第１図のレイア
ウト例を示す図である。 ３０、〜３０ｍ、３・・・・・・センスアンプ、４０゜
Ｔ百〜４０□ヤ３．τ百、、３・・・・・・ＮＭＯ８、
ＢＬ０．π、〜ＢＬ１．ｌ＋３．百ｒ　　・・・・・・
ビット線対、ｍ＋３ ＣＬ、ＣＬ　　　・・・・・コラムライン、ＤＢ、Ｄｎ
　　　　ｎ＋１’ 百　、ＤＢｌ　、６百、・・・・・・データバス対、Ｐ
ｍ／ｍ＋２　・ｐｍ／ｍ＋２　・１ｍ＋１／ｍ＋３　、
ｌ’ｍ。１／ｍ＋３　’・・・・・共通接点、φ、・・
・・・・センスアンプ活性化信号。

Claims (1)

1. 【特許請求の範囲】 複数のセンスアンプと、複数のデータバスと、複数のコ
   ラムラインの信号によりそれぞれオン、オフ動作して前
   記センスアンプノードに接続されるビット線と前記デー
   タバスとの間を接続、遮断する複数のスイッチ手段とを
   、備えた半導体記憶装置において、 ２つの隣接する前記各ビット線を、互いに異なる前記コ
   ラムラインの信号を入力とする前記スイッチ手段を通じ
   て同一ビット線で前記データバスへの接続、遮断を行う
   構成にしたことを特徴とする半導体記憶装置。