JPH0245273B2 - - Google Patents
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- JPH0245273B2 JPH0245273B2 JP56177477A JP17747781A JPH0245273B2 JP H0245273 B2 JPH0245273 B2 JP H0245273B2 JP 56177477 A JP56177477 A JP 56177477A JP 17747781 A JP17747781 A JP 17747781A JP H0245273 B2 JPH0245273 B2 JP H0245273B2
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- JP
- Japan
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- decoder
- bit
- output
- gate
- sense amplifier
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Links
- 239000004065 semiconductor Substances 0.000 claims description 12
- 238000010586 diagram Methods 0.000 description 8
- 230000010354 integration Effects 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 239000000758 substrate Substances 0.000 description 4
- 239000003990 capacitor Substances 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000002250 progressing effect Effects 0.000 description 1
- 230000000087 stabilizing effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches
Landscapes
- Engineering & Computer Science (AREA)
- Databases & Information Systems (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は複数のセンス増幅器の選択に共通配線
を用いた半導体記憶装置に関する。
を用いた半導体記憶装置に関する。
半導体記憶装置のLSI化乃至超LSI化に伴つて
その回路基板面積の有効利用化が推進されてい
る。そのような趨勢はカラムデコーダにも及んで
来ており、現在の段階は１個のデコーダで１個の
センス増幅器を選択する方式から１個のデコーダ
で２個のセンス増幅器を選択する方式へと進展し
て来ている。
その回路基板面積の有効利用化が推進されてい
る。そのような趨勢はカラムデコーダにも及んで
来ており、現在の段階は１個のデコーダで１個の
センス増幅器を選択する方式から１個のデコーダ
で２個のセンス増幅器を選択する方式へと進展し
て来ている。
従来知られている半導体記憶装置におけるカラ
ムデコーダによるセンス増幅器の選択のための回
路は第４図に示す如きものがある。この回路はそ
のカラムデコーダＤ１（これはＤ１１及びＤ１２
とより成る）のデコーダ部a1の出力でカラム選択
許容信号線CD０又はCD１の信号でトランスフア
ゲートトランジスタd1，f1のゲート又はトランス
フアゲートトランジスタe1，g1のゲートを選択的
に動作させてセンス増幅器１又は２が選択される
ように構成されている。また、カラムデコーダＤ
２も同様に構成されており、同じ構成要素には添
字を１から２へ変えた参照文字を付してある。そ
の動作態様も同様である。
ムデコーダによるセンス増幅器の選択のための回
路は第４図に示す如きものがある。この回路はそ
のカラムデコーダＤ１（これはＤ１１及びＤ１２
とより成る）のデコーダ部a1の出力でカラム選択
許容信号線CD０又はCD１の信号でトランスフア
ゲートトランジスタd1，f1のゲート又はトランス
フアゲートトランジスタe1，g1のゲートを選択的
に動作させてセンス増幅器１又は２が選択される
ように構成されている。また、カラムデコーダＤ
２も同様に構成されており、同じ構成要素には添
字を１から２へ変えた参照文字を付してある。そ
の動作態様も同様である。
尚、第１図においてBL１Ａ，BL１Ｂ，BL２
Ａ，BL２Ｂ，BL３Ａ，BL３Ｂ，BL４Ａ，BL
４Ｂはビツト線で、DB，はデータ線で、
WL1〜WLNはワード線で、φ0はリセツト信号線
で、Vcc，Vssは電源線である。
Ａ，BL２Ｂ，BL３Ａ，BL３Ｂ，BL４Ａ，BL
４Ｂはビツト線で、DB，はデータ線で、
WL1〜WLNはワード線で、φ0はリセツト信号線
で、Vcc，Vssは電源線である。
従つて、この回路においては、センス増幅器２
個毎に１個のデコーダを設けなければならず、半
導体記憶装置の記憶容量の増大即ちセンス増幅器
の増大が進めば進むほどデコーダの数を増加させ
なければならない。このため、デコーダが半導体
基板に占有する面積が大きくなり、集積密度の向
上を阻む原因の１つとなつている。
個毎に１個のデコーダを設けなければならず、半
導体記憶装置の記憶容量の増大即ちセンス増幅器
の増大が進めば進むほどデコーダの数を増加させ
なければならない。このため、デコーダが半導体
基板に占有する面積が大きくなり、集積密度の向
上を阻む原因の１つとなつている。
本発明は上述した従来回路の欠点に鑑みて創作
されたもので、デコーダが占有する回路基板面積
の縮小、集積密度の向上を図りつつ高速化、信頼
性の向上を図る半導体記憶装置を提供することを
その目的とする。
されたもので、デコーダが占有する回路基板面積
の縮小、集積密度の向上を図りつつ高速化、信頼
性の向上を図る半導体記憶装置を提供することを
その目的とする。
本発明は、ローデコーダによつて選択されるビ
ツトセルとセンス増幅器との間に接続されたビツ
ト線と、前記ビツトセルの情報を読出し出力へ伝
達して来るデータ線と、前記ビツト線上のビツト
セル情報を選択的に前記データ線上へ伝達させる
ゲート素子と、該ゲート素子のゲート制御を行な
うためのカラムデコーダと、カラムデコーダの動
作を可能にするカラム選択許容信号線と、複数の
センス増幅器毎に設けられた共通配線とをその構
成要素として有し、該共通配線に対応するカラム
デコーダの出力を接続すると共に、前記複数のセ
ンス増幅器に対応するゲート素子のゲート制御入
力に前記共通配線を接続して本発明は構成され
る。
ツトセルとセンス増幅器との間に接続されたビツ
ト線と、前記ビツトセルの情報を読出し出力へ伝
達して来るデータ線と、前記ビツト線上のビツト
セル情報を選択的に前記データ線上へ伝達させる
ゲート素子と、該ゲート素子のゲート制御を行な
うためのカラムデコーダと、カラムデコーダの動
作を可能にするカラム選択許容信号線と、複数の
センス増幅器毎に設けられた共通配線とをその構
成要素として有し、該共通配線に対応するカラム
デコーダの出力を接続すると共に、前記複数のセ
ンス増幅器に対応するゲート素子のゲート制御入
力に前記共通配線を接続して本発明は構成され
る。
カラムデコーダの出力信号、即ちカラムデコー
ダを選択するアドレス信号及びカラム選択許容信
号線上の信号の両者の発生（AND条件の成立）
によつて発生される出力信号が共通配線上に出力
される。
ダを選択するアドレス信号及びカラム選択許容信
号線上の信号の両者の発生（AND条件の成立）
によつて発生される出力信号が共通配線上に出力
される。
ローデコーダによつて選択されたビツトセルの
記憶情報信号（電圧レベル）を送出して来てセン
ス増幅器によつて増幅された記憶情報信号を印加
されるゲート素子のゲート制御入力に、前記共通
配線上へ出力されて来た信号が印加されるので、
当該ゲート素子によつて対応センス増幅器は選択
され、そのゲート素子を介して前記記憶情報信号
は対応データ線を介して外部へ出力される（つま
り、読み出される）。
記憶情報信号（電圧レベル）を送出して来てセン
ス増幅器によつて増幅された記憶情報信号を印加
されるゲート素子のゲート制御入力に、前記共通
配線上へ出力されて来た信号が印加されるので、
当該ゲート素子によつて対応センス増幅器は選択
され、そのゲート素子を介して前記記憶情報信号
は対応データ線を介して外部へ出力される（つま
り、読み出される）。
第１図は本発明の半導体記憶装置内部の一部の
レイアウトを示す。，，，はセンス増幅
器で、センス増幅器の左右にビツト線BL１Ａ，
BL１Ｂが、センス増幅器の左右にビツト線BL
２Ａ，BL２Ｂが、センス増幅器の左右にビツ
ト線BL３Ａ，BL３Ｂが、そしてセンス増幅器
の左右にビツト線BL４Ａ，BL４Ｂがそれぞれ接
続されている。１０はデコーダで、これにはコラ
ム選択アドレス線A0，1，…，A3，3、及び
コラム選択許容信号線CD０，CD１が接続されて
いる（これらの線数は１つの例示である）。
レイアウトを示す。，，，はセンス増幅
器で、センス増幅器の左右にビツト線BL１Ａ，
BL１Ｂが、センス増幅器の左右にビツト線BL
２Ａ，BL２Ｂが、センス増幅器の左右にビツ
ト線BL３Ａ，BL３Ｂが、そしてセンス増幅器
の左右にビツト線BL４Ａ，BL４Ｂがそれぞれ接
続されている。１０はデコーダで、これにはコラ
ム選択アドレス線A0，1，…，A3，3、及び
コラム選択許容信号線CD０，CD１が接続されて
いる（これらの線数は１つの例示である）。
Ｃ１，Ｃ２はセンス増幅器，，，及び
デコーダ１０の左右にこれらに沿つて配線された
共通配線で、換言すればセンス増幅器への配線を
共通とするビツト線側にこれらビツト線に直交し
て設けられた配線である。
デコーダ１０の左右にこれらに沿つて配線された
共通配線で、換言すればセンス増幅器への配線を
共通とするビツト線側にこれらビツト線に直交し
て設けられた配線である。
DB１，DB２，１，２はデータバス線
であり、各ビツト線に読出された信号を選択され
たセンス増幅器との関係で図示しない読出回路に
伝播させて来る線である。
であり、各ビツト線に読出された信号を選択され
たセンス増幅器との関係で図示しない読出回路に
伝播させて来る線である。
Ｗはワード線で、この線が附勢されるか否かは
ローデコーダの出力によつて決まる。
ローデコーダの出力によつて決まる。
第１図の図式図を具体的な回路（第１の実施
例）で表わしたのが第２図である。従つて、第２
図の各部を参照する文字は同一部分を参照する限
度において、第１図と同一文字を付してその説明
を省略する。そして、第１図が図式的であるが故
に、敢えてその詳細な説明を省いた部分を以下に
説明する。
例）で表わしたのが第２図である。従つて、第２
図の各部を参照する文字は同一部分を参照する限
度において、第１図と同一文字を付してその説明
を省略する。そして、第１図が図式的であるが故
に、敢えてその詳細な説明を省いた部分を以下に
説明する。
デコーダ１０は第２図の幾何学的配置で４つの
部分Ｄ１，Ｄ２，Ｄ３，Ｄ４から成りデコーダ部
１，２はデコーダ部分Ｄ１，Ｄ２に配置されてい
る。デコーダ部１の出力をクランプするクランプ
部３はデコーダ部分Ｄ３に配置され、デコーダ部
２の出力をクランプするクランプ部４はデコーダ
部分Ｄ４に配置されている。
部分Ｄ１，Ｄ２，Ｄ３，Ｄ４から成りデコーダ部
１，２はデコーダ部分Ｄ１，Ｄ２に配置されてい
る。デコーダ部１の出力をクランプするクランプ
部３はデコーダ部分Ｄ３に配置され、デコーダ部
２の出力をクランプするクランプ部４はデコーダ
部分Ｄ４に配置されている。
そして、コラム選択許容信号線CD０が選択さ
れた場合の出力CL０はデコーダ部分Ｄ１，Ｄ２，
Ｄ３，Ｄ４にそれぞれ配置されたゲート素子５，
６，７，８のゲート制御入力に共通配線Ｃ１を介
して接続される一方、コラム選択許容信号線CD
１が選択された場合の出力CL１はデコーダ部分
Ｄ１，Ｄ２，Ｄ３，Ｄ４にそれぞれ配置されたゲ
ート素子９，１０，１１，１２のゲート制御入力
へ共通配線Ｃ２を介して接続される。
れた場合の出力CL０はデコーダ部分Ｄ１，Ｄ２，
Ｄ３，Ｄ４にそれぞれ配置されたゲート素子５，
６，７，８のゲート制御入力に共通配線Ｃ１を介
して接続される一方、コラム選択許容信号線CD
１が選択された場合の出力CL１はデコーダ部分
Ｄ１，Ｄ２，Ｄ３，Ｄ４にそれぞれ配置されたゲ
ート素子９，１０，１１，１２のゲート制御入力
へ共通配線Ｃ２を介して接続される。
このように構成された回路はデコーダ部１が選
択されてその出力CL０に高レベルの信号が発生
するとゲート素子５，７，６，８を導通させ、い
づれかのワード線WLoの附勢及びゲート素子５，
７，６，８に対応するセンス増幅器，の動作
の完了の下にビツト線BL１Ｂ，BL１Ａ，BL３
Ｂ，BL３Ａ上に発生しているビツト信号をそれ
ぞれ、データバス線DB０，０，DB１，
１上へ転送させる。またデコーダ部２が選択され
てその出力CL１に高レベルの信号が発生すると、
ゲート素子９，１１，１０，１２を導通させ、い
づれかのワード線WLoの附勢及びゲート素子９，
１１，１０，１２に対応するセンス増幅器，
の動作の完了の下にビツト線BL２Ｂ，BL２Ａ，
BL４Ｂ，BL４Ａ上に発生しているビツト信号を
それぞれ、データバス線DB０，０，DB１，
DB１上へ転送させる。
択されてその出力CL０に高レベルの信号が発生
するとゲート素子５，７，６，８を導通させ、い
づれかのワード線WLoの附勢及びゲート素子５，
７，６，８に対応するセンス増幅器，の動作
の完了の下にビツト線BL１Ｂ，BL１Ａ，BL３
Ｂ，BL３Ａ上に発生しているビツト信号をそれ
ぞれ、データバス線DB０，０，DB１，
１上へ転送させる。またデコーダ部２が選択され
てその出力CL１に高レベルの信号が発生すると、
ゲート素子９，１１，１０，１２を導通させ、い
づれかのワード線WLoの附勢及びゲート素子９，
１１，１０，１２に対応するセンス増幅器，
の動作の完了の下にビツト線BL２Ｂ，BL２Ａ，
BL４Ｂ，BL４Ａ上に発生しているビツト信号を
それぞれ、データバス線DB０，０，DB１，
DB１上へ転送させる。
このように、単一のデコーダ１０の出力信号に
より４個のセンス増幅器，，，を選択し
得る。この選択にデコーダの構成を何んら変更す
ることはない。従つて、従来の単一のデコーダで
２個のセンス増幅器を選択する場合に比しデコー
ダが半導体基板に占有する面積は従来の半分でよ
い。この縮小された面積内にデコーダとして必要
な回路素子をすべて収容しうるから、基板面積の
節減となり、その節減された基板領域を他の用途
例えばデコーダの一部に振り向け得ることとな
り、集積密度の向上を促す。
より４個のセンス増幅器，，，を選択し
得る。この選択にデコーダの構成を何んら変更す
ることはない。従つて、従来の単一のデコーダで
２個のセンス増幅器を選択する場合に比しデコー
ダが半導体基板に占有する面積は従来の半分でよ
い。この縮小された面積内にデコーダとして必要
な回路素子をすべて収容しうるから、基板面積の
節減となり、その節減された基板領域を他の用途
例えばデコーダの一部に振り向け得ることとな
り、集積密度の向上を促す。
第３図は本発明の第２の実施例を示し、第２図
の図式図を具体化した他の具体的な回路図であ
る。従つて、第４図の各部を参照する文字は同一
部分を参照する限度において第２図と同一文字を
付してその説明を省略する。また、第２図の実施
例と主たる相違は単一のデコーダ１０により８個
のセンス増幅器，，…，を選択することに
ある。その他の差違はデータバス線が４本から８
本に増えた点と、そのセンス増幅器〜にそれ
ぞれ、ビツト線BL５Ａ，BL５Ｂ，BL６Ａ，BL
６Ｂ、BL７Ａ，BL７Ｂ，BL８Ａ，BL８Ｂが接
続され、ビツト線BL５Ａ，BL６Ａとデータバス
線DB２との間にそれぞれゲート素子１３，１４
が、ビツト線BL５Ｂ，BL６Ｂとデータバス線
DB２との間にそれぞれゲート素子１５，１６
が、ビツト線BL７Ａ，BL８Ａとデータバス線
DB３との間にそれぞれゲート素子１７，１８
が、そしてビツト線BL７Ｂ，BL８Ｂとデータバ
ス線DB３との間にそれぞれゲート素子１７，１
８が、そしてビツト線BL７Ｂ，BL８Ｂとデータ
バス線３との間にそれぞれゲート素子１９，
２０が接続された点にある。これらの相違を除く
構成は同じであるので、その同じ構成要素には同
一参照文字を付してその説明を省略する。
の図式図を具体化した他の具体的な回路図であ
る。従つて、第４図の各部を参照する文字は同一
部分を参照する限度において第２図と同一文字を
付してその説明を省略する。また、第２図の実施
例と主たる相違は単一のデコーダ１０により８個
のセンス増幅器，，…，を選択することに
ある。その他の差違はデータバス線が４本から８
本に増えた点と、そのセンス増幅器〜にそれ
ぞれ、ビツト線BL５Ａ，BL５Ｂ，BL６Ａ，BL
６Ｂ、BL７Ａ，BL７Ｂ，BL８Ａ，BL８Ｂが接
続され、ビツト線BL５Ａ，BL６Ａとデータバス
線DB２との間にそれぞれゲート素子１３，１４
が、ビツト線BL５Ｂ，BL６Ｂとデータバス線
DB２との間にそれぞれゲート素子１５，１６
が、ビツト線BL７Ａ，BL８Ａとデータバス線
DB３との間にそれぞれゲート素子１７，１８
が、そしてビツト線BL７Ｂ，BL８Ｂとデータバ
ス線DB３との間にそれぞれゲート素子１７，１
８が、そしてビツト線BL７Ｂ，BL８Ｂとデータ
バス線３との間にそれぞれゲート素子１９，
２０が接続された点にある。これらの相違を除く
構成は同じであるので、その同じ構成要素には同
一参照文字を付してその説明を省略する。
その動作を簡潔に述べると、デコーダ部１が選
択されてその出力CL１に高レベルの信号が発生
すると、センス増幅器，，，が選択され
てビツト線BL１Ａ，BL１Ｂ，BL３Ａ，BL３
Ｂ，BL５Ａ，BL５Ｂ，BL７Ａ，BL７Ｂ上のビ
ツト信号がそれぞれゲート素子７，５，８，６，
１３，１５，１７，１９を経てデータバス線DB
０，０，DB１，１，DB２，２，DB
３，３上転送される。また、デコーダ部２が
選択されてその出力CL０に高レベルの信号が発
生すると、センス増幅器，，，が選択さ
れてビツト線BL２Ａ，BL２Ｂ，BL４Ａ，BL４
Ｂ，BL６Ａ，BL６Ｂ，BL８Ａ，BL８Ｂ上のビ
ツト信号がそれぞれゲート素子１１，９，１２，
１０，１４，１６，１８，２０を経てデータバス
線DB０，０，DB１，１，DB２，２，
DB３，３上へ転送される。
択されてその出力CL１に高レベルの信号が発生
すると、センス増幅器，，，が選択され
てビツト線BL１Ａ，BL１Ｂ，BL３Ａ，BL３
Ｂ，BL５Ａ，BL５Ｂ，BL７Ａ，BL７Ｂ上のビ
ツト信号がそれぞれゲート素子７，５，８，６，
１３，１５，１７，１９を経てデータバス線DB
０，０，DB１，１，DB２，２，DB
３，３上転送される。また、デコーダ部２が
選択されてその出力CL０に高レベルの信号が発
生すると、センス増幅器，，，が選択さ
れてビツト線BL２Ａ，BL２Ｂ，BL４Ａ，BL４
Ｂ，BL６Ａ，BL６Ｂ，BL８Ａ，BL８Ｂ上のビ
ツト信号がそれぞれゲート素子１１，９，１２，
１０，１４，１６，１８，２０を経てデータバス
線DB０，０，DB１，１，DB２，２，
DB３，３上へ転送される。
このように、単一のデコーダ１０の出力により
８個のセンス増幅器を選択しているから、センス
増幅器当りの占有面積は更に少なくて済み、その
デコーダ部分Ｄ１，Ｄ２，Ｄ３，Ｄ４，Ｄ５，Ｄ
６に従来必要としていたデコーダ構成要素の一部
を配置し得ることとなり、デコーダ部分Ｄ７，Ｄ
８には周辺回路の一部例えば電源安定化容量を配
置してデコーダ全体としての占有面積を節約して
デコーダのピツチ即ち第２図のｌを短縮し、その
不要となつた基板面積にビツトセル等を形成し、
かくして集積密度の一層の向上を達成しうる。
８個のセンス増幅器を選択しているから、センス
増幅器当りの占有面積は更に少なくて済み、その
デコーダ部分Ｄ１，Ｄ２，Ｄ３，Ｄ４，Ｄ５，Ｄ
６に従来必要としていたデコーダ構成要素の一部
を配置し得ることとなり、デコーダ部分Ｄ７，Ｄ
８には周辺回路の一部例えば電源安定化容量を配
置してデコーダ全体としての占有面積を節約して
デコーダのピツチ即ち第２図のｌを短縮し、その
不要となつた基板面積にビツトセル等を形成し、
かくして集積密度の一層の向上を達成しうる。
上述の説明から明らかなように、本発明によれ
ば、デコーダの数を減少させ得るから、その余剰
基板領域をデコーダの一部又はその他の素子等の
ための領域として割当てることが出来る。従つ
て、デコーダのピツチを縮小し得て集積密度の向
上に役立つ。記憶容量が増大すればするほど、そ
の効果も顕著となる。これらの効果を高速化、高
信頼化の下で享受し得る。
ば、デコーダの数を減少させ得るから、その余剰
基板領域をデコーダの一部又はその他の素子等の
ための領域として割当てることが出来る。従つ
て、デコーダのピツチを縮小し得て集積密度の向
上に役立つ。記憶容量が増大すればするほど、そ
の効果も顕著となる。これらの効果を高速化、高
信頼化の下で享受し得る。
第１図は半導体基板上に形成された本発明記憶
装置のレイアウトを示す図、第２図は第１図レイ
アウトの具体的な第１の実施例回路図、第３図は
第１図レイアウトの具体的な第２の実施例回路
図、第４図は従来の半導体記憶装置の内部回路を
示す図である。 第１図乃至第３図において、〜はセンス増
幅器、１０はデコーダ、Ｄ１〜Ｄ８はデコーダ部
分、BL１Ａ，BL１Ｂ，〜BL８Ａ，BL８Ｂはビ
ツト線、５〜２０はゲート素子、DB０，０，
〜DB３，３はデータバス線である。
装置のレイアウトを示す図、第２図は第１図レイ
アウトの具体的な第１の実施例回路図、第３図は
第１図レイアウトの具体的な第２の実施例回路
図、第４図は従来の半導体記憶装置の内部回路を
示す図である。 第１図乃至第３図において、〜はセンス増
幅器、１０はデコーダ、Ｄ１〜Ｄ８はデコーダ部
分、BL１Ａ，BL１Ｂ，〜BL８Ａ，BL８Ｂはビ
ツト線、５〜２０はゲート素子、DB０，０，
〜DB３，３はデータバス線である。
Claims (1)
- 【特許請求の範囲】 １ ローデコーダによつて選択されるビツトセル
とセンス増幅器との間に接続されたビツト線と、 前記ビツトセルの情報を読出し出力へ伝達して
来るデータ線と、 前記ビツト線上のビツトセル情報を選択的に前
記データ線上へ伝達させるトランジスタよりなる
ゲート素子と、 該ゲート素子のゲート制御を行なうためのカラ
ムデコーダと、 該カラムデコーダのデコード出力を可能にする
カラム選択許容信号線と、 複数のセンス増幅器毎に設けられた共通配線と
を具備し、 該共通配線へ対応するカラムデコーダの出力を
接続すると共に、前記複数のセンス増幅器にそれ
ぞれ対応する各ゲート素子を構成するトランジス
タのゲート制御入力に前記共通配線を接続したこ
とを特徴とする半導体記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56177477A JPS5880188A (ja) | 1981-11-05 | 1981-11-05 | 半導体記憶装置 |
| IE2644/82A IE54006B1 (en) | 1981-11-05 | 1982-11-05 | Semiconductor memory devices |
| US06/439,507 US4511997A (en) | 1981-11-05 | 1982-11-05 | Semiconductor memory device |
| EP82305911A EP0079220B1 (en) | 1981-11-05 | 1982-11-05 | Semiconductor memory devices |
| DE8282305911T DE3278865D1 (en) | 1981-11-05 | 1982-11-05 | Semiconductor memory devices |
Applications Claiming Priority (1)
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| JP56177477A JPS5880188A (ja) | 1981-11-05 | 1981-11-05 | 半導体記憶装置 |
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| JPS5880188A JPS5880188A (ja) | 1983-05-14 |
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Family Applications (1)
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Citations (1)
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| JPS5951075B2 (ja) * | 1980-03-31 | 1984-12-12 | 富士通株式会社 | 半導体記憶装置 |
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- 1982-11-05 DE DE8282305911T patent/DE3278865D1/de not_active Expired
Patent Citations (1)
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|---|---|---|---|---|
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