JP3267699B2 - 半導体記憶装置 - Google Patents
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- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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- H01—ELECTRIC ELEMENTS
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- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Description
【0001】
【産業上の利用分野】本発明は、半導体記憶装置に係
り、特に、大容量のメモリ、例えば16Mビット等のダ
イナミック・ランダム・アクセス・メモリ(DRAM)
においてセンスアンプ(S/A)駆動信号線とコラム選
択線をレイアウトする技術に関する。
り、特に、大容量のメモリ、例えば16Mビット等のダ
イナミック・ランダム・アクセス・メモリ(DRAM)
においてセンスアンプ(S/A)駆動信号線とコラム選
択線をレイアウトする技術に関する。
【0002】
【従来の技術】図4に従来形の一例としてのDRAMの
構成が概略的に示される。図示の例は4Mビットの容量
を持つDRAMのレイアウト形態を示す。図中、1は半
導体チップ、2は256Kビットの容量のメモリセルア
レイ(領域)、3は入力アドレス信号のうちロウアドレ
スをデコードし、対応するメモリセルアレイ2の中の1
本のワード線を選択するロウデコーダ(領域)を示す。
また、4で示される領域は、入力アドレス信号のうちコ
ラムアドレスをデコードし、対応するメモリセルアレイ
2の中の1本もしくは1対のビット線を選択するコラム
デコーダ(領域)と、該コラムデコーダにより制御さ
れ、選択されたビット線を対応するデータバスに接続す
るコラムゲート(領域)と、選択されたメモリセルから
読み出されたデータをセンスし増幅するセンスアンプ
(領域)とが配置されている部分を示す。5はセンスア
ンプ(S/A)を駆動するS/A駆動回路(領域)を示
す。
構成が概略的に示される。図示の例は4Mビットの容量
を持つDRAMのレイアウト形態を示す。図中、1は半
導体チップ、2は256Kビットの容量のメモリセルア
レイ(領域)、3は入力アドレス信号のうちロウアドレ
スをデコードし、対応するメモリセルアレイ2の中の1
本のワード線を選択するロウデコーダ(領域)を示す。
また、4で示される領域は、入力アドレス信号のうちコ
ラムアドレスをデコードし、対応するメモリセルアレイ
2の中の1本もしくは1対のビット線を選択するコラム
デコーダ(領域)と、該コラムデコーダにより制御さ
れ、選択されたビット線を対応するデータバスに接続す
るコラムゲート(領域)と、選択されたメモリセルから
読み出されたデータをセンスし増幅するセンスアンプ
(領域)とが配置されている部分を示す。5はセンスア
ンプ(S/A)を駆動するS/A駆動回路(領域)を示
す。
【0003】図5は図4の要部の構成を拡大して示すも
ので、図中、6はセンスアンプ(領域)、7はコラムデ
コーダ(領域)、8はコラムゲート(領域)、そして、
9はS/A駆動回路5から出力されるS/A駆動信号を
対応するセンスアンプ6に供給するS/A駆動信号線を
示す。
ので、図中、6はセンスアンプ(領域)、7はコラムデ
コーダ(領域)、8はコラムゲート(領域)、そして、
9はS/A駆動回路5から出力されるS/A駆動信号を
対応するセンスアンプ6に供給するS/A駆動信号線を
示す。
【0004】
【発明が解決しようとする課題】従来のレイアウト形態
では、上述したようにメモリ容量が4Mビット等のよう
に比較的小さい場合は問題にならないが、近年開発され
ている16Mビット等のように比較的大容量のDRAM
では、レイアウトの点で問題がある。すなわち、S/A
駆動回路は大きな面積を必要とするため、16Mビット
等の大容量のDRAMでは、図4に示される4Mビット
のDRAMのようにS/A駆動回路を半導体チップの長
辺側周辺部に配置することは、レイアウトの面から極め
て困難である。
では、上述したようにメモリ容量が4Mビット等のよう
に比較的小さい場合は問題にならないが、近年開発され
ている16Mビット等のように比較的大容量のDRAM
では、レイアウトの点で問題がある。すなわち、S/A
駆動回路は大きな面積を必要とするため、16Mビット
等の大容量のDRAMでは、図4に示される4Mビット
のDRAMのようにS/A駆動回路を半導体チップの長
辺側周辺部に配置することは、レイアウトの面から極め
て困難である。
【0005】この不都合を解消するためには、例えば、
図6に示されるようにDRAMをレイアウトすることが
考えられる。図6の例示は、16Mビットの容量を持つ
DRAMのレイアウト形態を示すもので、図中、10は
半導体チップ、11は256Kビットの容量のメモリセ
ルアレイ(領域)、12はロウデコーダ(領域)、13
はセンスアンプおよびコラムゲートが配置されている領
域、14はコラムデコーダ(領域)、15はS/A駆動
回路(領域)を示す。このレイアウトでは、S/A駆動
回路15はコラムデコーダ14と対向して半導体チップ
10の短辺側周辺部に配置されている。
図6に示されるようにDRAMをレイアウトすることが
考えられる。図6の例示は、16Mビットの容量を持つ
DRAMのレイアウト形態を示すもので、図中、10は
半導体チップ、11は256Kビットの容量のメモリセ
ルアレイ(領域)、12はロウデコーダ(領域)、13
はセンスアンプおよびコラムゲートが配置されている領
域、14はコラムデコーダ(領域)、15はS/A駆動
回路(領域)を示す。このレイアウトでは、S/A駆動
回路15はコラムデコーダ14と対向して半導体チップ
10の短辺側周辺部に配置されている。
【0006】図7は図6の要部の構成を拡大して示すも
ので、図中、16はセンスアンプ(領域)、17はコラ
ムゲート(領域)を示す。この場合、図8に示されるよ
うに、コラムデコーダ14から導出されるコラム選択線
18a〜18hをそれぞれ対応するコラムゲート17の
配列ピッチと同じピッチで配線すると、センスアンプ1
5から導出されるS/A駆動信号線19a〜19gは、
それぞれコラム選択線18a〜18hの配線間に配線し
なければならなくなる。
ので、図中、16はセンスアンプ(領域)、17はコラ
ムゲート(領域)を示す。この場合、図8に示されるよ
うに、コラムデコーダ14から導出されるコラム選択線
18a〜18hをそれぞれ対応するコラムゲート17の
配列ピッチと同じピッチで配線すると、センスアンプ1
5から導出されるS/A駆動信号線19a〜19gは、
それぞれコラム選択線18a〜18hの配線間に配線し
なければならなくなる。
【0007】しかしながら、S/A駆動信号線19a〜
19gは大電流を供給する必要があり、しかもメモリ容
量が増大するとそれに応じてセンスアンプの数も多くな
ることから、S/A駆動信号線の配線幅は出来るかぎり
広く確保する必要がある。従って、図8に示されるよう
にコラム選択線を配線することには依然として課題が残
される。
19gは大電流を供給する必要があり、しかもメモリ容
量が増大するとそれに応じてセンスアンプの数も多くな
ることから、S/A駆動信号線の配線幅は出来るかぎり
広く確保する必要がある。従って、図8に示されるよう
にコラム選択線を配線することには依然として課題が残
される。
【0008】本発明の目的は、かかる従来技術における
課題に鑑み、例えば16MビットのDRAM等の大容量
の半導体記憶装置をレイアウトの点で問題なく構成可能
にすることにある。
課題に鑑み、例えば16MビットのDRAM等の大容量
の半導体記憶装置をレイアウトの点で問題なく構成可能
にすることにある。
【0009】
【課題を解決するための手段】上記課題を解決するた
め、本発明によれば、半導体チップの上に配置されたコ
ラムデコーダの領域と、前記半導体チップの上において
前記コラムデコーダの領域と対向するように配置された
センスアンプ駆動回路の領域と、前記コラムデコーダの
領域および前記センスアンプ駆動回路の領域の間にそれ
ぞれ配置されたメモリセルアレイ、コラムゲート、およ
び、前記センスアンプ駆動回路により駆動されるセンス
アンプの各領域と、前記コラムデコーダの領域から第1
の配列ピッチで導出され、前記コラムゲートの領域の対
応する各コラムゲート部に接続されると共に、前記コラ
ムデコーダの領域から導出されたのと同一の第1の層
で、前記第1の配列ピッチよりも狭い第2の配列ピッチ
を有するように所定数のグループ単位で束ねられて前記
コラムゲートの領域の上方に配置された複数のコラム選
択線と、前記第1の層に配置され、前記センスアンプ駆
動回路の領域から導出され、前記センスアンプの領域の
対応する各センスアンプ部に接続されると共に、前記所
定数のグループ単位で配置されたコラム選択線のグルー
プに隣接するように前記センスアンプの領域の上方に配
置されたセンスアンプ駆動信号線と、前記第1の層とは
異なる第2の層に配置され、前記センスアンプ部に接続
される少なくとも1つの電源線と、前記複数のコラム選
択線に対応して前記第2の層に配置され、前記コラムゲ
ート部に接続される複数の配線と、前記少なくとも1つ
の電源線を前記センスアンプ駆動信号線に電気的に接続
する手段と、前記複数の配線をそれぞれ前記複数のコラ
ム選択線の対応する配線に電気的に接続する手段と、を
備えたことを特徴とする半導体記憶装置が提供される。
め、本発明によれば、半導体チップの上に配置されたコ
ラムデコーダの領域と、前記半導体チップの上において
前記コラムデコーダの領域と対向するように配置された
センスアンプ駆動回路の領域と、前記コラムデコーダの
領域および前記センスアンプ駆動回路の領域の間にそれ
ぞれ配置されたメモリセルアレイ、コラムゲート、およ
び、前記センスアンプ駆動回路により駆動されるセンス
アンプの各領域と、前記コラムデコーダの領域から第1
の配列ピッチで導出され、前記コラムゲートの領域の対
応する各コラムゲート部に接続されると共に、前記コラ
ムデコーダの領域から導出されたのと同一の第1の層
で、前記第1の配列ピッチよりも狭い第2の配列ピッチ
を有するように所定数のグループ単位で束ねられて前記
コラムゲートの領域の上方に配置された複数のコラム選
択線と、前記第1の層に配置され、前記センスアンプ駆
動回路の領域から導出され、前記センスアンプの領域の
対応する各センスアンプ部に接続されると共に、前記所
定数のグループ単位で配置されたコラム選択線のグルー
プに隣接するように前記センスアンプの領域の上方に配
置されたセンスアンプ駆動信号線と、前記第1の層とは
異なる第2の層に配置され、前記センスアンプ部に接続
される少なくとも1つの電源線と、前記複数のコラム選
択線に対応して前記第2の層に配置され、前記コラムゲ
ート部に接続される複数の配線と、前記少なくとも1つ
の電源線を前記センスアンプ駆動信号線に電気的に接続
する手段と、前記複数の配線をそれぞれ前記複数のコラ
ム選択線の対応する配線に電気的に接続する手段と、を
備えたことを特徴とする半導体記憶装置が提供される。
【0010】
【作用】上述した構成によれば、コラムデコーダの領域
から導出される複数のコラム選択線をその配列ピッチが
コラムゲートの対応する各コラムゲート部の配列ピッチ
よりも狭くなるように所定数のグループ単位で束ねて配
置し、S/A駆動回路の領域から導出されるS/A駆動
信号線をコラム選択線のグループに隣接させて配置する
ようにしている。
から導出される複数のコラム選択線をその配列ピッチが
コラムゲートの対応する各コラムゲート部の配列ピッチ
よりも狭くなるように所定数のグループ単位で束ねて配
置し、S/A駆動回路の領域から導出されるS/A駆動
信号線をコラム選択線のグループに隣接させて配置する
ようにしている。
【0011】従って、例えば16MビットのDRAM等
の大容量メモリに適用した場合に、S/A駆動回路を半
導体チップの短辺側周辺部に配置しても、S/A駆動信
号線の配線幅を十分に広く確保することができ、それに
よってS/A駆動用の大電流の供給が可能となる。つま
り、当該メモリを、レイアウト上、従来形に見られたよ
うな問題を生じることなく構成することができる。
の大容量メモリに適用した場合に、S/A駆動回路を半
導体チップの短辺側周辺部に配置しても、S/A駆動信
号線の配線幅を十分に広く確保することができ、それに
よってS/A駆動用の大電流の供給が可能となる。つま
り、当該メモリを、レイアウト上、従来形に見られたよ
うな問題を生じることなく構成することができる。
【0012】なお、本発明の他の構成上の特徴および作
用の詳細については、添付図面を参照しつつ以下に記述
される実施例を用いて説明する。
用の詳細については、添付図面を参照しつつ以下に記述
される実施例を用いて説明する。
【0013】
【実施例】図1に本発明の一実施例としてのDRAMの
要部の構成が示される。なお、以下の記述において、図
6〜図8に用いられた符号と同じ符号は同等の構成要素
を表しているので、その説明については省略する。図1
の例示は、DRAMを図6,図7に示すようにレイアウ
トする場合、すなわち、コラムデコーダ(領域)14と
S/A駆動回路(領域)15とを対向するように配置
し、コラムデコーダ14とS/A駆動回路15の各領域
の間に、メモリセルアレイ11、センスアンプ16およ
びコラムゲート17の各領域を配置する場合におけるコ
ラム選択線およびS/A駆動信号線の配線形態を示した
ものである。同図において、20a〜20hはそれぞれ
コラムデコーダ14から導出されるコラム選択線、21
はS/A駆動回路15から導出されるS/A駆動信号線
を示す。
要部の構成が示される。なお、以下の記述において、図
6〜図8に用いられた符号と同じ符号は同等の構成要素
を表しているので、その説明については省略する。図1
の例示は、DRAMを図6,図7に示すようにレイアウ
トする場合、すなわち、コラムデコーダ(領域)14と
S/A駆動回路(領域)15とを対向するように配置
し、コラムデコーダ14とS/A駆動回路15の各領域
の間に、メモリセルアレイ11、センスアンプ16およ
びコラムゲート17の各領域を配置する場合におけるコ
ラム選択線およびS/A駆動信号線の配線形態を示した
ものである。同図において、20a〜20hはそれぞれ
コラムデコーダ14から導出されるコラム選択線、21
はS/A駆動回路15から導出されるS/A駆動信号線
を示す。
【0014】本実施例では、コラム選択線20a〜20
hは、グループ22(コラム選択線20a〜20d)と
グループ23(コラム選択線20e〜20h)に分けら
れ、各グループ単位で束ねられて配線されている。この
場合、コラム選択線20a〜20dのグループ22とコ
ラム選択線20e〜20hのグループ23において、そ
れぞれ配線間のピッチd1がコラムゲート17の対応す
る各コラムゲート部の配列ピッチd2よりも狭くなるよ
うに配線が行われる。これによって、コラム選択線のグ
ループ22とグループ23の間、すなわちコラム選択線
20dとコラム選択線20eの間に比較的幅の広いスペ
ースが確保される。そして、このスペースに線幅の広い
S/A駆動信号線21を配線するようにしている。
hは、グループ22(コラム選択線20a〜20d)と
グループ23(コラム選択線20e〜20h)に分けら
れ、各グループ単位で束ねられて配線されている。この
場合、コラム選択線20a〜20dのグループ22とコ
ラム選択線20e〜20hのグループ23において、そ
れぞれ配線間のピッチd1がコラムゲート17の対応す
る各コラムゲート部の配列ピッチd2よりも狭くなるよ
うに配線が行われる。これによって、コラム選択線のグ
ループ22とグループ23の間、すなわちコラム選択線
20dとコラム選択線20eの間に比較的幅の広いスペ
ースが確保される。そして、このスペースに線幅の広い
S/A駆動信号線21を配線するようにしている。
【0015】このように本実施例のDRAMによれば、
例えば図6,図7に示すようにS/A駆動回路15を半
導体チップ10の短辺側周辺部に配置しても、十分に広
い配線幅を持つS/A駆動信号線21を形成することが
できるので、このS/A駆動信号線21を介してセンス
アンプ16に大電流を供給することが可能となる。従っ
て、16Mビット等の大容量のDRAMを、レイアウト
上、従来形に見られたような問題を生じることなく構成
することができる。
例えば図6,図7に示すようにS/A駆動回路15を半
導体チップ10の短辺側周辺部に配置しても、十分に広
い配線幅を持つS/A駆動信号線21を形成することが
できるので、このS/A駆動信号線21を介してセンス
アンプ16に大電流を供給することが可能となる。従っ
て、16Mビット等の大容量のDRAMを、レイアウト
上、従来形に見られたような問題を生じることなく構成
することができる。
【0016】図2には図1のDRAMの構成が概略的に
示される。同図においてハッチングで示される部分が、
図1の構成に対応している。図1と図2の対比から明ら
かなように、S/A駆動回路(領域)15とコラムデコ
ーダ(領域)14は、半導体チップ10の長辺方向に関
して互いに対向し、且つ、半導体チップ10の短辺方向
と平行な方向に沿ってそれぞれ矩形状の形態で配置され
ている。また、コラム選択線20a〜20hとS/A駆
動信号線21は、半導体チップ10の長辺方向と平行な
方向に沿ってそれぞれ配線されている。なお、24はデ
ータ書込みおよび読出しのための内部タイミング信号を
生成するためのクロック・ジェネレータを含む周辺回路
を示し、同様に、25は入出力回路、冗長回路等を含む
周辺回路を示す。
示される。同図においてハッチングで示される部分が、
図1の構成に対応している。図1と図2の対比から明ら
かなように、S/A駆動回路(領域)15とコラムデコ
ーダ(領域)14は、半導体チップ10の長辺方向に関
して互いに対向し、且つ、半導体チップ10の短辺方向
と平行な方向に沿ってそれぞれ矩形状の形態で配置され
ている。また、コラム選択線20a〜20hとS/A駆
動信号線21は、半導体チップ10の長辺方向と平行な
方向に沿ってそれぞれ配線されている。なお、24はデ
ータ書込みおよび読出しのための内部タイミング信号を
生成するためのクロック・ジェネレータを含む周辺回路
を示し、同様に、25は入出力回路、冗長回路等を含む
周辺回路を示す。
【0017】本実施例のDRAMは、アルミニウム(A
l)配線の2層構造を有する半導体チップ10の形態を
持つもので、その構成例は図3に示される。図3におい
て、第2層目(上側の層)の配線が図1の構成に対応し
ている。第1層目(下側の層)の配線は、その下層側の
半導体基板(図示せず)に第2層目の各信号線を適宜電
気的に接続するために設けられている。
l)配線の2層構造を有する半導体チップ10の形態を
持つもので、その構成例は図3に示される。図3におい
て、第2層目(上側の層)の配線が図1の構成に対応し
ている。第1層目(下側の層)の配線は、その下層側の
半導体基板(図示せず)に第2層目の各信号線を適宜電
気的に接続するために設けられている。
【0018】下側の第1層において、センスアンプ(領
域)16に対応する領域に半導体チップ10の短辺方向
と平行な方向に沿って2つの電源線PW1およびPW2
が設けられている。一方は、nチャネルトランジスタ
(図示せず)側に接続される低電位の電源線PW1であ
り、他方は、pチャネルトランジスタ(図示せず)側に
接続される高電位の電源線PW2である。電源線PW1
は、コンタクトホールC0を介して上側の第2層のS/
A駆動信号線21に電気的に接続されている。同様に第
1層において、コラムゲート(領域)17に対応する領
域に半導体チップ10の短辺方向と平行な方向に沿って
8本の配線W1〜W8が設けられている。各配線W1〜
W8は、それぞれ対応するコンタクトホールC1〜C8
を介して第2層のコラム選択線20a〜20hにそれぞ
れ電気的に接続されている。
域)16に対応する領域に半導体チップ10の短辺方向
と平行な方向に沿って2つの電源線PW1およびPW2
が設けられている。一方は、nチャネルトランジスタ
(図示せず)側に接続される低電位の電源線PW1であ
り、他方は、pチャネルトランジスタ(図示せず)側に
接続される高電位の電源線PW2である。電源線PW1
は、コンタクトホールC0を介して上側の第2層のS/
A駆動信号線21に電気的に接続されている。同様に第
1層において、コラムゲート(領域)17に対応する領
域に半導体チップ10の短辺方向と平行な方向に沿って
8本の配線W1〜W8が設けられている。各配線W1〜
W8は、それぞれ対応するコンタクトホールC1〜C8
を介して第2層のコラム選択線20a〜20hにそれぞ
れ電気的に接続されている。
【0019】
【発明の効果】以上説明したように本発明によれば、例
えば16MビットのDRAM等の大容量メモリに適用し
た場合、S/A駆動回路を半導体チップの短辺側周辺部
に配置しても、S/A駆動信号線の配線幅を十分に広く
確保することができるので、当該メモリをレイアウトの
点で問題なく構成することができる。
えば16MビットのDRAM等の大容量メモリに適用し
た場合、S/A駆動回路を半導体チップの短辺側周辺部
に配置しても、S/A駆動信号線の配線幅を十分に広く
確保することができるので、当該メモリをレイアウトの
点で問題なく構成することができる。
【図1】本発明の一実施例としてのDRAMの要部の構
成を示す平面図である。
成を示す平面図である。
【図2】図1のDRAMの構成を概略的に示した平面図
である。
である。
【図3】図1のDRAMが2層配線構造を持つことを例
示する平面図である。
示する平面図である。
【図4】従来形の一例としてのDRAMの構成を概略的
に示した平面図である。
に示した平面図である。
【図5】図4における要部の構成を拡大して示した平面
図である。
図である。
【図6】近年検討されているDRAMの構成を概略的に
示した平面図である。
示した平面図である。
【図7】図6における要部の構成を拡大して示した平面
図である。
図である。
【図8】図7の構成において問題となるコラム選択線の
配線例を示す平面図である。
配線例を示す平面図である。
10…半導体チップ 11…メモリセルアレイ 14…コラムデコーダ(領域) 15…センスアンプ(S/A)駆動回路(領域) 16…センスアンプ(領域) 17…コラムゲート(領域) 20a〜20h…コラム選択線 21…S/A駆動信号線 22,23…コラム選択線のグループ C0〜C8…コンタクトホール d1…コラム選択線の配列ピッチ d2…コラムゲートの配列ピッチ PW1,PW2…下側の第1層の配線(電源線) W1〜W8…下側の第1層の配線(信号線)
Claims (3)
- 【請求項1】 半導体チップ(10)の上に配置された
コラムデコーダ(14)の領域と、 前記半導体チップの上において前記コラムデコーダの領
域と対向するように配置されたセンスアンプ駆動回路
(15)の領域と、 前記コラムデコーダの領域および前記センスアンプ駆動
回路の領域の間にそれぞれ配置されたメモリセルアレイ
(11)、コラムゲート(17)、および、前記センス
アンプ駆動回路により駆動されるセンスアンプ(16)
の各領域と、 前記コラムデコーダの領域から第1の配列ピッチで導出
され、前記コラムゲートの領域の対応する各コラムゲー
ト部に接続されると共に、前記コラムデコーダの領域か
ら導出されたのと同一の第1の層で、前記第1の配列ピ
ッチよりも狭い第2の配列ピッチ(d1)を有するよう
に所定数のグループ(22,23)単位で束ねられて前
記コラムゲートの領域の上方に配置された複数のコラム
選択線(20a〜20h)と、 前記第1の層に配置され、前記センスアンプ駆動回路の
領域から導出され、前記センスアンプの領域の対応する
各センスアンプ部に接続されると共に、前記所定数のグ
ループ単位で配置されたコラム選択線のグループに隣接
するように前記センスアンプの領域の上方に配置された
センスアンプ駆動信号線(21)と、前記第1の層とは異なる第2の層に配置され、前記セン
スアンプ部に接続される少なくとも1つの電源線(PW
1,PW2)と、 前記複数のコラム選択線に対応して前記第2の層に配置
され、前記コラムゲート部に接続される複数の配線(W
1〜W8)と、 前記少なくとも1つの電源線を前記センスアンプ駆動信
号線に電気的に接続する手段(C0)と、 前記複数の配線をそれぞれ前記複数のコラム選択線の対
応する配線に電気的に接続する手段(C1〜C8)と、 を備えたことを特徴とする半導体記憶装置。 - 【請求項2】 前記センスアンプ駆動回路の領域と前記
コラムデコーダの領域は、前記半導体チップの長辺方向
に関して互いに対向し、且つ、該半導体チップの短辺方
向と平行な方向に沿ってそれぞれ矩形状の形態で配置さ
れることを特徴とする請求項1に記載の半導体記憶装
置。 - 【請求項3】 前記センスアンプ駆動信号線と前記複数
のコラム選択線は前記半導体チップの長辺方向と平行な
方向に沿ってそれぞれ配置されることを特徴とする請求
項3に記載の半導体記憶装置。
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