JP2725570B2 - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JP2725570B2 JP2725570B2 JP5274140A JP27414093A JP2725570B2 JP 2725570 B2 JP2725570 B2 JP 2725570B2 JP 5274140 A JP5274140 A JP 5274140A JP 27414093 A JP27414093 A JP 27414093A JP 2725570 B2 JP2725570 B2 JP 2725570B2
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
Description
【０００１】
【産業上の利用分野】本発明は半導体メモリ装置に関
し、特に、分割デコード方式によるワード線駆動回路を
具備する半導体メモリ装置に関する。
し、特に、分割デコード方式によるワード線駆動回路を
具備する半導体メモリ装置に関する。
【０００２】
【従来の技術】半導体メモリ装置は微細加工技術の進歩
に伴って集積度が向上されている。特にメモリセルの構
造が簡単なダイナミックランダムアクセスメモリ（以下
ＤＲＡＭと称する。）は高集積化が著しく、現在１６Ｍ
ビットのＤＲＡＭが量産化されており、６４Ｍビットの
ＤＲＡＭもサンプル出荷が開始されようとしている。
に伴って集積度が向上されている。特にメモリセルの構
造が簡単なダイナミックランダムアクセスメモリ（以下
ＤＲＡＭと称する。）は高集積化が著しく、現在１６Ｍ
ビットのＤＲＡＭが量産化されており、６４Ｍビットの
ＤＲＡＭもサンプル出荷が開始されようとしている。
【０００３】６４ＭビットＤＲＡＭでは、ワード線駆動
を高速化するためのワード線を複数に分割し、分割され
たワード線のそれぞれに電流供給用のワード線駆動回路
を設けた分割デコード方式の半導体メモリ装置も提案さ
れている。
を高速化するためのワード線を複数に分割し、分割され
たワード線のそれぞれに電流供給用のワード線駆動回路
を設けた分割デコード方式の半導体メモリ装置も提案さ
れている。
【０００４】図３は、分割デコード方式による半導体メ
モリ装置の要部構成を示す回路図であり、図４は図３中
のＷＤ１ａに代表されるワード線駆動回路の回路図であ
る。
モリ装置の要部構成を示す回路図であり、図４は図３中
のＷＤ１ａに代表されるワード線駆動回路の回路図であ
る。
【０００５】メモリセルアレイは上位ロウアドレスで選
択される複数のブロックに分割され、さらに各ブロック
は、ワード線方向に複数のサブブロックＳＢ１ａ〜ＳＢ
１ｃ，ＳＢ２ａ〜ＳＢ２ｃ，ＳＢ３ａ〜ＳＢ３ｃに分割
される。
択される複数のブロックに分割され、さらに各ブロック
は、ワード線方向に複数のサブブロックＳＢ１ａ〜ＳＢ
１ｃ，ＳＢ２ａ〜ＳＢ２ｃ，ＳＢ３ａ〜ＳＢ３ｃに分割
される。
【０００６】すべてのサブブロックＳＢ１ａ〜ＳＢ１
ｃ，ＳＢ２ａ〜ＳＢ２ｃ，ＳＢ３ａ〜ＳＢ３ｃの両端に
は、ワード線駆動回路ＷＤ１ａ〜ＷＤ１ｄ，ＷＤ２ａ〜
ＷＤ２ｄ，ＷＤ３ａ〜ＷＤ３ｄ，ＷＤ４ａ〜ＷＤ４ｄが
配置され、それぞれのワード線は交互にそれらワード線
駆動回路ＷＤ１ａ〜ＷＤ１ｄ，ＷＤ２ａ〜ＷＤ２ｄ，Ｗ
Ｄ３ａ〜ＷＤ３ｄ，ＷＤ４ａ〜ＷＤ４ｄに接続されてい
る。また、それぞれのサブブロックＳＢ１ａ〜ＳＢ１
ｃ，ＳＢ２ａ〜ＳＢ２ｃ，ＳＢ３ａ〜ＳＢ３ｃにはビッ
ト線のデータを増幅するためのセンスアンプＳＡ１ａ〜
ＳＡ１ｃ，ＳＡ２ａ〜ＳＡ２ｃ，ＳＡ３ａ〜ＳＡ３ｃ，
ＳＡ４ａ〜ＳＡ４ｃが配置され、ぞれぞれのセンスアン
プＳＡ１ａ〜ＳＡ１ｃ，ＳＡ２ａ〜ＳＡ２ｃ，ＳＡ３ａ
〜ＳＡ３ｃ，ＳＡ４ａ〜ＳＡ４ｃは上位ロウアドレス信
号Ｓ１，Ｓ２により決定され、ブロックセレクト信号発
生回路ＢＳＧ１により出力されるブロックセレクト信号
ＢＬＳ１〜ＢＬＳ４により選択的に活性化される。
ｃ，ＳＢ２ａ〜ＳＢ２ｃ，ＳＢ３ａ〜ＳＢ３ｃの両端に
は、ワード線駆動回路ＷＤ１ａ〜ＷＤ１ｄ，ＷＤ２ａ〜
ＷＤ２ｄ，ＷＤ３ａ〜ＷＤ３ｄ，ＷＤ４ａ〜ＷＤ４ｄが
配置され、それぞれのワード線は交互にそれらワード線
駆動回路ＷＤ１ａ〜ＷＤ１ｄ，ＷＤ２ａ〜ＷＤ２ｄ，Ｗ
Ｄ３ａ〜ＷＤ３ｄ，ＷＤ４ａ〜ＷＤ４ｄに接続されてい
る。また、それぞれのサブブロックＳＢ１ａ〜ＳＢ１
ｃ，ＳＢ２ａ〜ＳＢ２ｃ，ＳＢ３ａ〜ＳＢ３ｃにはビッ
ト線のデータを増幅するためのセンスアンプＳＡ１ａ〜
ＳＡ１ｃ，ＳＡ２ａ〜ＳＡ２ｃ，ＳＡ３ａ〜ＳＡ３ｃ，
ＳＡ４ａ〜ＳＡ４ｃが配置され、ぞれぞれのセンスアン
プＳＡ１ａ〜ＳＡ１ｃ，ＳＡ２ａ〜ＳＡ２ｃ，ＳＡ３ａ
〜ＳＡ３ｃ，ＳＡ４ａ〜ＳＡ４ｃは上位ロウアドレス信
号Ｓ１，Ｓ２により決定され、ブロックセレクト信号発
生回路ＢＳＧ１により出力されるブロックセレクト信号
ＢＬＳ１〜ＢＬＳ４により選択的に活性化される。
【０００７】ワード線ＷＬ０ａ，ＷＬ１ａがビット線Ｂ
Ｌ００，ＢＬ１０と交差する点にそれぞれメモリセルＭ
Ｃ０，ＭＣ１が配置されている。
Ｌ００，ＢＬ１０と交差する点にそれぞれメモリセルＭ
Ｃ０，ＭＣ１が配置されている。
【０００８】ワード線駆動回路ＷＤ１ａ〜ＷＤ１ｄを選
択するために、行デコーダＲＤ１から相補信号ＸＳＷ，
ＸＳＷＢがワード線駆動回路ＷＤ１ａ〜ＷＤ１ｄに出力
されている。また、ワード線駆動電流供給回路ＲＡＧか
ら供給されるワード線駆動電流供給信号ＲＡ０１，ＲＡ
１１がワード線駆動回路ＷＤ１ａ〜ＷＤ４ｄ上をワード
線ＷＬ０ａ，ＷＬ１ａに対して垂直に走り、ワード線駆
動電流供給信号ＲＡ００がワード線駆動回路ＷＤ１ａ，
ＷＤ２ａ，ＷＤ３ａ，ＷＤ４ａ，ＷＤ１ｃ，ＷＤ２ｃ，
ＷＤ３ｃ，ＷＤ４ｃに、ワード線駆動電流供給信号ＲＡ
１１がワード線駆動回路ＷＤ１ｂ，ＷＤ２ｂ，ＷＤ３
ｂ，ＷＤ４ｂ，ＷＤ１ｄ，ＷＤ２ｄ，ＷＤ３ｄ，ＷＤ４
ｄにそれぞれ交互入力されている。ワード線駆動回路Ｗ
Ｄ２ａ〜ＷＤ２ｄ，ＷＤ３ａ〜ＷＤ３ｄ，ＷＤ４ａ〜Ｗ
Ｄ４ｄに対応して行デコーダＲＤ２，ＲＤ３，ＲＤ４が
設けられている。
択するために、行デコーダＲＤ１から相補信号ＸＳＷ，
ＸＳＷＢがワード線駆動回路ＷＤ１ａ〜ＷＤ１ｄに出力
されている。また、ワード線駆動電流供給回路ＲＡＧか
ら供給されるワード線駆動電流供給信号ＲＡ０１，ＲＡ
１１がワード線駆動回路ＷＤ１ａ〜ＷＤ４ｄ上をワード
線ＷＬ０ａ，ＷＬ１ａに対して垂直に走り、ワード線駆
動電流供給信号ＲＡ００がワード線駆動回路ＷＤ１ａ，
ＷＤ２ａ，ＷＤ３ａ，ＷＤ４ａ，ＷＤ１ｃ，ＷＤ２ｃ，
ＷＤ３ｃ，ＷＤ４ｃに、ワード線駆動電流供給信号ＲＡ
１１がワード線駆動回路ＷＤ１ｂ，ＷＤ２ｂ，ＷＤ３
ｂ，ＷＤ４ｂ，ＷＤ１ｄ，ＷＤ２ｄ，ＷＤ３ｄ，ＷＤ４
ｄにそれぞれ交互入力されている。ワード線駆動回路Ｗ
Ｄ２ａ〜ＷＤ２ｄ，ＷＤ３ａ〜ＷＤ３ｄ，ＷＤ４ａ〜Ｗ
Ｄ４ｄに対応して行デコーダＲＤ２，ＲＤ３，ＲＤ４が
設けられている。
【０００９】なお、本図面においては、図面の簡略化の
ために行デコーダの出力信号、ワード線、ビット線、メ
モリセル等は、そのほとんどを省略しているが、各ブロ
ックにおいて同様の構成である。
ために行デコーダの出力信号、ワード線、ビット線、メ
モリセル等は、そのほとんどを省略しているが、各ブロ
ックにおいて同様の構成である。
【００１０】ワード線駆動回路ＷＤ１ａ〜ＷＤ１ｄ，Ｗ
Ｄ２ａ〜ＷＤ２ｄ，ＷＤ３ａ〜ＷＤ３ｄ，ＷＤ４ａ〜Ｗ
Ｄ４ｄは図４に示すようにセルフブート型の駆動回路で
構成されている。
Ｄ２ａ〜ＷＤ２ｄ，ＷＤ３ａ〜ＷＤ３ｄ，ＷＤ４ａ〜Ｗ
Ｄ４ｄは図４に示すようにセルフブート型の駆動回路で
構成されている。
【００１１】例えばロウアドレスにより相補信号ＸＳＷ
とワード線駆動電流供給信号ＲＡ０１が選択されたとす
ると、相補信号ＸＳＷＢによってＮ型トランジスタＱ３
がオフ状態となって、節点１が接地電位から、電源電圧
からＮ型トランジスタＱ２のしきい値電圧を引いた電位
まで上がった後、ワード線駆動電流供給信号ＲＡ０１の
電位が上昇すると、トランジスタのセルフブートにより
ワード線駆動電流供給信号ＲＡ０１の電位よりも高い電
位まで節点１の電位が上昇し、ワード線ＷＬ０ａがワー
ド線駆動電流供給信号ＲＡ０１と同じ電位まで上昇す
る。このとき、ワード線駆動回路ＷＤ１ａだけでなくワ
ード線駆動回路ＷＤ１ｃでも同様にしてワード線ＷＬ０
ｂ，ＷＬ０ｃの電位が上昇しＭＣ０に代表されるワード
線上のメモリセルが選択される。選択されたメモリセル
のデータはＢＬ００に代表されるビット線上に出力さ
れ、ブロックセレクト信号ＢＬＳ１によりセンスアンプ
ＳＡ１ａ〜ＳＡ１ｃが活性化され、データを増幅する。
とワード線駆動電流供給信号ＲＡ０１が選択されたとす
ると、相補信号ＸＳＷＢによってＮ型トランジスタＱ３
がオフ状態となって、節点１が接地電位から、電源電圧
からＮ型トランジスタＱ２のしきい値電圧を引いた電位
まで上がった後、ワード線駆動電流供給信号ＲＡ０１の
電位が上昇すると、トランジスタのセルフブートにより
ワード線駆動電流供給信号ＲＡ０１の電位よりも高い電
位まで節点１の電位が上昇し、ワード線ＷＬ０ａがワー
ド線駆動電流供給信号ＲＡ０１と同じ電位まで上昇す
る。このとき、ワード線駆動回路ＷＤ１ａだけでなくワ
ード線駆動回路ＷＤ１ｃでも同様にしてワード線ＷＬ０
ｂ，ＷＬ０ｃの電位が上昇しＭＣ０に代表されるワード
線上のメモリセルが選択される。選択されたメモリセル
のデータはＢＬ００に代表されるビット線上に出力さ
れ、ブロックセレクト信号ＢＬＳ１によりセンスアンプ
ＳＡ１ａ〜ＳＡ１ｃが活性化され、データを増幅する。
【００１２】上述したような回路構成にすれば、ワード
線１本あたりの配線距離が短くなり、ワード線の立ち上
がりを高速化することができる。
線１本あたりの配線距離が短くなり、ワード線の立ち上
がりを高速化することができる。
【００１３】しかしながらこの回路構成では、次のよう
な問題があった。
な問題があった。
【００１４】一般に、ワード線立ち上げ時間は、ワード
線の配線抵抗、負荷容量とワード線駆動電流供給回路の
配線抵抗、負荷容量に依存する。すなわち、それぞれの
配線抵抗、負荷容量が増大すれば、ワード線立ち上げ時
間は遅くなる。また、ワード線駆動時の消費電流はワー
ド線、ワード線駆動電流供給信号の負荷容量の和に比例
して大きくなる。しかし、ワード線の配線抵抗、負荷容
量はワード線を形成する材質、ワード線１本あたりに接
続されるメモリセルの数等により決定され、一度に活性
化される本数もリフレッシュサイクルの制約等により決
定されるのでワード線自体の配線抵抗、負荷容量を削減
することは困難である。一方、ワード線駆動電流供給信
号の方は、その負荷容量は、配線容量とワード線駆動電
流供給信号が入力されるワード線駆動回路の拡散層接合
容量の和になる。配線容量は配線の幅、厚み、長さに依
存するが、幅、厚みは小さくすると抵抗値が上がるの
で、あまり小さくはできない。また、配線長はチップの
レイアウト上の制約があるので、短くできない。従っ
て、ワード線駆動電流供給信号の負荷容量を減らすため
にはワード線駆動回路の拡散層容量を減らす、すなわち
ワード線駆動電流供給信号１本あたりに接続されるワー
ド線駆動回路の数を減らせばよい。
線の配線抵抗、負荷容量とワード線駆動電流供給回路の
配線抵抗、負荷容量に依存する。すなわち、それぞれの
配線抵抗、負荷容量が増大すれば、ワード線立ち上げ時
間は遅くなる。また、ワード線駆動時の消費電流はワー
ド線、ワード線駆動電流供給信号の負荷容量の和に比例
して大きくなる。しかし、ワード線の配線抵抗、負荷容
量はワード線を形成する材質、ワード線１本あたりに接
続されるメモリセルの数等により決定され、一度に活性
化される本数もリフレッシュサイクルの制約等により決
定されるのでワード線自体の配線抵抗、負荷容量を削減
することは困難である。一方、ワード線駆動電流供給信
号の方は、その負荷容量は、配線容量とワード線駆動電
流供給信号が入力されるワード線駆動回路の拡散層接合
容量の和になる。配線容量は配線の幅、厚み、長さに依
存するが、幅、厚みは小さくすると抵抗値が上がるの
で、あまり小さくはできない。また、配線長はチップの
レイアウト上の制約があるので、短くできない。従っ
て、ワード線駆動電流供給信号の負荷容量を減らすため
にはワード線駆動回路の拡散層容量を減らす、すなわち
ワード線駆動電流供給信号１本あたりに接続されるワー
ド線駆動回路の数を減らせばよい。
【００１５】しかしながら、上述した従来の分割デコー
ド方式によるワード線駆動方式においては、上位ロウア
ドレスで選択されるブロックの、それぞれに配置された
ワード線駆動回路列のそれぞれに入力されるワード線駆
動電流供給信号は各ブロック間で共通であるため、記憶
容量の増大に伴いブロック数が増えた場合、あるいは各
ブロック毎のワード線本数が増えた場合、ワード線駆動
電流供給信号の負荷容量も増大するため、ワード線駆動
時の速度低下、消費電流の増大を招くおそれがあった。
ド方式によるワード線駆動方式においては、上位ロウア
ドレスで選択されるブロックの、それぞれに配置された
ワード線駆動回路列のそれぞれに入力されるワード線駆
動電流供給信号は各ブロック間で共通であるため、記憶
容量の増大に伴いブロック数が増えた場合、あるいは各
ブロック毎のワード線本数が増えた場合、ワード線駆動
電流供給信号の負荷容量も増大するため、ワード線駆動
時の速度低下、消費電流の増大を招くおそれがあった。
【００１６】
【発明が解決しようとする課題】上述した従来の分割デ
コード方式によるワード線駆動回路を具備する半導体メ
モリ装置においては、半導体メモリ装置の記憶容量が大
きくなると、ワード線駆動時の負荷容量が大きいため、
ワード線立ち上がり時間は遅く、ワード線駆動時の消費
電流も大きいという問題がある。
コード方式によるワード線駆動回路を具備する半導体メ
モリ装置においては、半導体メモリ装置の記憶容量が大
きくなると、ワード線駆動時の負荷容量が大きいため、
ワード線立ち上がり時間は遅く、ワード線駆動時の消費
電流も大きいという問題がある。
【００１７】本発明の目的は、記憶容量が大きくなって
もワード線立ち上げが高速で、消費電流の少ない半導体
メモリ装置を提供することにある。
もワード線立ち上げが高速で、消費電流の少ない半導体
メモリ装置を提供することにある。
【００１８】
【課題を解決するための手段】本発明の半導体メモリ装
置は、行および列状に配置された複数のメモリセルから
なるメモリセルアレイであって、上位ロウアドレスで選
択される複数のブロックに分割され、さらにワード線方
向に複数のサブブロックに分割されたメモリセルアレイ
と、前記複数のメモリセルアレイの１行を選択する複数
のワード線と、前記メモリセルアレイの１列が接続され
る複数のビット線と、各サブロックに対応して設けら
れ、ビット線のデータを増幅するためのセンスアンプ
と、全てのサブロックそれぞれに設けられたワード線駆
動回路と、各ブロックのワード線駆動回路を選択する行
デコーダと、前記複数のブロックのいずれかを選択する
上位ロウアドレスの全て、あるいは一部が入力されて、
選択的に活性化され、前記ワード線駆動回路にワード線
駆動用電流を供給する複数のワード線駆動電流供給回路
とを有し、同じ列方向のワード線駆動回路には少なくと
も２本の信号線によってワード線駆動電流が供給され、
前記ワード線駆動電流供給回路にロウアドレスの１ビッ
トが選択信号として入力され、該１ビットが１のときに
活性化されるワード線駆動電流供給信号に接続されるブ
ロックと、該１ビットが０のときに活性化されるワード
線駆動電流供給信号に接続されるブロックが交互に配置
されている。
置は、行および列状に配置された複数のメモリセルから
なるメモリセルアレイであって、上位ロウアドレスで選
択される複数のブロックに分割され、さらにワード線方
向に複数のサブブロックに分割されたメモリセルアレイ
と、前記複数のメモリセルアレイの１行を選択する複数
のワード線と、前記メモリセルアレイの１列が接続され
る複数のビット線と、各サブロックに対応して設けら
れ、ビット線のデータを増幅するためのセンスアンプ
と、全てのサブロックそれぞれに設けられたワード線駆
動回路と、各ブロックのワード線駆動回路を選択する行
デコーダと、前記複数のブロックのいずれかを選択する
上位ロウアドレスの全て、あるいは一部が入力されて、
選択的に活性化され、前記ワード線駆動回路にワード線
駆動用電流を供給する複数のワード線駆動電流供給回路
とを有し、同じ列方向のワード線駆動回路には少なくと
も２本の信号線によってワード線駆動電流が供給され、
前記ワード線駆動電流供給回路にロウアドレスの１ビッ
トが選択信号として入力され、該１ビットが１のときに
活性化されるワード線駆動電流供給信号に接続されるブ
ロックと、該１ビットが０のときに活性化されるワード
線駆動電流供給信号に接続されるブロックが交互に配置
されている。
【００１９】
【作用】同じ列方向のワード線駆動回路には少なくとも
２本の信号線によってワード線駆動電流が供給されるの
で、ワード線駆動電流供給信号１本あたりのワード線駆
動回路の数が減る。すなわち、ワード線駆動電流供給回
路の負荷容量が減るので、ワード線立ち上がり速度が高
速化され、ワード線駆動時の消費電流も削減できる。
２本の信号線によってワード線駆動電流が供給されるの
で、ワード線駆動電流供給信号１本あたりのワード線駆
動回路の数が減る。すなわち、ワード線駆動電流供給回
路の負荷容量が減るので、ワード線立ち上がり速度が高
速化され、ワード線駆動時の消費電流も削減できる。
【００２０】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００２１】図１は本発明の第１実施例の要部構成を示
す回路図である。
す回路図である。
【００２２】本実施例においては、上位ロウアドレス２
ビットで選択されるサブブロックＳＢ１ａ〜ＳＢ１ｃ，
ＳＢ２ａ〜ＳＢ２ｃ，ＳＢ３ａ〜ＳＢ３ｃ，ＳＢ４ａ〜
ＳＢ４ｃに対して、それぞれ異なるワード線駆動電流供
給回路ＲＡＧ１〜ＲＡＧ４が設けられており、ワード線
駆動電流供給回路ＲＡＧ１〜ＲＡＧ４にはセンスアンプ
ＳＡ１ａ〜ＳＡ１ｃ，ＳＡ２ａ〜ＳＡ２ｃ，ＳＡ３ａ〜
ＳＡ３ｃ，ＳＡ４ａ〜ＳＡ４ｃに入力されるブロックセ
レクト信号と同じＢＬＳ１〜ＢＬＳ４が入力される。す
なわち、サブブロックＳＢ１ａ〜ＳＢ１ｃにはワード線
駆動電流供給回路ＲＡＧ１、サブブロックＳＢ２ａ〜Ｓ
Ｂ２ｃにはワード線駆動電流供給回路ＲＡＧ２、サブブ
ロックＳＢ３ａ〜ＳＢ３ｃにはワード線駆動電流供給回
路ＲＡＧ３、サブブロックＳＢ４ａ〜ＳＢ４ｃにはワー
ド線駆動電流供給回路ＲＡＧ４がそれぞれ対応し、活性
化されるブロックに応じて、ワード線駆動電流供給回路
ＲＡＧ１〜ＲＡＧ４のいずれかが選択され活性化され
る。
ビットで選択されるサブブロックＳＢ１ａ〜ＳＢ１ｃ，
ＳＢ２ａ〜ＳＢ２ｃ，ＳＢ３ａ〜ＳＢ３ｃ，ＳＢ４ａ〜
ＳＢ４ｃに対して、それぞれ異なるワード線駆動電流供
給回路ＲＡＧ１〜ＲＡＧ４が設けられており、ワード線
駆動電流供給回路ＲＡＧ１〜ＲＡＧ４にはセンスアンプ
ＳＡ１ａ〜ＳＡ１ｃ，ＳＡ２ａ〜ＳＡ２ｃ，ＳＡ３ａ〜
ＳＡ３ｃ，ＳＡ４ａ〜ＳＡ４ｃに入力されるブロックセ
レクト信号と同じＢＬＳ１〜ＢＬＳ４が入力される。す
なわち、サブブロックＳＢ１ａ〜ＳＢ１ｃにはワード線
駆動電流供給回路ＲＡＧ１、サブブロックＳＢ２ａ〜Ｓ
Ｂ２ｃにはワード線駆動電流供給回路ＲＡＧ２、サブブ
ロックＳＢ３ａ〜ＳＢ３ｃにはワード線駆動電流供給回
路ＲＡＧ３、サブブロックＳＢ４ａ〜ＳＢ４ｃにはワー
ド線駆動電流供給回路ＲＡＧ４がそれぞれ対応し、活性
化されるブロックに応じて、ワード線駆動電流供給回路
ＲＡＧ１〜ＲＡＧ４のいずれかが選択され活性化され
る。
【００２３】ワード線駆動電流供給回路ＲＡＧ１はワー
ド線駆動回路ＷＤ１ａ，ＷＤ１ｃに対してワード線駆動
電流供給信号ＲＡ０１を、ワード線駆動回路ＷＤ１ｂ，
ＷＤ１ｄに対してワード線駆動電流供給信号ＲＡ１１を
供給する。ワード線駆動電流供給回路ＲＡＧ２はワード
線駆動回路ＷＤ２ａ，ＷＤ２ｃに対してワード線駆動電
流供給信号ＲＡ０２を、ワード線駆動回路ＷＤ２ｂ，Ｗ
Ｄ２ｄに対してワード線駆動電流供給信号ＲＡ１２を供
給する。ワード線駆動電流供給回路ＲＡＧ３はワード線
駆動回路ＷＤ３ａ，ＷＤ３ｃに対してワード線駆動電流
供給信号ＲＡ０３を、ワード線駆動回路ＷＤ３ｂ，ＷＤ
３ｄに対してワード線駆動電流供給信号ＲＡ１３を供給
する。ワード線駆動電流供給回路ＲＡＧ４はワード線駆
動回路ＷＤ４ａ，ＷＤ４ｃに対してワード線駆動電流供
給信号ＲＡ０４を供給し、ワード線駆動回路ＷＤ４ｂ，
ＷＤ４ｄに対してワード線駆動電流供給信号ＲＡ１４を
供給する。
ド線駆動回路ＷＤ１ａ，ＷＤ１ｃに対してワード線駆動
電流供給信号ＲＡ０１を、ワード線駆動回路ＷＤ１ｂ，
ＷＤ１ｄに対してワード線駆動電流供給信号ＲＡ１１を
供給する。ワード線駆動電流供給回路ＲＡＧ２はワード
線駆動回路ＷＤ２ａ，ＷＤ２ｃに対してワード線駆動電
流供給信号ＲＡ０２を、ワード線駆動回路ＷＤ２ｂ，Ｗ
Ｄ２ｄに対してワード線駆動電流供給信号ＲＡ１２を供
給する。ワード線駆動電流供給回路ＲＡＧ３はワード線
駆動回路ＷＤ３ａ，ＷＤ３ｃに対してワード線駆動電流
供給信号ＲＡ０３を、ワード線駆動回路ＷＤ３ｂ，ＷＤ
３ｄに対してワード線駆動電流供給信号ＲＡ１３を供給
する。ワード線駆動電流供給回路ＲＡＧ４はワード線駆
動回路ＷＤ４ａ，ＷＤ４ｃに対してワード線駆動電流供
給信号ＲＡ０４を供給し、ワード線駆動回路ＷＤ４ｂ，
ＷＤ４ｄに対してワード線駆動電流供給信号ＲＡ１４を
供給する。
【００２４】本実施例によれば、従来例に比べてワード
線駆動電流供給信号に接続されるワード線駆動回路の数
が１／４であり、その結果ワード線駆動電流供給信号の
負荷容量が低減され、ワード線立ちあげ時間の短縮、ワ
ード線立ちあげ時の消費電流の削減が図れる。例えば、
ワード線立ちあげ時の負荷容量の３０％をワード線駆動
電流供給回路の負荷容量で占めているとすると、本実施
例によればその３／４が削減されるので、全体の負荷容
量のおよそ２３％が削減できる。消費電流は充放電され
る負荷容量に比例するので、ワード線立ち上げ時の消費
電流はそのまま２３％削減できる。また、ワード線立ち
上げ時間についても、全体の時定数が２３％小さくなる
ので、配線レイアウト等による負荷の分散され方にもよ
るが、ほぼ同程度高速化される。
線駆動電流供給信号に接続されるワード線駆動回路の数
が１／４であり、その結果ワード線駆動電流供給信号の
負荷容量が低減され、ワード線立ちあげ時間の短縮、ワ
ード線立ちあげ時の消費電流の削減が図れる。例えば、
ワード線立ちあげ時の負荷容量の３０％をワード線駆動
電流供給回路の負荷容量で占めているとすると、本実施
例によればその３／４が削減されるので、全体の負荷容
量のおよそ２３％が削減できる。消費電流は充放電され
る負荷容量に比例するので、ワード線立ち上げ時の消費
電流はそのまま２３％削減できる。また、ワード線立ち
上げ時間についても、全体の時定数が２３％小さくなる
ので、配線レイアウト等による負荷の分散され方にもよ
るが、ほぼ同程度高速化される。
【００２５】本実施例においては、上位ロウアドレスに
て選択されるブロックの数を図面の簡略化のため４つと
しているが、５つ以上のブロックがある場合でも当然な
がら本発明は有効である。また、本実施例においては、
ブロック選択の上位ロウアドレスのビットサイズとワー
ド線駆動電流供給回路に入力されるロウアドレスのビッ
トサイズが同じであるものとしているが、両者は必ずし
も一致する必要はなく、ワード線立ち上げ時間の高速化
と、ワード線駆動電流供給回路の個数が増えることによ
るチップ面積の増大とのトレードオフにより、適宜決定
すれば良い。
て選択されるブロックの数を図面の簡略化のため４つと
しているが、５つ以上のブロックがある場合でも当然な
がら本発明は有効である。また、本実施例においては、
ブロック選択の上位ロウアドレスのビットサイズとワー
ド線駆動電流供給回路に入力されるロウアドレスのビッ
トサイズが同じであるものとしているが、両者は必ずし
も一致する必要はなく、ワード線立ち上げ時間の高速化
と、ワード線駆動電流供給回路の個数が増えることによ
るチップ面積の増大とのトレードオフにより、適宜決定
すれば良い。
【００２６】図２は、ブロック選択（センスアンプの活
性化）の上位ロウアドレスのビットサイズとワード線駆
動電流供給回路に入力される上位ロウアドレスのビット
サイズを異なるようにした本発明の第２実施例の要部構
成を示す回路図である。
性化）の上位ロウアドレスのビットサイズとワード線駆
動電流供給回路に入力される上位ロウアドレスのビット
サイズを異なるようにした本発明の第２実施例の要部構
成を示す回路図である。
【００２７】本実施例は、ワード線駆動回路ＷＤ１ａ，
ＷＤ２ａ，ＷＤ１ｃ，ＷＤ２ｃにワード線駆動電流供給
信号ＲＡ０１を、ワード線駆動回路ＷＤ１ｂ，ＷＤ２
ｂ，ＷＤ１ｄ，ＷＤ２ｄにワード線駆動電流供給信号Ｒ
Ａ１１を供給するワード線駆動電流供給回路ＲＡＧ１１
と、ワード線駆動回路ＷＤ３ａ，ＷＤ４ａ，ＷＤ３ｃ，
ＷＤ４ｃに対してワード線駆動電流供給信号ＲＡ０２
を、ワード線駆動回路ＷＤ３ｂ，ＷＤ４ｂ，ＷＤ３ｄ，
ＷＤ４ｄに対してワード線駆動電流供給信号ＲＡ１２を
供給するワード線駆動電流供給回路ＲＡＧ１２を備えて
いる。
ＷＤ２ａ，ＷＤ１ｃ，ＷＤ２ｃにワード線駆動電流供給
信号ＲＡ０１を、ワード線駆動回路ＷＤ１ｂ，ＷＤ２
ｂ，ＷＤ１ｄ，ＷＤ２ｄにワード線駆動電流供給信号Ｒ
Ａ１１を供給するワード線駆動電流供給回路ＲＡＧ１１
と、ワード線駆動回路ＷＤ３ａ，ＷＤ４ａ，ＷＤ３ｃ，
ＷＤ４ｃに対してワード線駆動電流供給信号ＲＡ０２
を、ワード線駆動回路ＷＤ３ｂ，ＷＤ４ｂ，ＷＤ３ｄ，
ＷＤ４ｄに対してワード線駆動電流供給信号ＲＡ１２を
供給するワード線駆動電流供給回路ＲＡＧ１２を備えて
いる。
【００２８】本実施例においては、ワード線駆動電流供
給回路の個数は第１の実施例の半分であり、ワード線駆
動電流供給回路に入力され、ワード線駆動電流供給回路
の選択を行うブロックセレクト信号発生回路ＢＳＧ２の
出力ＢＬＳ１２，ＢＬＳ２２は上位ロウアドレス信号Ｓ
１のみによって発生される。
給回路の個数は第１の実施例の半分であり、ワード線駆
動電流供給回路に入力され、ワード線駆動電流供給回路
の選択を行うブロックセレクト信号発生回路ＢＳＧ２の
出力ＢＬＳ１２，ＢＬＳ２２は上位ロウアドレス信号Ｓ
１のみによって発生される。
【００２９】このような構成にすれば、ワード線駆動電
流供給回路の占める面積と、ワード線駆動電流供給信号
の占める面積を小さくすることができるので、チップ面
積の増加を抑えたい場合には、有効な手段である。
流供給回路の占める面積と、ワード線駆動電流供給信号
の占める面積を小さくすることができるので、チップ面
積の増加を抑えたい場合には、有効な手段である。
【００３０】また、ワード線駆動電流供給信号と各ブロ
ック毎のワード線駆動回路列との接続は次のようにすれ
ば効果的である。すなわち、ｎ個のブロックがあって上
述したようにワード線駆動電流供給回路にロウアドレス
の１ビットが選択信号として入力される場合を考える
と、例えば入力された、１ビットのアドレスが０の時活
性化されるワード線駆動電流供給信号に接続されるブロ
ックは１，３，５，・・・，ｎ−１、アドレスが１のと
きに活性化されるワード線駆動電流供給信号に接続され
るブロックは２，４，６，・・・，ｎとなるようにす
る。すなわちアドレスが０の時に活性化されるブロック
とアドレスが１の時に活性化されるブロックを交互に配
置すればよい。この場合、各ワード線駆動電流供給信号
の負荷容量はその配線長に対してほぼ均等に分割、配置
されるので、ワード線立ち上がり時間はどのワード線駆
動電流供給信号を選択してもほぼ等しくなり、設計時に
おける、ワード線立ち上がり後のセンスアンプ活性化の
タイミングの設定等が容易である。
ック毎のワード線駆動回路列との接続は次のようにすれ
ば効果的である。すなわち、ｎ個のブロックがあって上
述したようにワード線駆動電流供給回路にロウアドレス
の１ビットが選択信号として入力される場合を考える
と、例えば入力された、１ビットのアドレスが０の時活
性化されるワード線駆動電流供給信号に接続されるブロ
ックは１，３，５，・・・，ｎ−１、アドレスが１のと
きに活性化されるワード線駆動電流供給信号に接続され
るブロックは２，４，６，・・・，ｎとなるようにす
る。すなわちアドレスが０の時に活性化されるブロック
とアドレスが１の時に活性化されるブロックを交互に配
置すればよい。この場合、各ワード線駆動電流供給信号
の負荷容量はその配線長に対してほぼ均等に分割、配置
されるので、ワード線立ち上がり時間はどのワード線駆
動電流供給信号を選択してもほぼ等しくなり、設計時に
おける、ワード線立ち上がり後のセンスアンプ活性化の
タイミングの設定等が容易である。
【００３１】その他、本発明はその趣旨を逸脱しない範
囲で種々変形して実施することができる。
囲で種々変形して実施することができる。
【００３２】
【発明の効果】以上説明したように本発明は、同じ列方
向のワード線駆動回路には少なくとも２本の信号線によ
ってワード線駆動電流を供給することにより、ワード線
駆動電流供給信号に接続されるワード線駆動回路の数が
減り、その結果、ワード線駆動電流供給信号の負荷容量
が減るので、半導体メモリ装置の記憶容量が大きくなる
につれワード線立ち上げ時の負荷容量が大きくなって
も、ワード線立ち上げ速度を高速化することができ、消
費電流の削減もはかれる効果がある。
向のワード線駆動回路には少なくとも２本の信号線によ
ってワード線駆動電流を供給することにより、ワード線
駆動電流供給信号に接続されるワード線駆動回路の数が
減り、その結果、ワード線駆動電流供給信号の負荷容量
が減るので、半導体メモリ装置の記憶容量が大きくなる
につれワード線立ち上げ時の負荷容量が大きくなって
も、ワード線立ち上げ速度を高速化することができ、消
費電流の削減もはかれる効果がある。
【図１】本発明の第１実施例の要部構成を示す回路図で
ある。
ある。
【図２】本発明の第２実施例の要部構成を示す回路図で
ある。
ある。
【図３】従来例の要部構成を示す回路図である。
【図４】図３中のＷＤ１ａに代表されるワード線駆動回
路の回路図である。
路の回路図である。
ＳＢ１ａ〜ＳＢ１ｃ，ＳＢ２ａ〜ＳＢ２ｃ，ＳＢ３ａ〜
ＳＢ３ｃ，ＳＢ４ａ〜ＳＢ４ｃ サブブロック ＢＳＧ１，ＢＳＧ２ ブロックセレクト信号発生回路 ＢＬＳ１〜ＢＬＳ４，ＢＫＳ１２，ＢＬＳ２２ ブロ
ックセレクト信号 ＲＤ１，ＲＤ２，ＲＤ３，ＲＤ４ 行デコーダ ＲＡＧ１，ＲＡＧ２，ＲＡＧ３，ＲＡＧ４，ＲＡＧ１
１，ＲＡＧ１２ ワード線駆動電流供給回路 ＷＤ１ａ〜ＷＤ１ｄ，ＷＤ２ａ〜ＷＤ２ｄ，ＷＤ３ａ〜
ＷＤ３ｄ，ＷＤ４ａ〜ＷＤ４ｄ ワード線駆動回路 ＳＡ１ａ〜ＳＡ１ｃ，ＳＡ２ａ〜ＳＡ２ｃ，ＳＡ３ａ〜
ＳＡ３ｃ，ＳＡ４ａ〜ＳＡ４ｃ センスアンプ ＸＳＷ，ＸＳＷＢ ワード線選択信号 ＢＬ００，ＢＬ１０ ビット線 ＲＡ０１，ＲＡ０２，ＲＡ０３，ＲＡ０４，ＲＡ１１，
ＲＡ１２，ＲＡ１３，ＲＡ１４ ワード線駆動電流供
給信号 ＭＣ０，ＭＣ１ メモリセル ＷＬ０ａ〜ＷＬ３ｃ，ＷＬ１ａ〜ＷＬ１ｃ ワード線 Ｑ１，Ｑ２，Ｑ３ Ｎ型トランジスタ Ｓ１，Ｓ２ 上位ロウアドレス信号
ＳＢ３ｃ，ＳＢ４ａ〜ＳＢ４ｃ サブブロック ＢＳＧ１，ＢＳＧ２ ブロックセレクト信号発生回路 ＢＬＳ１〜ＢＬＳ４，ＢＫＳ１２，ＢＬＳ２２ ブロ
ックセレクト信号 ＲＤ１，ＲＤ２，ＲＤ３，ＲＤ４ 行デコーダ ＲＡＧ１，ＲＡＧ２，ＲＡＧ３，ＲＡＧ４，ＲＡＧ１
１，ＲＡＧ１２ ワード線駆動電流供給回路 ＷＤ１ａ〜ＷＤ１ｄ，ＷＤ２ａ〜ＷＤ２ｄ，ＷＤ３ａ〜
ＷＤ３ｄ，ＷＤ４ａ〜ＷＤ４ｄ ワード線駆動回路 ＳＡ１ａ〜ＳＡ１ｃ，ＳＡ２ａ〜ＳＡ２ｃ，ＳＡ３ａ〜
ＳＡ３ｃ，ＳＡ４ａ〜ＳＡ４ｃ センスアンプ ＸＳＷ，ＸＳＷＢ ワード線選択信号 ＢＬ００，ＢＬ１０ ビット線 ＲＡ０１，ＲＡ０２，ＲＡ０３，ＲＡ０４，ＲＡ１１，
ＲＡ１２，ＲＡ１３，ＲＡ１４ ワード線駆動電流供
給信号 ＭＣ０，ＭＣ１ メモリセル ＷＬ０ａ〜ＷＬ３ｃ，ＷＬ１ａ〜ＷＬ１ｃ ワード線 Ｑ１，Ｑ２，Ｑ３ Ｎ型トランジスタ Ｓ１，Ｓ２ 上位ロウアドレス信号
Claims (1)
- 【請求項１】 行および列状に配置された複数のメモリ
セルからなるメモリセルアレイであって、上位ロウアド
レスで選択される複数のブロックに分割され、さらにワ
ード線方向に複数のサブブロックに分割されたメモリセ
ルアレイと、 前記複数のメモリセルアレイの１行を選択する複数のワ
ード線と、 前記メモリセルアレイの１列が接続される複数のビット
線と、 各サブロックに対応して設けられ、ビット線のデータを
増幅するためのセンスアンプと、 全てのサブロックそれぞれに設けられたワード線駆動回
路と、 各ブロックのワード線駆動回路を選択する行デコーダ
と、 前記複数のブロックのいずれかを選択する上位ロウアド
レスの全て、あるいは一部が入力されて、選択的に活性
化され、前記ワード線駆動回路にワード線駆動用電流を
供給する複数のワード線駆動電流供給回路とを有し、 同じ列方向のワード線駆動回路には少なくとも２本の信
号線によってワード線駆動電流が供給され、 前記ワード線駆動電流供給回路にロウアドレスの１ビッ
トが選択信号として入力され、該１ビットが１のときに
活性化されるワード線駆動電流供給信号に接続されるブ
ロックと、該１ビットが０のときに活性化されるワード
線駆動電流供給信号に接続されるブロックが交互に配置
されている半導体メモリ装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5274140A JP2725570B2 (ja) | 1993-11-02 | 1993-11-02 | 半導体メモリ装置 |
| DE69427443T DE69427443T2 (de) | 1993-11-02 | 1994-10-26 | Halbleiterspeicheranordnung |
| EP94116914A EP0651393B1 (en) | 1993-11-02 | 1994-10-26 | Semiconductor memory device |
| US08/330,796 US5517456A (en) | 1993-11-02 | 1994-10-28 | Semiconductor memory device including a word line driving circuit of the divisional decoding type |
| KR1019940028652A KR0163778B1 (ko) | 1993-11-02 | 1994-11-02 | 반도체 메모리 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5274140A JP2725570B2 (ja) | 1993-11-02 | 1993-11-02 | 半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07130168A JPH07130168A (ja) | 1995-05-19 |
| JP2725570B2 true JP2725570B2 (ja) | 1998-03-11 |
Family
ID=17537585
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5274140A Expired - Lifetime JP2725570B2 (ja) | 1993-11-02 | 1993-11-02 | 半導体メモリ装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5517456A (ja) |
| EP (1) | EP0651393B1 (ja) |
| JP (1) | JP2725570B2 (ja) |
| KR (1) | KR0163778B1 (ja) |
| DE (1) | DE69427443T2 (ja) |
Families Citing this family (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0172333B1 (ko) * | 1995-01-16 | 1999-03-30 | 김광호 | 반도체 메모리 장치의 전원 승압 회로 |
| KR0145225B1 (ko) * | 1995-04-27 | 1998-08-17 | 김광호 | 블럭 단위로 스트레스 가능한 회로 |
| KR0164377B1 (ko) * | 1995-07-15 | 1999-02-18 | 김광호 | 반도체 메모리장치의 서브워드라인 드라이버 |
| JPH09120693A (ja) * | 1995-08-22 | 1997-05-06 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH09161476A (ja) | 1995-10-04 | 1997-06-20 | Toshiba Corp | 半導体メモリ及びそのテスト回路、並びにデ−タ転送システム |
| KR100204542B1 (ko) * | 1995-11-09 | 1999-06-15 | 윤종용 | 멀티 서브워드라인 드라이버를 갖는 반도체 메모리장치 |
| US5793383A (en) * | 1996-05-31 | 1998-08-11 | Townsend And Townsend And Crew Llp | Shared bootstrap circuit |
| KR100227268B1 (ko) * | 1996-07-18 | 1999-11-01 | 윤종용 | 멀티 뱅크 메모리장치 |
| JP3291206B2 (ja) * | 1996-09-17 | 2002-06-10 | 富士通株式会社 | 半導体記憶装置 |
| US5748554A (en) | 1996-12-20 | 1998-05-05 | Rambus, Inc. | Memory and method for sensing sub-groups of memory elements |
| JP3862346B2 (ja) * | 1997-03-13 | 2006-12-27 | 富士通株式会社 | 駆動回路及びそれを利用した半導体記憶装置 |
| US5764589A (en) * | 1997-03-28 | 1998-06-09 | International Business Machines Corporation | Array row and column decoder apparatus and method |
| KR100268889B1 (ko) * | 1997-10-28 | 2000-10-16 | 김영환 | 반도체 메모리 장치의 워드라인 구동회로 |
| US7500075B1 (en) | 2001-04-17 | 2009-03-03 | Rambus Inc. | Mechanism for enabling full data bus utilization without increasing data granularity |
| US6825841B2 (en) * | 2001-09-07 | 2004-11-30 | Rambus Inc. | Granularity memory column access |
| KR100512936B1 (ko) * | 2002-11-18 | 2005-09-07 | 삼성전자주식회사 | 반도체 메모리 장치 및 이 장치의 배치방법 |
| JP4035074B2 (ja) * | 2003-03-18 | 2008-01-16 | 松下電器産業株式会社 | 半導体記憶回路のレイアウト方法 |
| US8190808B2 (en) * | 2004-08-17 | 2012-05-29 | Rambus Inc. | Memory device having staggered memory operations |
| US7280428B2 (en) * | 2004-09-30 | 2007-10-09 | Rambus Inc. | Multi-column addressing mode memory system including an integrated circuit memory device |
| US8595459B2 (en) | 2004-11-29 | 2013-11-26 | Rambus Inc. | Micro-threaded memory |
| US20070260841A1 (en) | 2006-05-02 | 2007-11-08 | Hampel Craig E | Memory module with reduced access granularity |
| JP6091083B2 (ja) | 2011-05-20 | 2017-03-08 | 株式会社半導体エネルギー研究所 | 記憶装置 |
| US9268719B2 (en) | 2011-08-05 | 2016-02-23 | Rambus Inc. | Memory signal buffers and modules supporting variable access granularity |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3033288A1 (de) * | 1980-09-04 | 1982-04-08 | Licentia Patent-Verwaltungs-Gmbh, 6000 Frankfurt | Verfahren zur breitbandigen linearisierung von mikrowellenverstaerkern |
| JP3024687B2 (ja) * | 1990-06-05 | 2000-03-21 | 三菱電機株式会社 | 半導体記憶装置 |
| US5124951A (en) * | 1990-09-26 | 1992-06-23 | Sgs-Thomson Microelectronics, Inc. | Semiconductor memory with sequenced latched row line repeaters |
| JPH04243089A (ja) * | 1991-01-17 | 1992-08-31 | Nec Corp | 半導体記憶装置 |
| JPH04318392A (ja) * | 1991-04-17 | 1992-11-09 | Hitachi Ltd | 半導体集積回路装置 |
| KR950004853B1 (ko) * | 1991-08-14 | 1995-05-15 | 삼성전자 주식회사 | 저전력용 블럭 선택 기능을 가지는 반도체 메모리 장치 |
| KR0113252Y1 (ko) * | 1991-12-24 | 1998-04-14 | 문정환 | 워드라인 전압 공급회로 |
| JP2867774B2 (ja) * | 1992-01-06 | 1999-03-10 | 日本電気株式会社 | 半導体メモリ装置 |
-
1993
- 1993-11-02 JP JP5274140A patent/JP2725570B2/ja not_active Expired - Lifetime
-
1994
- 1994-10-26 EP EP94116914A patent/EP0651393B1/en not_active Expired - Lifetime
- 1994-10-26 DE DE69427443T patent/DE69427443T2/de not_active Expired - Fee Related
- 1994-10-28 US US08/330,796 patent/US5517456A/en not_active Expired - Lifetime
- 1994-11-02 KR KR1019940028652A patent/KR0163778B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
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| JPH07130168A (ja) | 1995-05-19 |
| EP0651393B1 (en) | 2001-06-13 |
| EP0651393A2 (en) | 1995-05-03 |
| DE69427443D1 (de) | 2001-07-19 |
| DE69427443T2 (de) | 2002-04-18 |
| US5517456A (en) | 1996-05-14 |
| EP0651393A3 (en) | 1995-09-20 |
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