JP4035074B2 - 半導体記憶回路のレイアウト方法 - Google Patents
半導体記憶回路のレイアウト方法 Download PDFInfo
- Publication number
- JP4035074B2 JP4035074B2 JP2003073225A JP2003073225A JP4035074B2 JP 4035074 B2 JP4035074 B2 JP 4035074B2 JP 2003073225 A JP2003073225 A JP 2003073225A JP 2003073225 A JP2003073225 A JP 2003073225A JP 4035074 B2 JP4035074 B2 JP 4035074B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- line direction
- semiconductor memory
- memory cell
- word line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
- G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/408—Address circuits
- G11C11/4085—Word line control circuits, e.g. word line drivers, - boosters, - pull-up, - pull-down, - precharge
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Semiconductor Memories (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶回路のレイアウト方法に関し、特に、システムＬＳＩやＡＳＩＣなどへの搭載に好適な半導体記憶回路のレイアウト方法の技術に属する。
【０００２】
【従来の技術】
ロジックとメモリとを同一チップ上に混載したシステム・オン・チップあるいはシステムＬＳＩや、特定用途向けに製造されるＡＳＩＣ（Application Specific Integrated Circuit）などのいわゆるメモリ混載ＬＳＩは、近年、その回路規模の増大や内蔵する機能の複雑化および処理の高速化が目覚ましく進んでいる。そして、処理の高速化などに伴い、メモリ混載ＬＳＩに搭載される記憶回路の記憶容量および入出力端子数もまた増大し続けている。
【０００３】
メモリ混載ＬＳＩにおいて要求される記憶容量およびＩ／Ｏ幅は、ユーザの仕様に応じて増減する。したがって、従来の記憶回路の構成方法は、チップに搭載可能な最大の記憶容量およびＩ／Ｏ幅に合わせてドライバ回路を設け、そのドライバ回路の駆動能力を最大値に設定するというものである。これにより、混載ＬＳＩが提供可能な機能の範囲内であれば、どのようなユーザ仕様に対しても対応可能となっている。
【０００４】
メモリセルアレイの数の増減に伴う配置配線およびレイアウトを容易にすることを目的として、配線の混雑を緩和するよう回路配置を行う技術が開示されている（たとえば、特許文献１参照）。しかしながら、この技術に係るメモリでは、メモリセルアレイの動作を制御する制御信号線はメモリセルアレイの端部において集中的に駆動されるようになっている。このような構成では、制御信号線を駆動するドライバ回路の能力は、設定する記憶容量にあわせて個別に用意するか、または、設定され得る最大の記憶容量に合わせた大きな駆動能力としなければならない。
【０００５】
【特許文献１】
特開２００２―２５２５１号公報
【０００６】
【発明が解決しようとする課題】
従来のメモリ混載ＬＳＩにおける記憶回路の構成は、最大の記憶容量およびＩ／Ｏ幅でその記憶回路が実現される場合には最適となる。しかし、実際に構成される記憶回路の記憶容量およびＩ／Ｏ幅が比較的少ない場合には、最大の記憶容量およびＩ／Ｏ幅に合わせて設計されたドライバ回路は、その記憶回路の負荷に対して過剰な駆動能力を有することになり、また、チップにおいて限られた回路領域を無駄に占有することとなる。また、内部電源回路を設ける必要のあるＤＲＡＭ（Dynamic Random Access Memory）などの記憶回路では、電源のドライバ回路の過剰な駆動能力によって、電力を無駄に消費してしまうこととなる。
【０００７】
一方、設定する記憶容量およびＩ／Ｏ幅に合わせてドライバ回路の駆動能力を個別に決定する場合には、設計が複雑化し、記憶容量の異なる品種の開発にかかる期間およびコストの増加という別の問題が生じることとなる。
【０００８】
上記問題に鑑み、本発明は、ドライバ回路の駆動能力を記憶容量等にあわせて最適化することで高速動作、あるいは、低消費電力動作を可能とし、かつ、チップ面積を小さく抑えながら、記憶容量が所望の値に設定された半導体記憶回路を短期間に低コストで提供することを課題とする。
【０００９】
【課題を解決するための手段】
上記課題を解決するために、本発明が講じた手段は、複数のメモリセルからなるメモリセルサブアレイを、ビット線方向およびワード線方向に、行列状に配置してなるメモリセルアレイを備えた半導体記憶回路のレイアウト方法として、上記メモリセルサブアレイと、上記メモリセルサブアレイのビット線方向の列に対応して設けられ、当該列に属する一または複数の上記メモリセルサブアレイのメモリセルに対してデータアクセスを行うデータアクセス回路および当該データアクセス回路を駆動する第１のドライバ回路を有するデータアクセス回路部とを、それぞれレイアウトするステップと、上記メモリセルサブアレイと、上記データアクセス回路部とを、上記データアクセス回路部が、少なくとも一つの上記メモリセルサブアレイがワード線方向に配置されるピッチと同じピッチでワード線方向に配置されるように、ワード線方向に反復配置するステップとを備えたものとする。
【００１０】
本発明によると、データアクセス回路のみでなく、それを駆動するドライバ回路をも含むデータアクセス回路部を、少なくとも一つのメモリセルサブアレイがワード線方向に配置されるピッチと同じピッチでワード線方向に配置するので、記憶容量の拡張のため、メモリセルサブアレイの配置数をワード線方向に増やす場合でも、それに対応してデータアクセス回路部の配置数を増やすだけで、ドライバ回路の能力が、全体として、データアクセス回路の駆動のために最適な値に設定される。したがって、高速動作が可能で、かつ、チップ面積が小さく抑えられた半導体記憶回路を容易に実現することができる。
【００１１】
好ましくは、上記データアクセス回路部がワード線方向に配置されるピッチが、上記メモリセルサブアレイのワード線方向の配置を増やして半導体記憶回路の記憶容量を拡張する際の回路拡張単位のワード線方向の長さに相当するものであるとする。
【００１２】
これによると、半導体記憶回路の記憶容量の拡張に応じて最適なドライバ回路の能力を、無駄な領域を生じることなく設定することができる。
【００１３】
また、好ましくは、上記のレイアウト方法は、上記メモリセルサブアレイのビット線方向の列に対応して設けられ、半導体記憶回路内で用いられる電源電圧を供給する電源回路部をレイアウトするステップと、この電源回路部を、少なくとも一つの上記メモリセルサブアレイがワード線方向に配置されるピッチと同じピッチでワード線方向に配置されるように、ワード線方向に反復配置するステップとを備えたものとする。
【００１４】
これによると、内部電源を必要とする、たとえば、ＤＲＡＭなどの半導体記憶回路について、その内部電源電圧を供給する電源回路部を、メモリセルサブアレイのワード線方向の配置に合わせて、記憶容量に応じた数だけ配置することができる。これによって、電源回路の電流供給能力に過不足のない半導体記憶回路を実現 そして、より好ましくは、上記電源回路部がワード線方向に配置されるピッチが、上記メモリセルサブアレイのワード線方向の配置を増やして半導体記憶回路の記憶容量を拡張する際の回路拡張単位のワード線方向の長さに相当するものであるとする。
【００１５】
これによると、半導体記憶回路の記憶容量の拡張に応じて最適な電源回路の能力を、無駄な領域を生じることなく設定することができる。
【００１６】
また、好ましくは、上記レイアウト方法は、第２のドライバ回路を有し、この第２のドライバ回路を介して上記メモリセルアレイのワード線を選択するロウデコーダ回路の動作を制御する制御回路部をレイアウトするステップと、この制御回路部を、上記データアクセス回路部とともにワード線方向に配置されるように配置するステップとを備えたものとする。ここで、上記データアクセス回路部は、上記メモリセルアレイのデータ線を駆動するデータ線ドライバ回路を有するものとする。そして、上記データ線ドライバ回路と上記第２のドライバ回路とは、直線状に配置されるものとする。
【００１７】
これによると、制御回路部のドライバ回路とデータ線ドライバ回路とを直線状に配置するので、記憶容量の拡縮に応じてそれらのドライバ回路の大きさを拡縮する場合、直線状配置領域の幅を拡縮するだけで良く、無駄な空白部分の発生が抑えられ、容易に小チップ面積の半導体記憶回路を実現することができる。
【００１８】
そして、より好ましくは、上記データ線ドライバ回路および上記第２のドライバ回路のビット線方向の長さは、上記メモリセルサブアレイのビット線方向の配置を増減して、半導体記憶回路の記憶容量を拡縮する際に、対応して拡縮されるものとする。
【００１９】
一方、上記課題を解決するために、本発明が講じた手段は、複数のメモリセルからなるメモリセルサブアレイを、ビット線方向およびワード線方向に、行列状に配置してなるメモリセルアレイを備えた半導体記憶回路のレイアウト方法として、上記メモリセルサブアレイと、上記メモリセルサブアレイのワード線方向の列に対応して設けられ、当該列に属する一または複数の上記メモリセルサブアレイのワード線を選択するロウデコーダ回路および当該ロウデコーダ回路を駆動するロウデコーダドライバ回路を有するロウデコーダ部とを、それぞれレイアウトするステップと、上記メモリセルサブアレイと、上記ロウデコーダ部とを、上記ロウデコーダ部が、少なくとも一つの上記メモリセルサブアレイがビット線方向に配置されるピッチと同じピッチでビット線方向に配置されるよう、ビット線方向に反復配置するステップとを備えたものとする。
【００２０】
本発明によると、ロウデコーダ回路のみでなく、それを駆動するロウデコーダドライバ回路をも含むロウデコーダ部を、少なくとも一つのメモリセルサブアレイがワード線方向に配置されるピッチと同じピッチでビット線方向に配置するので、記憶容量の拡張のため、メモリセルサブアレイの配置数をビット線方向に増やす場合でも、それに対応してロウデコーダ部の配置数を増やすだけで、ロウデコーダドライバ回路の能力が、全体として、ロウデコーダ回路の駆動のために最適な値に設定される。したがって、高速動作が可能で、かつ、チップ面積が小さく抑えられた半導体記憶回路を容易に実現することができる。
【００２１】
好ましくは、上記ロウデコーダ部がビット線方向に配置されるピッチが、上記メモリセルサブアレイのビット線方向の配置を増やして半導体記憶回路の記憶容量を拡張する際の回路拡張単位のビット線方向の長さに相当するものであるとする。
【００２２】
これによると、半導体記憶回路の記憶容量の拡張に応じて最適なロウデコーダドライバ回路の能力を、無駄な領域を生じることなく設定することができる。
【００２３】
また、好ましくは、上記のレイアウト方法は、上記メモリセルサブアレイのワード線方向の列に対応して設けられ、半導体記憶回路内で用いられる電源電圧を供給する電源回路部をレイアウトするステップと、この電源回路部を、少なくとも一つの上記メモリセルサブアレイがビット線方向に配置されるピッチと同じピッチでビット線方向に配置されるように、ビット線方向に反復配置するステップとを備えたものとする。
【００２４】
これによると、内部電源を必要とする、たとえば、ＤＲＡＭなどの半導体記憶回路について、その内部電源電圧を供給する電源回路部を、メモリセルサブアレイのビット線方向の配置に合わせて、記憶容量に応じた数だけ配置することができる。これによって、電源回路の電流供給能力に過不足のない半導体記憶回路を実現することができる。
【００２５】
そして、より好ましくは、上記電源回路部がビット線方向に配置されるピッチが、上記メモリセルサブアレイのビット線方向の配置を増やして半導体記憶回路の記憶容量を拡張する際の回路拡張単位のビット線方向の長さに相当するものであるとする。
【００２６】
これによると、半導体記憶回路の記憶容量の拡張に応じて最適な電源回路の能力を、無駄な領域を生じることなく設定することができる。
【００２７】
また、好ましくは、上記レイアウト方法は、第３のドライバ回路を有し、この第３のドライバ回路を介して上記メモリセルアレイのメモリセルに対してデータアクセスを行うデータアクセス回路の動作を制御する制御回路部をレイアウトするステップと、この制御回路部を、上記ロウデコーダ部とともにビット線方向に配置されるように配置するステップとを備えたものとする。ここで、上記ロウデコーダ部は、上記ロウデコーダ回路によって選択された上記メモリセルアレイのワード線を駆動するワード線ドライバ回路を有するものとする。そして、上記ワード線ドライバ回路と上記第３のドライバ回路とは、直線状に配置されるものとする。
【００２８】
これによると、制御回路部のドライバ回路とワード線ドライバ回路とを直線状に配置するので、記憶容量の拡縮に応じてそれらのドライバ回路の大きさを拡縮する場合、直線状配置領域の幅を拡縮するだけで良く、無駄な空白部分の発生が抑えられ、容易に小チップ面積の半導体記憶回路を実現することができる。
【００２９】
そして、より好ましくは、上記ワード線ドライバ回路および上記第３のドライバ回路のワード線方向の長さは、上記メモリセルサブアレイのワード線方向の配置を増減して、半導体記憶回路の記憶容量を拡縮する際に、対応して拡縮されるものとする。
【００３０】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照しながら説明する。
【００３１】
（第１の実施形態）
図１は、本発明に係る半導体記憶回路のレイアウト方法によってレイアウトされた、第１の実施形態に係る半導体記憶回路のレイアウトを示す。本実施形態の半導体記憶回路１は、ビット線方向（列方向、同図では左右の方向）に４個およびワード線方向（行方向、同図では上下の方向）に８個の行列状に配置されたメモリセルサブアレイ１０からなるメモリセルアレイ１００を備えている。
【００３２】
半導体記憶回路１において、４個のメモリセルサブアレイ１０と、そのメモリセルサブアレイのメモリセルに対するデータアクセス、すなわち選択されたメモリセルに対するデータの書き込みまたは読み出しを行うためのデータアクセス回路部１１と、電源回路部１２とが、ビット線方向に並べて配置されている。また、８個のメモリセルサブアレイ１０とロウデコーダ部１３とがワード線方向に並べて配置されている。そして、データアクセス回路部１１の列とロウデコーダ部１３の列との交点に当たる部分には、外部から半導体記憶回路１に与えられた信号に基づいて、データアクセス回路部１１およびロウデコーダ部１３を制御する制御回路部１４が配置されている。また、電源回路部１２の列とロウデコーダ部１３の列との交点に当たる部分には、電源回路部１２を制御する電源制御回路部１５が配置されている。
【００３３】
データアクセス回路部１１は、列方向に配置された４個のメモリセルサブアレイ１０に対して共通に設けられたデータ線に結合されたデータ線ドライバ回路１６を有する。データ線ドライバ回路１６は、データアクセス回路部１１によって選択されたデータ線に所定の電圧を印加して、当該データ線を駆動する。
【００３４】
また、各データアクセス回路部１１は、データアクセス回路として、後に詳細に説明するように、データ入出力バッファ回路、データバス選択回路、リードアンプ・ライトバッファ回路等を含み、さらにそれらのデータアクセス回路を駆動するドライバ回路１１１を有する。ドライバ回路１１１は、制御回路部１４において生成され各データアクセス回路部１１に供給される信号の信号線１４２を駆動するドライバ回路１４１から延びる信号線１４２によって結線されており、制御回路部１４のドライバ回路１４１が出力する制御信号に応じてその駆動動作が制御される。
【００３５】
電源回路部１２は、半導体記憶回路１の動作のために必要な電圧を供給する。電源回路部１２の電流供給能力は、メモリセルサブアレイ１０の４個分に対して必要十分な量に制限されている。
【００３６】
また、各電源回路部１２は、電源制御回路部１５におけるドライバ回路１５１から延びる信号線１５２によって結線されており、ドライバ回路１５１が駆動する制御信号に応じてその電圧供給動作が制御される。
【００３７】
ロウデコーダ部１３は、ロウデコーダ回路１３１とワード線ドライバ回路１７とを有する。ロウデコーダ回路１３１は、行方向に並んだ８個のメモリセルサブアレイ１０のワード線（図示せず）を選択し、ワード線ドライバ回路１７を介して、選択したワード線の活性化・非活性化を行う。ワード線ドライバ回路１７は、ロウデコーダ回路１３１によって選択されたワード線に所定の電圧を印加して、当該ワード線を駆動する。
【００３８】
また、各ロウデコーダ部１３は、ロウデコーダドライバ回路１３２を有し、ロウデコーダ回路１３１は、これによって駆動される。ロウデコーダドライバ回路１３２は、制御回路部１４におけるドライバ回路１４３から延びる信号線１４４によって結線されており、制御回路部１４によって生成され、ドライバ回路１４３によって駆動される信号線１４４を介して伝達される制御信号に応じてその駆動動作が制御される。
【００３９】
さらに、ビット線方向に並ぶ４個のメモリセルサブアレイ１０およびそれに対応するデータアクセス回路部１１および電源回路部１２のそれぞれのワード線方向の長さは、実質的に等しくされ、それぞれ、ワード線方向に同じピッチで上下にそれぞれ４個配置されている。同様に、ワード線方向に並ぶ８個のメモリセルサブアレイ１０およびそれに対応するロウデコーダ部１３のそれぞれのビット線方向の長さもまた、実質的に等しくされ、それぞれ、ビット線方向に同じピッチで４個配置されている。
【００４０】
また、ドライバ回路１４１と、ワード線ドライバ回路１７と、ドライバ回路１５１とは、ビット線方向に並べて配置されている。同様に、ドライバ回路１４３と、データ線ドライバ回路１６とは、ワード線方向に並べて配置されている。
【００４１】
次に、データアクセス回路部１１の構成について詳細に説明する。
【００４２】
図２は、データアクセス回路部１１の内部構成を示す。データアクセス回路部１１において、データアクセス回路として、本実施形態では、メモリセルサブアレイ１０に近い方からビット線方向に、順に、リードアンプ・ライトバッファ回路１１２、データバス選択回路１１３およびデータ入出力バッファ回路１１４が配置されている。ドライバ回路１１１としては、リードアンプ・ライトバッファ回路１１２を駆動するドライバ回路１１１ａ、データバス選択回路１１３を駆動するドライバ回路１１１ｂおよびデータ入出力バッファ回路を駆動するドライバ回路１１１ｃを備えている。また、ドライバ回路１４１としては、ドライバ回路１１１ａ、１１１ｂおよび１１１ｃをそれぞれ駆動するドライバ回路１４１ａ、１４１ｂおよび１４１ｃを備えている。信号線１４２として、信号線１４２ａ、１４２ｂおよび１４２ｃが、ドライバ回路１４１ａ、１４１ｂおよび１４１ｃとドライバ回路１１１ａ、１１１ｂおよび１１１ｃとをそれぞれ結線している。
【００４３】
図３は、リードアンプ・ライトバッファ回路１１２のうち、特にリードアンプとその周辺回路およびそれに対応するドライバ回路１１１ａの回路構成例を示す。リードアンプ回路１１２ａは、メモリサブアレイ１０から延びる相補データ線対ＤＬｉおよびＤＬｉＸを通じて与えられるデータを増幅して、信号ＤＯｉを出力する回路である。なお、ｉは０から７までの整数を表す。また、リードアンプ周辺回路である回路１１５は、相補データ線対ＤＬｉおよびＤＬｉＸを電圧ＶＤＤのレベルにプリチャージおよびイコライズする。
【００４４】
リードアンプ回路１１２ａおよびその周辺回路１１５は、それぞれ、ドライバ回路１１１ａから出力される信号ＲＡＥおよびＥＱＸによって、その活性・非活性が切り替えられる。信号ＲＡＥおよびＥＱＸの元となる信号は、ドライバ回路１４１から出力される制御信号ＲＡＥＤおよびＥＱＤＸである。ドライバ回路１１１ａはこれら制御信号ＲＡＥＤおよびＥＱＤＸの駆動能力を上げ、信号ＲＡＥおよびＥＱＸとして出力する。
【００４５】
図４は、ドライバ回路１１１の好ましい配置例を示す図である。メモリセルサブアレイ１０において、ワード線の配線抵抗を低減するために、たとえば、裏打ち配線を設けたり、あるいは、サブワードドライバを設けたりするのが一般的である。ドライバ回路１１１は、裏打ち配線のコンタクト領域やサブワードドライバの配置領域などのように、メモリセルの配置が中断される中断領域（同図においてハッチング表示した部分）からビット線方向に延びた領域に配置するのが好ましい。
【００４６】
次に、電源回路部１２の構成について詳細に説明する。
【００４７】
図５は、電源回路部１２の内部構成を示す。電源回路部１２は、ビット線プリチャージ電圧ＶＢＰを供給するビット線プリチャージ電源回路１２１、およびワード線電源回路としてワード線駆動用電圧ＶＰＰを供給する昇圧ポンプ回路１２２を備えている。電源回路部１２が出力する電圧ＶＢＰは、共通の電源線によって結線されている。すなわち、電圧ＶＢＰは、それぞれ、メモリセルアレイ１００全体に、共通の電源ノードとして供給される。
【００４８】
ビット線プリチャージ電源回路１２１は、直列に接続されたｐｃｈトランジスタ１２１ａおよびｎｃｈトランジスタ１２１ｂを備え、ビット線プリチャージのための電圧ＶＢＰを供給する。ｐｃｈトランジスタ１２１ａおよびｎｃｈトランジスタ１２１ｂのゲート電圧は、電源制御回路部１５におけるドライバ回路１５１の一部であるドライバ回路１５１ａによって、信号線１５２の一部である信号線ＣｐおよびＣｎを通じてそれぞれ制御される。すなわち、信号線ＣｐおよびＣｎを通じて、ビット線プリチャージ電源回路１２１の出力電圧ＶＢＰが制御される。
【００４９】
ドライバ回路１５１ａは、出力電圧ＶＢＢが所望の値となるように、信号線ＣｐおよびＣｎを通じてビット線プリチャージ電源回路１２１を制御する周知の回路である。
【００５０】
一方、昇圧ポンプ回路１２２は、メモリセルサブアレイ１０において、選択され、活性化されるワード線に印加される電圧ＶＰＰを供給する。昇圧ポンプ回路１２２は、電源制御回路部１５によって、ドライバ回路１５１ｂを介し、信号線１５２の一部である信号線Ｃａ、Ｃｂ、ＣｃおよびＣｄを通じて制御される。
【００５１】
図６は、昇圧ポンプ回路１２２の回路構成例を示す。昇圧ポンプ回路１２２におけるポンプキャパシタ１２２ａ、１２２ｂ、１２２ｃおよび１２２ｄには、それぞれ信号線Ｃａ、Ｃｂ、ＣｃおよびＣｄを通じて制御信号が与えられる。そして、複数のｎｃｈトランジスタで構成されたクロスカップル回路１２２ｅおよび１２２ｆは、相補的に、ポンプキャパシタ１２２ａ、１２２ｂ、１２２ｃおよび１２２ｄを介して制御信号を受け、ポンプキャパシタの片側の電位を昇圧してＶＰＰノードに供給する。
【００５２】
電源制御回路部１５は、たとえば、ＶＰＰ電位検知回路やリングオシレータ回路を含むように構成すればよい。
【００５３】
なお、本実施形態では、電源回路部１２に、ビット線プリチャージ電源回路１２１および昇圧ポンプ１２２を設けるものとしたが、これらのいずれか一方を設けるようにしてもよし、他の電源回路を設けるようにしてもよい。
【００５４】
本実施形態の半導体記憶回路１について、そのレイアウトは、次のようにして行う。まず、メモリセルサブアレイ１０、データアクセス回路部１１、制御回路部１４、ロウデコーダ部１３、電源回路部１２、電源制御回路部１５などをそれぞれレイアウトする。次に、これらを図１に示すごとくアレイ配置する。この際、データアクセス回路部１１と、ビット線方向に配置された４個のメモリセルサブアレイ１０と、電源回路部１２とが、すべて同一ピッチでワード線方向に配置されるので、これらをビット線方向に並べたもの、すなわち図１において回路拡張単位ＵＮＩＴ１として示した部分が、半導体記憶回路１のメモリ容量を変更する際の単位となる。すなわち、回路拡張単位ＵＮＩＴ１をワード線方向に何個配置するかによってメモリ容量を所望の値に設定することができる。さらに、各々のデータアクセス回路部１１からデータを並列に取り出し、また、その各々に対してデータを並列に入力する場合には、半導体記憶回路１のＩ／Ｏ幅をも、回路拡張単位ＵＮＩＴ１をワード線方向に何個配置するかによって所望の値に設定することができる。
【００５５】
これにより、極めて容易な方法で、チップ面積および回路特性が最適化された半導体記憶回路を設計することができる。
【００５６】
本実施形態では、メモリセルサブアレイ１０の列の両端にデータアクセス回路部１１および電源回路部１２を設けているが、配置順は特に問わない。
【００５７】
ここで、回路拡張単位ＵＮＩＴ１に含まれる電源回路部１２の電流供給能力を、４個のメモリセルサブアレイ１０を駆動するのに必要かつ十分な大きさとなるように最適化しておく。また、ドライバ回路１１１の駆動能力を、１個のデータアクセス回路部１１に含まれるデータアクセス回路の駆動に必要かつ十分な大きさとなるように最適化しておく。これにより、単に、回路拡張単位ＵＮＩＴ１をワード線方向に所望数配置するだけで、メモリセルアレイの規模に応じた最適な駆動能力を有する半導体記憶回路を得ることができる。
【００５８】
また、ドライバ回路１４１と、ワード線ドライバ回路１７と、ドライバ回路１５１とを、ビット線方向に直線状に並べて配置し、これらの回路が直線状に配置される領域には半導体記憶回路内の他の回路が配置されないようにする。こうすることによって、回路拡張単位ＵＮＩＴ１の配置数の増減に応じて、それぞれが占める回路領域を、ワード線方向に同時に同じ長さだけ拡縮することで、それぞれのドライバ回路の駆動能力を最適に設定することができる。ドライバ回路領域の拡縮に伴う無駄な領域の発生も最小に抑えることができる。すなわち、これにより、回路拡張単位ＵＮＩＴ１の配置数の増減に応じて、最適な駆動能力を有するドライバ回路を、無駄な空き領域が生じないように、効率よく配置することができる。
【００５９】
以上、本実施形態によると、回路拡張単位ＵＮＩＴ１をワード線方向に所望数配置するだけで、必要とされる記憶容量およびＩ／Ｏ幅を有し、かつ動作速度・消費電力などの観点から回路特性が最適化され、チップ面積が小さく抑えられた半導体記憶回路１を得ることができる。
【００６０】
なお、本実施形態に係るメモリセルアレイ１００の配置は、あくまでも一例であって、実際の配置は必要とする記憶容量およびＩ／Ｏ幅に応じてさまざまに変化する。また、本実施形態では、メモリセルアレイ１００の中間にロウデコーダ部１３を挿入した回路構成となっているが、本発明はこれに限定されるものではない。
【００６１】
また、上記説明は、半導体記憶回路１がＤＲＡＭであることを前提としたものであるが、本発明はこれに限定されるものではない。本発明の半導体記憶回路は、マスクＲＯＭやフラッシュメモリなどの各種ＲＯＭや、ＳＲＡＭ（Static Random Access Memory）などの各種ＲＡＭにも応用が可能である。本発明を、たとえば、ＳＲＡＭに応用する場合には、昇圧ポンプ回路１２２は、特に設ける必要がない。また、本発明を、たとえば、各種ＲＯＭに応用する場合には、特に、電源回路部１２自体を設ける必要がない。
【００６２】
また、半導体記憶回路１は、システムＬＳＩに含まれる混載ＤＲＡＭ等の混載メモリとして用いるのが好適であるが、単体のメモリとして用いてもよい。
【００６３】
また、本実施形態では、回路拡張単位ＵＮＩＴ１が、ワード線方向に関して１つのメモリセルサブアレイ１０に対応するものとしたが、必要に応じて、たとえば、ワード線方向に関して２つ以上のメモリセルサブアレイ１０をまとめて、回路拡張単位としてもよいのはもちろんである。その場合は、その２つ以上のメモリセルサブアレイ１０の配置されるピッチに合わせて、データアクセス回路部または電源回路部が同じピッチで配置されるようにしてもよい。
【００６４】
（第２の実施形態）
図７は、本発明に係る半導体記憶回路のレイアウト方法によってレイアウトされた、第２の実施形態に係る半導体記憶回路のレイアウトを示す。本実施形態の半導体記憶回路２は、ビット線方向（列方向、同図では左右の方向）に４個およびワード線方向（行方向、同図では上下の方向）に４個の行列状に配置されたメモリセルサブアレイ１０からなるメモリセルアレイ１００を備えている。以下、第１の実施形態に係る半導体記憶回路１における構成要素と同様のものについては、図１に付した符号と同一の符号で参照してその説明を省略し、第１の実施形態と異なる点についてのみ説明する。
【００６５】
半導体記憶回路２は、電源回路部１２が、ワード線方向の４個のメモリセルサブアレイ１０とともにビット線方向に並べられて配置されている点で、第１の実施形態に係る半導体記憶回路１とは、その構成が異なっている。
【００６６】
本実施形態の半導体記憶回路２について、そのレイアウトは、次のようにして行う。まず、メモリセルサブアレイ１０、データアクセス回路部１１、制御回路部１４、ロウデコーダ部１３、電源回路部１２、電源制御回路部１５などをそれぞれレイアウトする。次に、これらを図７に示すごとくアレイ配置する。この際、ロウデコーダ部１３と、ワード線方向に配置された４個のメモリセルサブアレイ１０と、電源回路部１２とが、すべて同一ピッチでビット線方向に配置されるので、これらをワード線方向に並べたもの、すなわち図７において回路拡張単位ＵＮＩＴ２として示した部分が、半導体記憶回路２のメモリ容量を変更する際の単位となる。すなわち、回路拡張単位ＵＮＩＴ２をビット線方向に何個配置するかによってメモリ容量を所望の値に設定することができる。
【００６７】
これにより、極めて容易な方法で、チップ面積および回路特性が最適化された半導体記憶回路を設計することができる。
【００６８】
ここで、第１の実施形態と同様に、回路拡張単位ＵＮＩＴ２に含まれる電源回路部１２の電流供給能力を、４個のメモリセルサブアレイ１０を駆動するのに必要かつ十分な大きさとなるように最適化しておく。また、ロウデコーダドライバ回路１３２の駆動能力を、１個のロウデコーダ回路１３１の駆動に必要かつ十分な大きさとなるように最適化しておく。これにより、単に、回路拡張単位ＵＮＩＴ２をビット線方向に所望数配置するだけで、メモリセルアレイの規模に応じた最適な駆動能力を有する半導体記憶回路を得ることができる。
【００６９】
また、ドライバ回路１４３と、データ線ドライバ回路１６と、ドライバ回路１５１とを、ワード線方向に直線状に並べて配置し、これらの回路が直線状に配置される領域には半導体記憶回路内の他の回路が配置されないようにする。こうすることによって、回路拡張単位ＵＮＩＴ２の配置数の増減に応じて、それぞれが占める回路領域を、ビット線方向に同時に同じ長さだけ拡縮することで、それぞれのドライバ回路の駆動能力を最適に設定することができる。ドライバ回路領域の拡縮に伴う無駄な領域の発生も最小に抑えることができる。すなわち、これにより、回路拡張単位ＵＮＩＴ２の配置数の増減に応じて、最適な駆動能力を有するドライバ回路を、無駄な空き領域が生じないように、効率よく配置することができる。
【００７０】
以上、本実施形態によると、回路拡張単位ＵＮＩＴ２をビット線方向に所望数配置するだけで、必要とされる記憶容量を有し、かつ動作速度・消費電力等の観点から回路特性が最適化され、チップ面積が小さく抑えられた半導体記憶回路２を得ることができる。
【００７１】
また、本実施形態では、回路拡張単位ＵＮＩＴ２が、ビット線方向に関して１つのメモリセルサブアレイ１０に対応するものとしたが、必要に応じて、たとえば、ビット線方向に関して２つ以上のメモリセルサブアレイ１０をまとめて、回路拡張単位としてもよいのはもちろんである。その場合は、その２つ以上のメモリセルサブアレイの配置されるピッチに合わせて、ロウデコーダ部または電源回路部が同じピッチで配置されるようにしてもよい。
【００７２】
また、第１の実施形態の場合と同様に、半導体記憶回路２は、システムＬＳＩに含まれる混載メモリとして用いるのが好適であるが、単体のメモリとして用いてもよい。図８は、混載メモリ３として用いる場合の構成を示す。記憶部５として、上に説明した半導体記憶回路１または２を用いる。演算部４は、記憶部５に対するデータの授受および制御を行う。
【００７３】
【発明の効果】
以上説明したように、本発明によると、ドライバ回路の駆動能力を記憶容量などにあわせて最適化して高速動作、あるいは、低消費電力動作を可能とし、かつ、チップ面積を小さく抑えながら、記憶容量が所望の値に設定された半導体記憶回路を短期間に低コストで提供することができる。
【図面の簡単な説明】
【図１】 本発明に係る半導体記憶回路のレイアウト方法によってレイアウトされた、第１の実施形態に係る半導体記憶回路のレイアウト図である。
【図２】 データアクセス回路部の内部構成図である。
【図３】 リードアンプとその周辺回路およびそのドライバ回路の回路図である。
【図４】 データアクセス回路部におけるドライバ回路の好ましい配置例を示す図である。
【図５】 電源回路の内部構成図である。
【図６】 昇圧ポンプ回路の回路図である。
【図７】 本発明に係る半導体記憶回路のレイアウト方法によってレイアウトされた、第２の実施形態に係る半導体記憶回路のレイアウト図である。
【図８】 本発明に係る半導体記憶回路のレイアウト方法によってレイアウトされた半導体集積回路を混載メモリとして用いるシステムＬＳＩを模式的に表す図である。
【符号の説明】
１，２ 半導体記憶回路
１０ メモリセルサブアレイ
１００ メモリセルアレイ
１１ データアクセス回路部
１１１，１１１ａ，１１１ｂ，１１１ｃ ドライバ回路
１２ 電源回路部
１２１ ビット線プリチャージ電源回路
１２２ 昇圧ポンプ回路
１３ ロウデコーダ部
１３１ ロウデコーダ回路
１３２ ロウデコーダドライバ回路
１４ 制御回路部
１４１，１４１ａ，１４１ｂ，１４１ｃ，１４３ ドライバ回路
１５ 電源制御回路部
１５１，１５１ａ，１５１ｂ ドライバ回路
１６ データ線ドライバ回路
１７ ワード線ドライバ回路
ＵＮＩＴ１，ＵＮＩＴ２ 回路拡張単位
【発明の属する技術分野】
本発明は、半導体記憶回路のレイアウト方法に関し、特に、システムＬＳＩやＡＳＩＣなどへの搭載に好適な半導体記憶回路のレイアウト方法の技術に属する。
【０００２】
【従来の技術】
ロジックとメモリとを同一チップ上に混載したシステム・オン・チップあるいはシステムＬＳＩや、特定用途向けに製造されるＡＳＩＣ（Application Specific Integrated Circuit）などのいわゆるメモリ混載ＬＳＩは、近年、その回路規模の増大や内蔵する機能の複雑化および処理の高速化が目覚ましく進んでいる。そして、処理の高速化などに伴い、メモリ混載ＬＳＩに搭載される記憶回路の記憶容量および入出力端子数もまた増大し続けている。
【０００３】
メモリ混載ＬＳＩにおいて要求される記憶容量およびＩ／Ｏ幅は、ユーザの仕様に応じて増減する。したがって、従来の記憶回路の構成方法は、チップに搭載可能な最大の記憶容量およびＩ／Ｏ幅に合わせてドライバ回路を設け、そのドライバ回路の駆動能力を最大値に設定するというものである。これにより、混載ＬＳＩが提供可能な機能の範囲内であれば、どのようなユーザ仕様に対しても対応可能となっている。
【０００４】
メモリセルアレイの数の増減に伴う配置配線およびレイアウトを容易にすることを目的として、配線の混雑を緩和するよう回路配置を行う技術が開示されている（たとえば、特許文献１参照）。しかしながら、この技術に係るメモリでは、メモリセルアレイの動作を制御する制御信号線はメモリセルアレイの端部において集中的に駆動されるようになっている。このような構成では、制御信号線を駆動するドライバ回路の能力は、設定する記憶容量にあわせて個別に用意するか、または、設定され得る最大の記憶容量に合わせた大きな駆動能力としなければならない。
【０００５】
【特許文献１】
特開２００２―２５２５１号公報
【０００６】
【発明が解決しようとする課題】
従来のメモリ混載ＬＳＩにおける記憶回路の構成は、最大の記憶容量およびＩ／Ｏ幅でその記憶回路が実現される場合には最適となる。しかし、実際に構成される記憶回路の記憶容量およびＩ／Ｏ幅が比較的少ない場合には、最大の記憶容量およびＩ／Ｏ幅に合わせて設計されたドライバ回路は、その記憶回路の負荷に対して過剰な駆動能力を有することになり、また、チップにおいて限られた回路領域を無駄に占有することとなる。また、内部電源回路を設ける必要のあるＤＲＡＭ（Dynamic Random Access Memory）などの記憶回路では、電源のドライバ回路の過剰な駆動能力によって、電力を無駄に消費してしまうこととなる。
【０００７】
一方、設定する記憶容量およびＩ／Ｏ幅に合わせてドライバ回路の駆動能力を個別に決定する場合には、設計が複雑化し、記憶容量の異なる品種の開発にかかる期間およびコストの増加という別の問題が生じることとなる。
【０００８】
上記問題に鑑み、本発明は、ドライバ回路の駆動能力を記憶容量等にあわせて最適化することで高速動作、あるいは、低消費電力動作を可能とし、かつ、チップ面積を小さく抑えながら、記憶容量が所望の値に設定された半導体記憶回路を短期間に低コストで提供することを課題とする。
【０００９】
【課題を解決するための手段】
上記課題を解決するために、本発明が講じた手段は、複数のメモリセルからなるメモリセルサブアレイを、ビット線方向およびワード線方向に、行列状に配置してなるメモリセルアレイを備えた半導体記憶回路のレイアウト方法として、上記メモリセルサブアレイと、上記メモリセルサブアレイのビット線方向の列に対応して設けられ、当該列に属する一または複数の上記メモリセルサブアレイのメモリセルに対してデータアクセスを行うデータアクセス回路および当該データアクセス回路を駆動する第１のドライバ回路を有するデータアクセス回路部とを、それぞれレイアウトするステップと、上記メモリセルサブアレイと、上記データアクセス回路部とを、上記データアクセス回路部が、少なくとも一つの上記メモリセルサブアレイがワード線方向に配置されるピッチと同じピッチでワード線方向に配置されるように、ワード線方向に反復配置するステップとを備えたものとする。
【００１０】
本発明によると、データアクセス回路のみでなく、それを駆動するドライバ回路をも含むデータアクセス回路部を、少なくとも一つのメモリセルサブアレイがワード線方向に配置されるピッチと同じピッチでワード線方向に配置するので、記憶容量の拡張のため、メモリセルサブアレイの配置数をワード線方向に増やす場合でも、それに対応してデータアクセス回路部の配置数を増やすだけで、ドライバ回路の能力が、全体として、データアクセス回路の駆動のために最適な値に設定される。したがって、高速動作が可能で、かつ、チップ面積が小さく抑えられた半導体記憶回路を容易に実現することができる。
【００１１】
好ましくは、上記データアクセス回路部がワード線方向に配置されるピッチが、上記メモリセルサブアレイのワード線方向の配置を増やして半導体記憶回路の記憶容量を拡張する際の回路拡張単位のワード線方向の長さに相当するものであるとする。
【００１２】
これによると、半導体記憶回路の記憶容量の拡張に応じて最適なドライバ回路の能力を、無駄な領域を生じることなく設定することができる。
【００１３】
また、好ましくは、上記のレイアウト方法は、上記メモリセルサブアレイのビット線方向の列に対応して設けられ、半導体記憶回路内で用いられる電源電圧を供給する電源回路部をレイアウトするステップと、この電源回路部を、少なくとも一つの上記メモリセルサブアレイがワード線方向に配置されるピッチと同じピッチでワード線方向に配置されるように、ワード線方向に反復配置するステップとを備えたものとする。
【００１４】
これによると、内部電源を必要とする、たとえば、ＤＲＡＭなどの半導体記憶回路について、その内部電源電圧を供給する電源回路部を、メモリセルサブアレイのワード線方向の配置に合わせて、記憶容量に応じた数だけ配置することができる。これによって、電源回路の電流供給能力に過不足のない半導体記憶回路を実現 そして、より好ましくは、上記電源回路部がワード線方向に配置されるピッチが、上記メモリセルサブアレイのワード線方向の配置を増やして半導体記憶回路の記憶容量を拡張する際の回路拡張単位のワード線方向の長さに相当するものであるとする。
【００１５】
これによると、半導体記憶回路の記憶容量の拡張に応じて最適な電源回路の能力を、無駄な領域を生じることなく設定することができる。
【００１６】
また、好ましくは、上記レイアウト方法は、第２のドライバ回路を有し、この第２のドライバ回路を介して上記メモリセルアレイのワード線を選択するロウデコーダ回路の動作を制御する制御回路部をレイアウトするステップと、この制御回路部を、上記データアクセス回路部とともにワード線方向に配置されるように配置するステップとを備えたものとする。ここで、上記データアクセス回路部は、上記メモリセルアレイのデータ線を駆動するデータ線ドライバ回路を有するものとする。そして、上記データ線ドライバ回路と上記第２のドライバ回路とは、直線状に配置されるものとする。
【００１７】
これによると、制御回路部のドライバ回路とデータ線ドライバ回路とを直線状に配置するので、記憶容量の拡縮に応じてそれらのドライバ回路の大きさを拡縮する場合、直線状配置領域の幅を拡縮するだけで良く、無駄な空白部分の発生が抑えられ、容易に小チップ面積の半導体記憶回路を実現することができる。
【００１８】
そして、より好ましくは、上記データ線ドライバ回路および上記第２のドライバ回路のビット線方向の長さは、上記メモリセルサブアレイのビット線方向の配置を増減して、半導体記憶回路の記憶容量を拡縮する際に、対応して拡縮されるものとする。
【００１９】
一方、上記課題を解決するために、本発明が講じた手段は、複数のメモリセルからなるメモリセルサブアレイを、ビット線方向およびワード線方向に、行列状に配置してなるメモリセルアレイを備えた半導体記憶回路のレイアウト方法として、上記メモリセルサブアレイと、上記メモリセルサブアレイのワード線方向の列に対応して設けられ、当該列に属する一または複数の上記メモリセルサブアレイのワード線を選択するロウデコーダ回路および当該ロウデコーダ回路を駆動するロウデコーダドライバ回路を有するロウデコーダ部とを、それぞれレイアウトするステップと、上記メモリセルサブアレイと、上記ロウデコーダ部とを、上記ロウデコーダ部が、少なくとも一つの上記メモリセルサブアレイがビット線方向に配置されるピッチと同じピッチでビット線方向に配置されるよう、ビット線方向に反復配置するステップとを備えたものとする。
【００２０】
本発明によると、ロウデコーダ回路のみでなく、それを駆動するロウデコーダドライバ回路をも含むロウデコーダ部を、少なくとも一つのメモリセルサブアレイがワード線方向に配置されるピッチと同じピッチでビット線方向に配置するので、記憶容量の拡張のため、メモリセルサブアレイの配置数をビット線方向に増やす場合でも、それに対応してロウデコーダ部の配置数を増やすだけで、ロウデコーダドライバ回路の能力が、全体として、ロウデコーダ回路の駆動のために最適な値に設定される。したがって、高速動作が可能で、かつ、チップ面積が小さく抑えられた半導体記憶回路を容易に実現することができる。
【００２１】
好ましくは、上記ロウデコーダ部がビット線方向に配置されるピッチが、上記メモリセルサブアレイのビット線方向の配置を増やして半導体記憶回路の記憶容量を拡張する際の回路拡張単位のビット線方向の長さに相当するものであるとする。
【００２２】
これによると、半導体記憶回路の記憶容量の拡張に応じて最適なロウデコーダドライバ回路の能力を、無駄な領域を生じることなく設定することができる。
【００２３】
また、好ましくは、上記のレイアウト方法は、上記メモリセルサブアレイのワード線方向の列に対応して設けられ、半導体記憶回路内で用いられる電源電圧を供給する電源回路部をレイアウトするステップと、この電源回路部を、少なくとも一つの上記メモリセルサブアレイがビット線方向に配置されるピッチと同じピッチでビット線方向に配置されるように、ビット線方向に反復配置するステップとを備えたものとする。
【００２４】
これによると、内部電源を必要とする、たとえば、ＤＲＡＭなどの半導体記憶回路について、その内部電源電圧を供給する電源回路部を、メモリセルサブアレイのビット線方向の配置に合わせて、記憶容量に応じた数だけ配置することができる。これによって、電源回路の電流供給能力に過不足のない半導体記憶回路を実現することができる。
【００２５】
そして、より好ましくは、上記電源回路部がビット線方向に配置されるピッチが、上記メモリセルサブアレイのビット線方向の配置を増やして半導体記憶回路の記憶容量を拡張する際の回路拡張単位のビット線方向の長さに相当するものであるとする。
【００２６】
これによると、半導体記憶回路の記憶容量の拡張に応じて最適な電源回路の能力を、無駄な領域を生じることなく設定することができる。
【００２７】
また、好ましくは、上記レイアウト方法は、第３のドライバ回路を有し、この第３のドライバ回路を介して上記メモリセルアレイのメモリセルに対してデータアクセスを行うデータアクセス回路の動作を制御する制御回路部をレイアウトするステップと、この制御回路部を、上記ロウデコーダ部とともにビット線方向に配置されるように配置するステップとを備えたものとする。ここで、上記ロウデコーダ部は、上記ロウデコーダ回路によって選択された上記メモリセルアレイのワード線を駆動するワード線ドライバ回路を有するものとする。そして、上記ワード線ドライバ回路と上記第３のドライバ回路とは、直線状に配置されるものとする。
【００２８】
これによると、制御回路部のドライバ回路とワード線ドライバ回路とを直線状に配置するので、記憶容量の拡縮に応じてそれらのドライバ回路の大きさを拡縮する場合、直線状配置領域の幅を拡縮するだけで良く、無駄な空白部分の発生が抑えられ、容易に小チップ面積の半導体記憶回路を実現することができる。
【００２９】
そして、より好ましくは、上記ワード線ドライバ回路および上記第３のドライバ回路のワード線方向の長さは、上記メモリセルサブアレイのワード線方向の配置を増減して、半導体記憶回路の記憶容量を拡縮する際に、対応して拡縮されるものとする。
【００３０】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照しながら説明する。
【００３１】
（第１の実施形態）
図１は、本発明に係る半導体記憶回路のレイアウト方法によってレイアウトされた、第１の実施形態に係る半導体記憶回路のレイアウトを示す。本実施形態の半導体記憶回路１は、ビット線方向（列方向、同図では左右の方向）に４個およびワード線方向（行方向、同図では上下の方向）に８個の行列状に配置されたメモリセルサブアレイ１０からなるメモリセルアレイ１００を備えている。
【００３２】
半導体記憶回路１において、４個のメモリセルサブアレイ１０と、そのメモリセルサブアレイのメモリセルに対するデータアクセス、すなわち選択されたメモリセルに対するデータの書き込みまたは読み出しを行うためのデータアクセス回路部１１と、電源回路部１２とが、ビット線方向に並べて配置されている。また、８個のメモリセルサブアレイ１０とロウデコーダ部１３とがワード線方向に並べて配置されている。そして、データアクセス回路部１１の列とロウデコーダ部１３の列との交点に当たる部分には、外部から半導体記憶回路１に与えられた信号に基づいて、データアクセス回路部１１およびロウデコーダ部１３を制御する制御回路部１４が配置されている。また、電源回路部１２の列とロウデコーダ部１３の列との交点に当たる部分には、電源回路部１２を制御する電源制御回路部１５が配置されている。
【００３３】
データアクセス回路部１１は、列方向に配置された４個のメモリセルサブアレイ１０に対して共通に設けられたデータ線に結合されたデータ線ドライバ回路１６を有する。データ線ドライバ回路１６は、データアクセス回路部１１によって選択されたデータ線に所定の電圧を印加して、当該データ線を駆動する。
【００３４】
また、各データアクセス回路部１１は、データアクセス回路として、後に詳細に説明するように、データ入出力バッファ回路、データバス選択回路、リードアンプ・ライトバッファ回路等を含み、さらにそれらのデータアクセス回路を駆動するドライバ回路１１１を有する。ドライバ回路１１１は、制御回路部１４において生成され各データアクセス回路部１１に供給される信号の信号線１４２を駆動するドライバ回路１４１から延びる信号線１４２によって結線されており、制御回路部１４のドライバ回路１４１が出力する制御信号に応じてその駆動動作が制御される。
【００３５】
電源回路部１２は、半導体記憶回路１の動作のために必要な電圧を供給する。電源回路部１２の電流供給能力は、メモリセルサブアレイ１０の４個分に対して必要十分な量に制限されている。
【００３６】
また、各電源回路部１２は、電源制御回路部１５におけるドライバ回路１５１から延びる信号線１５２によって結線されており、ドライバ回路１５１が駆動する制御信号に応じてその電圧供給動作が制御される。
【００３７】
ロウデコーダ部１３は、ロウデコーダ回路１３１とワード線ドライバ回路１７とを有する。ロウデコーダ回路１３１は、行方向に並んだ８個のメモリセルサブアレイ１０のワード線（図示せず）を選択し、ワード線ドライバ回路１７を介して、選択したワード線の活性化・非活性化を行う。ワード線ドライバ回路１７は、ロウデコーダ回路１３１によって選択されたワード線に所定の電圧を印加して、当該ワード線を駆動する。
【００３８】
また、各ロウデコーダ部１３は、ロウデコーダドライバ回路１３２を有し、ロウデコーダ回路１３１は、これによって駆動される。ロウデコーダドライバ回路１３２は、制御回路部１４におけるドライバ回路１４３から延びる信号線１４４によって結線されており、制御回路部１４によって生成され、ドライバ回路１４３によって駆動される信号線１４４を介して伝達される制御信号に応じてその駆動動作が制御される。
【００３９】
さらに、ビット線方向に並ぶ４個のメモリセルサブアレイ１０およびそれに対応するデータアクセス回路部１１および電源回路部１２のそれぞれのワード線方向の長さは、実質的に等しくされ、それぞれ、ワード線方向に同じピッチで上下にそれぞれ４個配置されている。同様に、ワード線方向に並ぶ８個のメモリセルサブアレイ１０およびそれに対応するロウデコーダ部１３のそれぞれのビット線方向の長さもまた、実質的に等しくされ、それぞれ、ビット線方向に同じピッチで４個配置されている。
【００４０】
また、ドライバ回路１４１と、ワード線ドライバ回路１７と、ドライバ回路１５１とは、ビット線方向に並べて配置されている。同様に、ドライバ回路１４３と、データ線ドライバ回路１６とは、ワード線方向に並べて配置されている。
【００４１】
次に、データアクセス回路部１１の構成について詳細に説明する。
【００４２】
図２は、データアクセス回路部１１の内部構成を示す。データアクセス回路部１１において、データアクセス回路として、本実施形態では、メモリセルサブアレイ１０に近い方からビット線方向に、順に、リードアンプ・ライトバッファ回路１１２、データバス選択回路１１３およびデータ入出力バッファ回路１１４が配置されている。ドライバ回路１１１としては、リードアンプ・ライトバッファ回路１１２を駆動するドライバ回路１１１ａ、データバス選択回路１１３を駆動するドライバ回路１１１ｂおよびデータ入出力バッファ回路を駆動するドライバ回路１１１ｃを備えている。また、ドライバ回路１４１としては、ドライバ回路１１１ａ、１１１ｂおよび１１１ｃをそれぞれ駆動するドライバ回路１４１ａ、１４１ｂおよび１４１ｃを備えている。信号線１４２として、信号線１４２ａ、１４２ｂおよび１４２ｃが、ドライバ回路１４１ａ、１４１ｂおよび１４１ｃとドライバ回路１１１ａ、１１１ｂおよび１１１ｃとをそれぞれ結線している。
【００４３】
図３は、リードアンプ・ライトバッファ回路１１２のうち、特にリードアンプとその周辺回路およびそれに対応するドライバ回路１１１ａの回路構成例を示す。リードアンプ回路１１２ａは、メモリサブアレイ１０から延びる相補データ線対ＤＬｉおよびＤＬｉＸを通じて与えられるデータを増幅して、信号ＤＯｉを出力する回路である。なお、ｉは０から７までの整数を表す。また、リードアンプ周辺回路である回路１１５は、相補データ線対ＤＬｉおよびＤＬｉＸを電圧ＶＤＤのレベルにプリチャージおよびイコライズする。
【００４４】
リードアンプ回路１１２ａおよびその周辺回路１１５は、それぞれ、ドライバ回路１１１ａから出力される信号ＲＡＥおよびＥＱＸによって、その活性・非活性が切り替えられる。信号ＲＡＥおよびＥＱＸの元となる信号は、ドライバ回路１４１から出力される制御信号ＲＡＥＤおよびＥＱＤＸである。ドライバ回路１１１ａはこれら制御信号ＲＡＥＤおよびＥＱＤＸの駆動能力を上げ、信号ＲＡＥおよびＥＱＸとして出力する。
【００４５】
図４は、ドライバ回路１１１の好ましい配置例を示す図である。メモリセルサブアレイ１０において、ワード線の配線抵抗を低減するために、たとえば、裏打ち配線を設けたり、あるいは、サブワードドライバを設けたりするのが一般的である。ドライバ回路１１１は、裏打ち配線のコンタクト領域やサブワードドライバの配置領域などのように、メモリセルの配置が中断される中断領域（同図においてハッチング表示した部分）からビット線方向に延びた領域に配置するのが好ましい。
【００４６】
次に、電源回路部１２の構成について詳細に説明する。
【００４７】
図５は、電源回路部１２の内部構成を示す。電源回路部１２は、ビット線プリチャージ電圧ＶＢＰを供給するビット線プリチャージ電源回路１２１、およびワード線電源回路としてワード線駆動用電圧ＶＰＰを供給する昇圧ポンプ回路１２２を備えている。電源回路部１２が出力する電圧ＶＢＰは、共通の電源線によって結線されている。すなわち、電圧ＶＢＰは、それぞれ、メモリセルアレイ１００全体に、共通の電源ノードとして供給される。
【００４８】
ビット線プリチャージ電源回路１２１は、直列に接続されたｐｃｈトランジスタ１２１ａおよびｎｃｈトランジスタ１２１ｂを備え、ビット線プリチャージのための電圧ＶＢＰを供給する。ｐｃｈトランジスタ１２１ａおよびｎｃｈトランジスタ１２１ｂのゲート電圧は、電源制御回路部１５におけるドライバ回路１５１の一部であるドライバ回路１５１ａによって、信号線１５２の一部である信号線ＣｐおよびＣｎを通じてそれぞれ制御される。すなわち、信号線ＣｐおよびＣｎを通じて、ビット線プリチャージ電源回路１２１の出力電圧ＶＢＰが制御される。
【００４９】
ドライバ回路１５１ａは、出力電圧ＶＢＢが所望の値となるように、信号線ＣｐおよびＣｎを通じてビット線プリチャージ電源回路１２１を制御する周知の回路である。
【００５０】
一方、昇圧ポンプ回路１２２は、メモリセルサブアレイ１０において、選択され、活性化されるワード線に印加される電圧ＶＰＰを供給する。昇圧ポンプ回路１２２は、電源制御回路部１５によって、ドライバ回路１５１ｂを介し、信号線１５２の一部である信号線Ｃａ、Ｃｂ、ＣｃおよびＣｄを通じて制御される。
【００５１】
図６は、昇圧ポンプ回路１２２の回路構成例を示す。昇圧ポンプ回路１２２におけるポンプキャパシタ１２２ａ、１２２ｂ、１２２ｃおよび１２２ｄには、それぞれ信号線Ｃａ、Ｃｂ、ＣｃおよびＣｄを通じて制御信号が与えられる。そして、複数のｎｃｈトランジスタで構成されたクロスカップル回路１２２ｅおよび１２２ｆは、相補的に、ポンプキャパシタ１２２ａ、１２２ｂ、１２２ｃおよび１２２ｄを介して制御信号を受け、ポンプキャパシタの片側の電位を昇圧してＶＰＰノードに供給する。
【００５２】
電源制御回路部１５は、たとえば、ＶＰＰ電位検知回路やリングオシレータ回路を含むように構成すればよい。
【００５３】
なお、本実施形態では、電源回路部１２に、ビット線プリチャージ電源回路１２１および昇圧ポンプ１２２を設けるものとしたが、これらのいずれか一方を設けるようにしてもよし、他の電源回路を設けるようにしてもよい。
【００５４】
本実施形態の半導体記憶回路１について、そのレイアウトは、次のようにして行う。まず、メモリセルサブアレイ１０、データアクセス回路部１１、制御回路部１４、ロウデコーダ部１３、電源回路部１２、電源制御回路部１５などをそれぞれレイアウトする。次に、これらを図１に示すごとくアレイ配置する。この際、データアクセス回路部１１と、ビット線方向に配置された４個のメモリセルサブアレイ１０と、電源回路部１２とが、すべて同一ピッチでワード線方向に配置されるので、これらをビット線方向に並べたもの、すなわち図１において回路拡張単位ＵＮＩＴ１として示した部分が、半導体記憶回路１のメモリ容量を変更する際の単位となる。すなわち、回路拡張単位ＵＮＩＴ１をワード線方向に何個配置するかによってメモリ容量を所望の値に設定することができる。さらに、各々のデータアクセス回路部１１からデータを並列に取り出し、また、その各々に対してデータを並列に入力する場合には、半導体記憶回路１のＩ／Ｏ幅をも、回路拡張単位ＵＮＩＴ１をワード線方向に何個配置するかによって所望の値に設定することができる。
【００５５】
これにより、極めて容易な方法で、チップ面積および回路特性が最適化された半導体記憶回路を設計することができる。
【００５６】
本実施形態では、メモリセルサブアレイ１０の列の両端にデータアクセス回路部１１および電源回路部１２を設けているが、配置順は特に問わない。
【００５７】
ここで、回路拡張単位ＵＮＩＴ１に含まれる電源回路部１２の電流供給能力を、４個のメモリセルサブアレイ１０を駆動するのに必要かつ十分な大きさとなるように最適化しておく。また、ドライバ回路１１１の駆動能力を、１個のデータアクセス回路部１１に含まれるデータアクセス回路の駆動に必要かつ十分な大きさとなるように最適化しておく。これにより、単に、回路拡張単位ＵＮＩＴ１をワード線方向に所望数配置するだけで、メモリセルアレイの規模に応じた最適な駆動能力を有する半導体記憶回路を得ることができる。
【００５８】
また、ドライバ回路１４１と、ワード線ドライバ回路１７と、ドライバ回路１５１とを、ビット線方向に直線状に並べて配置し、これらの回路が直線状に配置される領域には半導体記憶回路内の他の回路が配置されないようにする。こうすることによって、回路拡張単位ＵＮＩＴ１の配置数の増減に応じて、それぞれが占める回路領域を、ワード線方向に同時に同じ長さだけ拡縮することで、それぞれのドライバ回路の駆動能力を最適に設定することができる。ドライバ回路領域の拡縮に伴う無駄な領域の発生も最小に抑えることができる。すなわち、これにより、回路拡張単位ＵＮＩＴ１の配置数の増減に応じて、最適な駆動能力を有するドライバ回路を、無駄な空き領域が生じないように、効率よく配置することができる。
【００５９】
以上、本実施形態によると、回路拡張単位ＵＮＩＴ１をワード線方向に所望数配置するだけで、必要とされる記憶容量およびＩ／Ｏ幅を有し、かつ動作速度・消費電力などの観点から回路特性が最適化され、チップ面積が小さく抑えられた半導体記憶回路１を得ることができる。
【００６０】
なお、本実施形態に係るメモリセルアレイ１００の配置は、あくまでも一例であって、実際の配置は必要とする記憶容量およびＩ／Ｏ幅に応じてさまざまに変化する。また、本実施形態では、メモリセルアレイ１００の中間にロウデコーダ部１３を挿入した回路構成となっているが、本発明はこれに限定されるものではない。
【００６１】
また、上記説明は、半導体記憶回路１がＤＲＡＭであることを前提としたものであるが、本発明はこれに限定されるものではない。本発明の半導体記憶回路は、マスクＲＯＭやフラッシュメモリなどの各種ＲＯＭや、ＳＲＡＭ（Static Random Access Memory）などの各種ＲＡＭにも応用が可能である。本発明を、たとえば、ＳＲＡＭに応用する場合には、昇圧ポンプ回路１２２は、特に設ける必要がない。また、本発明を、たとえば、各種ＲＯＭに応用する場合には、特に、電源回路部１２自体を設ける必要がない。
【００６２】
また、半導体記憶回路１は、システムＬＳＩに含まれる混載ＤＲＡＭ等の混載メモリとして用いるのが好適であるが、単体のメモリとして用いてもよい。
【００６３】
また、本実施形態では、回路拡張単位ＵＮＩＴ１が、ワード線方向に関して１つのメモリセルサブアレイ１０に対応するものとしたが、必要に応じて、たとえば、ワード線方向に関して２つ以上のメモリセルサブアレイ１０をまとめて、回路拡張単位としてもよいのはもちろんである。その場合は、その２つ以上のメモリセルサブアレイ１０の配置されるピッチに合わせて、データアクセス回路部または電源回路部が同じピッチで配置されるようにしてもよい。
【００６４】
（第２の実施形態）
図７は、本発明に係る半導体記憶回路のレイアウト方法によってレイアウトされた、第２の実施形態に係る半導体記憶回路のレイアウトを示す。本実施形態の半導体記憶回路２は、ビット線方向（列方向、同図では左右の方向）に４個およびワード線方向（行方向、同図では上下の方向）に４個の行列状に配置されたメモリセルサブアレイ１０からなるメモリセルアレイ１００を備えている。以下、第１の実施形態に係る半導体記憶回路１における構成要素と同様のものについては、図１に付した符号と同一の符号で参照してその説明を省略し、第１の実施形態と異なる点についてのみ説明する。
【００６５】
半導体記憶回路２は、電源回路部１２が、ワード線方向の４個のメモリセルサブアレイ１０とともにビット線方向に並べられて配置されている点で、第１の実施形態に係る半導体記憶回路１とは、その構成が異なっている。
【００６６】
本実施形態の半導体記憶回路２について、そのレイアウトは、次のようにして行う。まず、メモリセルサブアレイ１０、データアクセス回路部１１、制御回路部１４、ロウデコーダ部１３、電源回路部１２、電源制御回路部１５などをそれぞれレイアウトする。次に、これらを図７に示すごとくアレイ配置する。この際、ロウデコーダ部１３と、ワード線方向に配置された４個のメモリセルサブアレイ１０と、電源回路部１２とが、すべて同一ピッチでビット線方向に配置されるので、これらをワード線方向に並べたもの、すなわち図７において回路拡張単位ＵＮＩＴ２として示した部分が、半導体記憶回路２のメモリ容量を変更する際の単位となる。すなわち、回路拡張単位ＵＮＩＴ２をビット線方向に何個配置するかによってメモリ容量を所望の値に設定することができる。
【００６７】
これにより、極めて容易な方法で、チップ面積および回路特性が最適化された半導体記憶回路を設計することができる。
【００６８】
ここで、第１の実施形態と同様に、回路拡張単位ＵＮＩＴ２に含まれる電源回路部１２の電流供給能力を、４個のメモリセルサブアレイ１０を駆動するのに必要かつ十分な大きさとなるように最適化しておく。また、ロウデコーダドライバ回路１３２の駆動能力を、１個のロウデコーダ回路１３１の駆動に必要かつ十分な大きさとなるように最適化しておく。これにより、単に、回路拡張単位ＵＮＩＴ２をビット線方向に所望数配置するだけで、メモリセルアレイの規模に応じた最適な駆動能力を有する半導体記憶回路を得ることができる。
【００６９】
また、ドライバ回路１４３と、データ線ドライバ回路１６と、ドライバ回路１５１とを、ワード線方向に直線状に並べて配置し、これらの回路が直線状に配置される領域には半導体記憶回路内の他の回路が配置されないようにする。こうすることによって、回路拡張単位ＵＮＩＴ２の配置数の増減に応じて、それぞれが占める回路領域を、ビット線方向に同時に同じ長さだけ拡縮することで、それぞれのドライバ回路の駆動能力を最適に設定することができる。ドライバ回路領域の拡縮に伴う無駄な領域の発生も最小に抑えることができる。すなわち、これにより、回路拡張単位ＵＮＩＴ２の配置数の増減に応じて、最適な駆動能力を有するドライバ回路を、無駄な空き領域が生じないように、効率よく配置することができる。
【００７０】
以上、本実施形態によると、回路拡張単位ＵＮＩＴ２をビット線方向に所望数配置するだけで、必要とされる記憶容量を有し、かつ動作速度・消費電力等の観点から回路特性が最適化され、チップ面積が小さく抑えられた半導体記憶回路２を得ることができる。
【００７１】
また、本実施形態では、回路拡張単位ＵＮＩＴ２が、ビット線方向に関して１つのメモリセルサブアレイ１０に対応するものとしたが、必要に応じて、たとえば、ビット線方向に関して２つ以上のメモリセルサブアレイ１０をまとめて、回路拡張単位としてもよいのはもちろんである。その場合は、その２つ以上のメモリセルサブアレイの配置されるピッチに合わせて、ロウデコーダ部または電源回路部が同じピッチで配置されるようにしてもよい。
【００７２】
また、第１の実施形態の場合と同様に、半導体記憶回路２は、システムＬＳＩに含まれる混載メモリとして用いるのが好適であるが、単体のメモリとして用いてもよい。図８は、混載メモリ３として用いる場合の構成を示す。記憶部５として、上に説明した半導体記憶回路１または２を用いる。演算部４は、記憶部５に対するデータの授受および制御を行う。
【００７３】
【発明の効果】
以上説明したように、本発明によると、ドライバ回路の駆動能力を記憶容量などにあわせて最適化して高速動作、あるいは、低消費電力動作を可能とし、かつ、チップ面積を小さく抑えながら、記憶容量が所望の値に設定された半導体記憶回路を短期間に低コストで提供することができる。
【図面の簡単な説明】
【図１】 本発明に係る半導体記憶回路のレイアウト方法によってレイアウトされた、第１の実施形態に係る半導体記憶回路のレイアウト図である。
【図２】 データアクセス回路部の内部構成図である。
【図３】 リードアンプとその周辺回路およびそのドライバ回路の回路図である。
【図４】 データアクセス回路部におけるドライバ回路の好ましい配置例を示す図である。
【図５】 電源回路の内部構成図である。
【図６】 昇圧ポンプ回路の回路図である。
【図７】 本発明に係る半導体記憶回路のレイアウト方法によってレイアウトされた、第２の実施形態に係る半導体記憶回路のレイアウト図である。
【図８】 本発明に係る半導体記憶回路のレイアウト方法によってレイアウトされた半導体集積回路を混載メモリとして用いるシステムＬＳＩを模式的に表す図である。
【符号の説明】
１，２ 半導体記憶回路
１０ メモリセルサブアレイ
１００ メモリセルアレイ
１１ データアクセス回路部
１１１，１１１ａ，１１１ｂ，１１１ｃ ドライバ回路
１２ 電源回路部
１２１ ビット線プリチャージ電源回路
１２２ 昇圧ポンプ回路
１３ ロウデコーダ部
１３１ ロウデコーダ回路
１３２ ロウデコーダドライバ回路
１４ 制御回路部
１４１，１４１ａ，１４１ｂ，１４１ｃ，１４３ ドライバ回路
１５ 電源制御回路部
１５１，１５１ａ，１５１ｂ ドライバ回路
１６ データ線ドライバ回路
１７ ワード線ドライバ回路
ＵＮＩＴ１，ＵＮＩＴ２ 回路拡張単位
Claims (12)
- 複数のメモリセルからなるメモリセルサブアレイを、ビット線方向およびワード線方向に、行列状に配置してなるメモリセルアレイを備えた半導体記憶回路のレイアウト方法であって、
前記メモリセルサブアレイと、前記メモリセルサブアレイのビット線方向の列に対応して設けられ、当該列に属する一または複数の前記メモリセルサブアレイのメモリセルに対してデータアクセスを行うデータアクセス回路および当該データアクセス回路を駆動する第１のドライバ回路を有するデータアクセス回路部とを、それぞれレイアウトするステップと、
前記メモリセルサブアレイと、前記データアクセス回路部とを、前記データアクセス回路部が、少なくとも一つの前記メモリセルサブアレイがワード線方向に配置されるピッチと同じピッチでワード線方向に配置されるように、ワード線方向に反復配置するステップとを備えた
ことを特徴とする半導体記憶回路のレイアウト方法。 - 請求項１に記載の半導体記憶回路のレイアウト方法において、
前記データアクセス回路部がワード線方向に配置されるピッチが、前記メモリセルサブアレイのワード線方向の配置を増やして半導体記憶回路の記憶容量を拡張する際の回路拡張単位のワード線方向の長さに相当するものである
ことを特徴とする半導体記憶回路のレイアウト方法。 - 請求項１に記載の半導体記憶回路のレイアウト方法において、
前記メモリセルサブアレイのビット線方向の列に対応して設けられ、半導体記憶回路内で用いられる電源電圧を供給する電源回路部をレイアウトするステップと、
前記電源回路部を、少なくとも一つの前記メモリセルサブアレイがワード線方向に配置されるピッチと同じピッチでワード線方向に配置されるように、ワード線方向に反復配置するステップとを備えた
ことを特徴とする半導体記憶回路のレイアウト方法。 - 請求項３に記載の半導体記憶回路のレイアウト方法において、
前記電源回路部がワード線方向に配置されるピッチが、前記メモリセルサブアレイのワード線方向の配置を増やして半導体記憶回路の記憶容量を拡張する際の回路拡張単位のワード線方向の長さに相当するものである
ことを特徴とする半導体記憶回路のレイアウト方法。 - 請求項１に記載の半導体記憶回路のレイアウト方法において、
第２のドライバ回路を有し、前記第２のドライバ回路を介して前記メモリセルアレイのワード線を選択するロウデコーダ回路の動作を制御する制御回路部をレイアウトするステップと、
前記制御回路部を、前記データアクセス回路部とともにワード線方向に配置されるように配置するステップとを備え、
前記データアクセス回路部は、前記メモリセルアレイのデータ線を駆動するデータ線ドライバ回路を有し、
前記データ線ドライバ回路と前記第２のドライバ回路とは、直線状に配置される
ことを特徴とする半導体記憶回路のレイアウト方法。 - 請求項５に記載の半導体記憶回路のレイアウト方法において、
前記データ線ドライバ回路および前記第２のドライバ回路のビット線方向の長さは、前記メモリセルサブアレイのビット線方向の配置を増減して、半導体記憶回路の記憶容量を拡縮する際に、対応して拡縮される
ことを特徴とする半導体記憶回路のレイアウト方法。 - 複数のメモリセルからなるメモリセルサブアレイを、ビット線方向およびワード線方向に、行列状に配置してなるメモリセルアレイを備えた半導体記憶回路のレイアウト方法であって、
前記メモリセルサブアレイと、前記メモリセルサブアレイのワード線方向の列に対応して設けられ、当該列に属する一または複数の前記メモリセルサブアレイのワード線を選択するロウデコーダ回路および当該ロウデコーダ回路を駆動するロウデコーダドライバ回路を有するロウデコーダ部とを、それぞれレイアウトするステップと、
前記メモリセルサブアレイと、前記ロウデコーダ部とを、前記ロウデコーダ部が、少なくとも一つの前記メモリセルサブアレイがビット線方向に配置されるピッチと同じピッチでビット線方向に配置されるよう、ビット線方向に反復配置するステップとを備えた
ことを特徴とする半導体記憶回路のレイアウト方法。 - 請求項７に記載の半導体記憶回路のレイアウト方法において、
前記ロウデコーダ部がビット線方向に配置されるピッチが、前記メモリセルサブアレイのビット線方向の配置を増やして半導体記憶回路の記憶容量を拡張する際の回路拡張単位のビット線方向の長さに相当するものである
ことを特徴とする半導体記憶回路のレイアウト方法。 - 請求項７に記載の半導体記憶回路のレイアウト方法において、
前記メモリセルサブアレイのワード線方向の列に対応して設けられ、半導体記憶回路内で用いられる電源電圧を供給する電源回路部をレイアウトするステップと、
前記電源回路部を、少なくとも一つの前記メモリセルサブアレイがビット線方向に配置されるピッチと同じピッチでビット線方向に配置されるように、ビット線方向に反復配置するステップとを備えた
ことを特徴とする半導体記憶回路のレイアウト方法。 - 請求項９に記載の半導体記憶回路のレイアウト方法において、
前記電源回路部がビット線方向に配置されるピッチが、前記メモリセルサブアレイのビット線方向の配置を増やして半導体記憶回路の記憶容量を拡張する際の回路拡張単位のビット線方向の長さに相当するものである
ことを特徴とする半導体記憶回路のレイアウト方法。 - 請求項７に記載の半導体記憶回路のレイアウト方法において、
第３のドライバ回路を有し、前記第３のドライバ回路を介して前記メモリセルアレイのメモリセルに対してデータアクセスを行うデータアクセス回路の動作を制御する制御回路部をレイアウトするステップと、
前記制御回路部を、前記ロウデコーダ部とともにビット線方向に配置されるように配置するステップとを備え、
前記ロウデコーダ部は、前記ロウデコーダ回路によって選択された前記メモリセルアレイのワード線を駆動するワード線ドライバ回路を有し、
前記ワード線ドライバ回路と前記第３のドライバ回路とは、直線状に配置される
ことを特徴とする半導体記憶回路のレイアウト方法。 - 請求項１１に記載の半導体記憶回路のレイアウト方法において、
前記ワード線ドライバ回路および前記第３のドライバ回路のワード線方向の長さは、前記メモリセルサブアレイのワード線方向の配置を増減して、半導体記憶回路の記憶容量を拡縮する際に、対応して拡縮される
ことを特徴とする半導体記憶回路のレイアウト方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003073225A JP4035074B2 (ja) | 2003-03-18 | 2003-03-18 | 半導体記憶回路のレイアウト方法 |
| US10/802,860 US6961260B2 (en) | 2003-03-18 | 2004-03-18 | Semiconductor storage circuit and layout method for the same |
| CNB2004100287898A CN100552813C (zh) | 2003-03-18 | 2004-03-18 | 半导体存储电路及其布局方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003073225A JP4035074B2 (ja) | 2003-03-18 | 2003-03-18 | 半導体記憶回路のレイアウト方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004281858A JP2004281858A (ja) | 2004-10-07 |
| JP4035074B2 true JP4035074B2 (ja) | 2008-01-16 |
Family
ID=32984727
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003073225A Expired - Fee Related JP4035074B2 (ja) | 2003-03-18 | 2003-03-18 | 半導体記憶回路のレイアウト方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6961260B2 (ja) |
| JP (1) | JP4035074B2 (ja) |
| CN (1) | CN100552813C (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100449556C (zh) * | 2007-02-05 | 2009-01-07 | 智原科技股份有限公司 | 集成电路的电路单元和相关技术与方法 |
| US8305834B2 (en) * | 2010-02-23 | 2012-11-06 | Qimonda Ag | Semiconductor memory with memory cell portions having different access speeds |
| CN116312674A (zh) * | 2021-12-21 | 2023-06-23 | 长鑫存储技术有限公司 | 存储阵列自动扩展方法、装置、设备及介质 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2725570B2 (ja) * | 1993-11-02 | 1998-03-11 | 日本電気株式会社 | 半導体メモリ装置 |
| US6333866B1 (en) * | 1998-09-28 | 2001-12-25 | Texas Instruments Incorporated | Semiconductor device array having dense memory cell array and heirarchical bit line scheme |
| JP2002025251A (ja) | 2000-07-06 | 2002-01-25 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US6638627B2 (en) * | 2000-12-13 | 2003-10-28 | Rochester Institute Of Technology | Method for electrostatic force bonding and a system thereof |
| JP3990125B2 (ja) * | 2001-08-29 | 2007-10-10 | 株式会社東芝 | 半導体メモリチップおよび半導体メモリ |
| JP3696144B2 (ja) | 2001-10-17 | 2005-09-14 | 株式会社東芝 | 半導体記憶装置 |
-
2003
- 2003-03-18 JP JP2003073225A patent/JP4035074B2/ja not_active Expired - Fee Related
-
2004
- 2004-03-18 CN CNB2004100287898A patent/CN100552813C/zh not_active Expired - Fee Related
- 2004-03-18 US US10/802,860 patent/US6961260B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| CN1534682A (zh) | 2004-10-06 |
| US20040184302A1 (en) | 2004-09-23 |
| US6961260B2 (en) | 2005-11-01 |
| CN100552813C (zh) | 2009-10-21 |
| JP2004281858A (ja) | 2004-10-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6314044B1 (en) | Semiconductor integrated circuit device | |
| US7359272B2 (en) | Circuit and method for an SRAM with reduced power consumption | |
| JP2725570B2 (ja) | 半導体メモリ装置 | |
| US5587959A (en) | Semiconductor memory device | |
| JP4247170B2 (ja) | 半導体記憶装置 | |
| JP2001222888A (ja) | 半導体記憶装置 | |
| US20230377611A1 (en) | Centralized placement of command and address signals in devices and systems | |
| JP4035074B2 (ja) | 半導体記憶回路のレイアウト方法 | |
| US20230005514A1 (en) | Command and address interface regions, and associated devices and systems | |
| KR100490657B1 (ko) | 메모리 출력능력의 가변제어 장치 및 방법 | |
| US20060098516A1 (en) | Semiconductor memory device | |
| US6169699B1 (en) | Semiconductor memory device | |
| JP2002063787A (ja) | 半導体集積装置およびそのリフレッシュ方法 | |
| JP4077140B2 (ja) | 半導体記憶装置 | |
| US6404698B1 (en) | Semiconductor memory device having column redundancy function | |
| US20020170019A1 (en) | Performance optimizing compiler for building a compiled DRAM | |
| US6457094B2 (en) | Memory array architecture supporting block write operation | |
| JPH10162589A (ja) | 強誘電体メモリ装置 | |
| JP2008146734A (ja) | 半導体記憶装置 | |
| JP2574444B2 (ja) | 半導体記憶装置 | |
| KR100206704B1 (ko) | 반도체 메모리 장치의 어레이 구성방법 | |
| KR19990034768A (ko) | 프리디코더를 구비한 반도체 메모리장치 | |
| JP2004265493A (ja) | 半導体集積回路 | |
| US6687182B2 (en) | Semiconductor memory device | |
| JPH11317505A (ja) | 半導体集積回路装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20061227 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070710 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070903 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20071002 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20071026 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101102 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111102 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121102 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121102 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131102 Year of fee payment: 6 |
|
| LAPS | Cancellation because of no payment of annual fees |