JP4247170B2 - 半導体記憶装置 - Google Patents
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Description
2…第2のプリデコード線(XB)
3…第2のプリデコード線(XA)
4…メモリセル
5…ビット線
6…センスアンプ部
10…メモリサブアレイブロック
11…サブワード線駆動回路
13…サブワード線レベルシフト回路
14…プリローデコーダ
15…昇圧電位発生回路
16…デカップリングキャパシタ
21…サブマクロ
22…単位レベルシフト回路
23…ワード線ドライバ制御回路
24…ワード線ドライバ
57…ロー系制御回路
58…ローアドレスバッファ
Claims (5)
- 複数のメモリセルが行列状に配置され、行方向に複数のメモリサブアレイブロックに分割されて成るメモリセルアレイと、
前記複数のメモリサブアレイブロックの各々に設けられ、行方向に延在して対応する前記複数のメモリセルに接続する複数のサブワード線と、
ワード線ドライバ制御回路を有して前記複数のメモリサブアレイブロックに夫々備えられ、前記ワード線ドライバ制御回路を通じて前記複数のサブワード線の内の1本を選択的に駆動する複数のサブワード線駆動回路と、
前記複数のメモリサブアレイブロックに夫々備えられ、前記複数のサブワード線駆動回路に昇圧した信号を供給する複数のサブワード線レベルシフト回路と、
前記複数のメモリサブアレイブロックを前記行方向に横切り、前記複数のサブワード線駆動回路の内の1つに備えられた前記ワード線ドライバ制御回路に接続される複数の第1のプリデコード線からなる第1のプリデコード線群と、
前記複数のメモリサブアレイブロックを前記行方向に横切り、前記複数のサブワード線レベルシフト回路が夫々対応するプリデコード線に選択的に接続されるように構成された複数の第2のプリデコード線からなる第2のプリデコード線群と、
前記複数のメモリセルの内の選択セルのアドレスをプリデコードして、前記複数のサブワード線の中で前記選択セルのローアドレスに対応するサブワード線の情報を前記第1および第2のプリデコード線群に送出するプリローデコーダと、
を具備することを特徴とする半導体記憶装置。 - 前記複数のサブワード線の信号電圧は、前記第1のプリデコード線群の信号電圧よりも高いことを特徴とする請求項1に記載の半導体記憶装置。
- 前記第1のプリデコード線群と前記第2のプリデコード線群は同一方向に配線されていることを特徴とする請求項1または2に記載の半導体記憶装置。
- 前記プリローデコーダは、前記複数のメモリサブアレイブロックより所定のメモリサブアレイブロックを選定し、前記第1および第2のプリデコーダ線、および前記複数のサブワード線レベルシフト回路と前記複数のサブワード線駆動回路を通じて前記所定のメモリサブアレイブロック中の前記複数のサブワード線の内の1つを選択的に活性化させることを特徴とする請求項1乃至3のいずれかに記載の半導体記憶装置。
- 複数のメモリセルが行列状に配置され、行方向に複数のメモリサブアレイブロックに分割されて成るメモリセルアレイと、
前記複数のメモリサブアレイブロックの各々に設けられ、行方向に延在して対応する前記複数のメモリセルに接続する複数のサブワード線と、
ワード線ドライバ制御回路を有して前記複数のメモリサブアレイブロックに夫々備えられ、前記ワード線ドライバ制御回路を通じて前記複数のサブワード線を駆動する複数のサブワード線駆動回路と、
前記複数のメモリサブアレイブロックに夫々備えられ、前記複数のサブワード線駆動回路に昇圧した信号を供給する複数のサブワード線レベルシフト回路と、
前記複数のメモリサブアレイブロックを前記行方向に横切り、前記複数のサブワード線駆動回路の内の1つに備えられた前記ワード線ドライバ制御回路に接続される複数の第1のプリデコード線からなる第1のプリデコード線群と、
前記複数のメモリサブアレイブロックを前記行方向に横切り、前記複数のサブワード線レベルシフト回路が夫々対応するプリデコード線に選択的に接続されるように構成された複数の第2のプリデコード線からなる第2のプリデコーダ線群と、
前記複数のメモリセルの内の選択セルのアドレスをプリデコードして、前記複数のサブワード線の中で前記選択セルのローアドレスに対応するサブワード線の情報を前記第1及び第2のプリデコード線群に送出するプリローデコーダと、
前記複数のサブワード線駆動回路と前記複数のサブワード線レベルシフト回路に昇圧電位を供給する内部昇圧電源生成回路と、
前記昇圧電位を安定化させるデカップリングキャパシタと、
を具備することを特徴とする半導体記憶装置。
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