JP3250525B2 - 半導体記憶装置 - Google Patents
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
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Description
【０００１】
【発明の属する技術分野】この発明は、半導体記憶装置
に係り、特に、二重ワード線方式を用い、かつ負電圧ワ
ード線方式を採用した半導体記憶装置に関する。
に係り、特に、二重ワード線方式を用い、かつ負電圧ワ
ード線方式を採用した半導体記憶装置に関する。
【０００２】
【従来の技術】半導体記憶装置の大容量化に伴って、メ
モリセルのより高集積化が要求されており、その一つの
方法として、メモリセル中にサブワード線駆動回路を配
置して、メタル配線からなるメインワード線を、ポリシ
リコン配線からなる複数のサブワード線に配分すること
によってワード線密度を向上するようにした、二重ワー
ド線方式が用いられるようになった。
モリセルのより高集積化が要求されており、その一つの
方法として、メモリセル中にサブワード線駆動回路を配
置して、メタル配線からなるメインワード線を、ポリシ
リコン配線からなる複数のサブワード線に配分すること
によってワード線密度を向上するようにした、二重ワー
ド線方式が用いられるようになった。
【０００３】図９は、二重ワード線方式の概念を説明す
るものである。以下、図９を参照して、二重ワード線方
式の半導体記憶装置における、ワード線とその駆動系の
概略構成と動作とを説明する。なお、図中においては、
ビット線とこれに関連する部分は省略して示されてい
る。図９に示された半導体記憶装置においては、メモリ
セルアレイ１００に対して、メインローデコーダ回路１
０１１，１０１２，…と、サブローデコーダ回路１０２
１，１０２２，…を有している。メインローデコーダ回
路１０１１，１０１ ２，…は、内部アドレス信号とロー
デコーダ回路制御信号とに応じて、そのいずれかが選択
される。例えばメインローデコーダ回路１０１１ が選
択されたとき、それに接続されたメインワード線ＭＷＬ
０が活性化される。また、サブローデコーダ回路１０２
１，１０２２，…は、内部アドレス信号とローデコーダ
回路制御信号とに応じて、いずれかのサブローデコーダ
回路が選択される。例えばサブローデコーダ回路１０２
１ が選択されたとき、サブローデコーダ回路１０２１
は、アドレスに応じて複数のサブワード選択線のいずれ
かを活性化する。各サブワード線駆動ブロック１０３
１１， １０３１２， …は、例えば４個のサブワード
線駆動回路を有し、サブワード選択線によって選択され
たサブワード線駆動回路が、それに接続されたサブワー
ド線例えばＳＷＬ０を活性化する。
るものである。以下、図９を参照して、二重ワード線方
式の半導体記憶装置における、ワード線とその駆動系の
概略構成と動作とを説明する。なお、図中においては、
ビット線とこれに関連する部分は省略して示されてい
る。図９に示された半導体記憶装置においては、メモリ
セルアレイ１００に対して、メインローデコーダ回路１
０１１，１０１２，…と、サブローデコーダ回路１０２
１，１０２２，…を有している。メインローデコーダ回
路１０１１，１０１ ２，…は、内部アドレス信号とロー
デコーダ回路制御信号とに応じて、そのいずれかが選択
される。例えばメインローデコーダ回路１０１１ が選
択されたとき、それに接続されたメインワード線ＭＷＬ
０が活性化される。また、サブローデコーダ回路１０２
１，１０２２，…は、内部アドレス信号とローデコーダ
回路制御信号とに応じて、いずれかのサブローデコーダ
回路が選択される。例えばサブローデコーダ回路１０２
１ が選択されたとき、サブローデコーダ回路１０２１
は、アドレスに応じて複数のサブワード選択線のいずれ
かを活性化する。各サブワード線駆動ブロック１０３
１１， １０３１２， …は、例えば４個のサブワード
線駆動回路を有し、サブワード選択線によって選択され
たサブワード線駆動回路が、それに接続されたサブワー
ド線例えばＳＷＬ０を活性化する。
【０００４】二重ワード線方式が用いられるのは、次の
ような理由による。ワード線をポリシリコン配線によっ
て形成した場合、配線ピッチを小さくできるが、高抵抗
なので、配線が長くなると配線端で遅延量が増加し、メ
モリの動作速度向上を妨げることになる。そこで、メイ
ンワード線を、配線ピッチを小さくすることは難しいが
低抵抗である、アルミニウム（Ａｌ）等の金属配線によ
って形成するとともに、メモリセルアレイ中にメインワ
ード線に沿って複数のサブワード線駆動ブロックを配置
し、それぞれのサブワード線駆動回路から短いサブワー
ド線を配線してメモリセルを接続する。このようにする
ことによって、ワード線密度を上げるとともに、メモリ
の動作速度を向上させることができる。なお、図９に示
された二重ワード線方式において、各奇数番目のサブロ
ーデコーダ回路と、各偶数番目のサブローデコーダ回路
とをそれぞれ並列に選択することによって、データの書
き込み，読み出し量を増加させるように構成することも
可能である。
ような理由による。ワード線をポリシリコン配線によっ
て形成した場合、配線ピッチを小さくできるが、高抵抗
なので、配線が長くなると配線端で遅延量が増加し、メ
モリの動作速度向上を妨げることになる。そこで、メイ
ンワード線を、配線ピッチを小さくすることは難しいが
低抵抗である、アルミニウム（Ａｌ）等の金属配線によ
って形成するとともに、メモリセルアレイ中にメインワ
ード線に沿って複数のサブワード線駆動ブロックを配置
し、それぞれのサブワード線駆動回路から短いサブワー
ド線を配線してメモリセルを接続する。このようにする
ことによって、ワード線密度を上げるとともに、メモリ
の動作速度を向上させることができる。なお、図９に示
された二重ワード線方式において、各奇数番目のサブロ
ーデコーダ回路と、各偶数番目のサブローデコーダ回路
とをそれぞれ並列に選択することによって、データの書
き込み，読み出し量を増加させるように構成することも
可能である。
【０００５】図１０は、半導体記憶装置の構成を例示す
るものである。以下、図１０を参照して、二重ワード線
方式の場合の、半導体記憶装置のやや詳細な構成と動作
とを説明する。図１０に示された半導体記憶装置は、メ
インローデコーダ回路１１１と、メインローデコーダ回
路１１１に接続されたメインワード線１１２と、サブロ
ーデコーダ回路１１３と、サブローデコーダ回路１１３
に接続されたサブワード選択線１１４と、サブワード選
択線１１４に接続された１つのサブワード線駆動ブロッ
クを形成する複数個の、例えば４個のサブワード線駆動
回路１１５と、各サブワード線駆動回路１１５に接続さ
れたサブワード線１１６と、各サブワード線１１６に横
方向に接続された複数個のメモリセル１１７と、各メモ
リセル１１７に縦方向に接続されたビット線１１８とか
らなる概略構成を有している。メインワード線１１２
は、メインローデコーダ回路１１１が選択されたとき、
活性化される。サブワード選択線１１４はサブローデコ
ーダ回路１１３の選択に応じて、そのいずれかが活性化
されることによって、対応するいずれか一つのサブワー
ド線駆動回路１１５が選択され、これによって、選択さ
れたサブワード線駆動回路１１５に接続されたサブワー
ド線１１６が活性化される。一方、ビット線１１８は、
図示されないカラム系駆動回路が選択されたことによっ
て活性化される。活性化されたサブワード線１１６と活
性化されたビット線１１８とに接続されたメモリセル１
１７は、それが接続されたサブワード線１１６がハイレ
ベル（昇圧電源電位Ｖｐｐ）のときセルトランジスタＱ
Ｍがオンになって、ビット線のハイレベル（電源電位Ｖ
ｃｃ）又はローレベル（接地電位ＧＮＤ）が、一端がＶ
ｃｃ／２に接続されたセル容量ＣＭに書き込まれる。セ
ル容量ＣＭに書き込まれた電荷は、サブワード線１１６
がローレベル（接地電位ＧＮＤ）のとき、セルトランジ
スタＱＭがオフになることによって保持される。
るものである。以下、図１０を参照して、二重ワード線
方式の場合の、半導体記憶装置のやや詳細な構成と動作
とを説明する。図１０に示された半導体記憶装置は、メ
インローデコーダ回路１１１と、メインローデコーダ回
路１１１に接続されたメインワード線１１２と、サブロ
ーデコーダ回路１１３と、サブローデコーダ回路１１３
に接続されたサブワード選択線１１４と、サブワード選
択線１１４に接続された１つのサブワード線駆動ブロッ
クを形成する複数個の、例えば４個のサブワード線駆動
回路１１５と、各サブワード線駆動回路１１５に接続さ
れたサブワード線１１６と、各サブワード線１１６に横
方向に接続された複数個のメモリセル１１７と、各メモ
リセル１１７に縦方向に接続されたビット線１１８とか
らなる概略構成を有している。メインワード線１１２
は、メインローデコーダ回路１１１が選択されたとき、
活性化される。サブワード選択線１１４はサブローデコ
ーダ回路１１３の選択に応じて、そのいずれかが活性化
されることによって、対応するいずれか一つのサブワー
ド線駆動回路１１５が選択され、これによって、選択さ
れたサブワード線駆動回路１１５に接続されたサブワー
ド線１１６が活性化される。一方、ビット線１１８は、
図示されないカラム系駆動回路が選択されたことによっ
て活性化される。活性化されたサブワード線１１６と活
性化されたビット線１１８とに接続されたメモリセル１
１７は、それが接続されたサブワード線１１６がハイレ
ベル（昇圧電源電位Ｖｐｐ）のときセルトランジスタＱ
Ｍがオンになって、ビット線のハイレベル（電源電位Ｖ
ｃｃ）又はローレベル（接地電位ＧＮＤ）が、一端がＶ
ｃｃ／２に接続されたセル容量ＣＭに書き込まれる。セ
ル容量ＣＭに書き込まれた電荷は、サブワード線１１６
がローレベル（接地電位ＧＮＤ）のとき、セルトランジ
スタＱＭがオフになることによって保持される。
【０００６】図１０に示された半導体記憶装置におい
て、メモリセル１１７を構成するセルトランジスタＱＭ
の閾値電圧Ｖｔｎは、サブスレッショルドリークを低減
するため、周辺のトランジスタの閾値電圧よりも高い値
になっている。このため、セルトランジスタＱＭのゲー
トに接続されたサブワード線１１６には、メモリセル１
１７の書き込み時、「セルトランジスタＱＭの閾値電圧
Ｖｔｎ＋書き込み電圧Ｖｃｃ」よりも高い電位を印加す
る必要があるので、サブワード線１１６のハイレベルと
して、電源電位Ｖｃｃよりも高い昇圧電源電位Ｖｐｐが
用いられている。
て、メモリセル１１７を構成するセルトランジスタＱＭ
の閾値電圧Ｖｔｎは、サブスレッショルドリークを低減
するため、周辺のトランジスタの閾値電圧よりも高い値
になっている。このため、セルトランジスタＱＭのゲー
トに接続されたサブワード線１１６には、メモリセル１
１７の書き込み時、「セルトランジスタＱＭの閾値電圧
Ｖｔｎ＋書き込み電圧Ｖｃｃ」よりも高い電位を印加す
る必要があるので、サブワード線１１６のハイレベルと
して、電源電位Ｖｃｃよりも高い昇圧電源電位Ｖｐｐが
用いられている。
【０００７】一方、半導体記憶装置の大容量化に伴う低
電圧化の要求に応じて、昇圧電源電位Ｖｐｐを低く抑え
ることが求められており、このため、セルトランジスタ
ＱＭの閾値電圧Ｖｔｎをよりも低くすることが必要にな
るが、閾値電圧Ｖｔｎの低下に基づく、セルトランジス
タＱＭのオフ時のリークによる、メモリセルのホールド
特性の悪化を防止するために、サブワード線１１６のロ
ーレベルとして、負電位Ｖｎｂを用いる方式が採用され
るようになった。この場合の負電位Ｖｎｂには、通常、
基板電位Ｖｂｂとは異なる電源が用いられる。これは、
Ｖｎｂ電源は、消費電流が大きく、擾乱に基づく雑音が
多い可能性があるので、基板電位を供給するＶｂｂ電源
と完全に分離して、トランジスタの閾値電圧に悪影響を
与えないようにするためである。
電圧化の要求に応じて、昇圧電源電位Ｖｐｐを低く抑え
ることが求められており、このため、セルトランジスタ
ＱＭの閾値電圧Ｖｔｎをよりも低くすることが必要にな
るが、閾値電圧Ｖｔｎの低下に基づく、セルトランジス
タＱＭのオフ時のリークによる、メモリセルのホールド
特性の悪化を防止するために、サブワード線１１６のロ
ーレベルとして、負電位Ｖｎｂを用いる方式が採用され
るようになった。この場合の負電位Ｖｎｂには、通常、
基板電位Ｖｂｂとは異なる電源が用いられる。これは、
Ｖｎｂ電源は、消費電流が大きく、擾乱に基づく雑音が
多い可能性があるので、基板電位を供給するＶｂｂ電源
と完全に分離して、トランジスタの閾値電圧に悪影響を
与えないようにするためである。
【０００８】図１１は、従来の半導体記憶装置における
ワード線駆動系の構成をブロック図によって示したもの
である。また、図１２は、従来のサブワード線駆動回路
におけるワード線活性化時の入力信号の信号レベルを示
したものである。従来のワード線駆動系は、図１１に示
すように、メインローデコーダ回路１２１と、サブロー
デコーダ回路１２２と、サブワード線駆動回路１２３
と、負電位発生回路１２４とから概略構成されている。
メインローデコーダ回路１２１は、内部アドレス信号と
ローデコーダ回路制御信号とに応じて、図１２に示すよ
うに、選択時、メインワード線ＭＷＬを昇圧電源電位Ｖ
ｐｐにするとともに、非選択時、メインワード線ＭＷＬ
を負電位Ｖｎｂにする。サブローデコーダ回路１２２
は、内部アドレス信号とローデコーダ回路制御信号とに
応じて、図１２に示すように、選択時、サブワード選択
線ＲＡを昇圧電源電位Ｖｐｐにし、サブワード選択線Ｒ
ＡＢを負電位Ｖｎｂにするとともに、非選択時、サブワ
ード選択線ＲＡを負電位Ｖｎｂにし、サブワード選択線
ＲＡＢを電源電位Ｖｃｃにする。サブワード線駆動回路
１２３は、メインワード線ＭＷＬとサブワード選択線Ｒ
Ａ，ＲＡＢの双方の選択時、サブワード線ＳＷＬを昇圧
電源電位Ｖｐｐにし、メインワード線ＭＷＬとサブワー
ド選択線ＲＡ，ＲＡＢのいずれか一方または双方の非選
択時、サブワード線ＳＷＬを負電位Ｖｎｂにする。負電
位発生回路１２４は、メインローデコーダ回路１２１，
サブローデコーダ回路１２１及びサブワード線駆動回路
１２３に対して、負電位Ｖｎｂを供給する。メインロー
デコーダ回路，サブローデコーダ回路及びサブワード線
駆動回路は、メモリセルアレイのＸ方向（ワード線方
向）の駆動のための、Ｘデコーダ回路を形成する。
ワード線駆動系の構成をブロック図によって示したもの
である。また、図１２は、従来のサブワード線駆動回路
におけるワード線活性化時の入力信号の信号レベルを示
したものである。従来のワード線駆動系は、図１１に示
すように、メインローデコーダ回路１２１と、サブロー
デコーダ回路１２２と、サブワード線駆動回路１２３
と、負電位発生回路１２４とから概略構成されている。
メインローデコーダ回路１２１は、内部アドレス信号と
ローデコーダ回路制御信号とに応じて、図１２に示すよ
うに、選択時、メインワード線ＭＷＬを昇圧電源電位Ｖ
ｐｐにするとともに、非選択時、メインワード線ＭＷＬ
を負電位Ｖｎｂにする。サブローデコーダ回路１２２
は、内部アドレス信号とローデコーダ回路制御信号とに
応じて、図１２に示すように、選択時、サブワード選択
線ＲＡを昇圧電源電位Ｖｐｐにし、サブワード選択線Ｒ
ＡＢを負電位Ｖｎｂにするとともに、非選択時、サブワ
ード選択線ＲＡを負電位Ｖｎｂにし、サブワード選択線
ＲＡＢを電源電位Ｖｃｃにする。サブワード線駆動回路
１２３は、メインワード線ＭＷＬとサブワード選択線Ｒ
Ａ，ＲＡＢの双方の選択時、サブワード線ＳＷＬを昇圧
電源電位Ｖｐｐにし、メインワード線ＭＷＬとサブワー
ド選択線ＲＡ，ＲＡＢのいずれか一方または双方の非選
択時、サブワード線ＳＷＬを負電位Ｖｎｂにする。負電
位発生回路１２４は、メインローデコーダ回路１２１，
サブローデコーダ回路１２１及びサブワード線駆動回路
１２３に対して、負電位Ｖｎｂを供給する。メインロー
デコーダ回路，サブローデコーダ回路及びサブワード線
駆動回路は、メモリセルアレイのＸ方向（ワード線方
向）の駆動のための、Ｘデコーダ回路を形成する。
【０００９】図１３は、従来のサブワード線駆動回路を
例示すものであって、（ａ）は回路構成を示し、（ｂ）
は動作タイミングチャートを示している。従来のサブワ
ード線駆動回路は、図１３（ａ）に示すように、４つの
ＮチャネルトランジスタＱＮ３１，ＱＮ３２，ＱＮ３
３，ＱＮ３４を有している。メインワード線ＭＷＬ及び
サブワード選択線ＲＡ，ＲＡＢが選択状態のとき、サブ
ワード線ＳＷＬは、メモリセルに対するデータ書き込み
状態になる。この状態は、図１３（ｂ）によって示され
る。メインワード線ＭＷＬは、メインローデコーダ回路
がアドレス入力によって選択されたとき、負電位Ｖｎｂ
から昇圧電源電位Ｖｐｐに変化する。トランジスタＱＮ
３３はゲートに昇圧電源電位Ｖｐｐを供給されているの
で、トランジスタＱＮ３１のゲートには、「トランジス
タＱＮ３３のゲート電位−トランジスタＱＮ３３の閾値
電圧」の電位が印加される。このとき、選択されたサブ
ワード選択線ＲＡがＶｎｂからＶｐｐに変化すると、ト
ランジスタＱＮ３１のゲート電位は容量カップリングに
よって、「トランジスタＱＮ３３のゲート電位−トラン
ジスタＱＮ３３の閾値電圧＋Ｖｐｐ−Ｖｎｂ」のレベル
付近まで上昇し、サブワード選択線ＲＡの電位Ｖｐｐを
レベル落ちすることなく、サブワード線ＳＷＬに伝達す
る。アクセス終了後、サブワード選択線ＲＡはＶｐｐか
らＶｎｂに変化し、サブワード選択線ＲＡＢはＶｎｂか
らＶｃｃに変化するので、サブワード線ＳＷＬの電位は
ＶｐｐからＶｎｂに変化する。そして、メインワード線
ＭＷＬがＶｐｐからＶｎｂに変化することによって、サ
ブワード線駆動回路は非選択状態に戻る。
例示すものであって、（ａ）は回路構成を示し、（ｂ）
は動作タイミングチャートを示している。従来のサブワ
ード線駆動回路は、図１３（ａ）に示すように、４つの
ＮチャネルトランジスタＱＮ３１，ＱＮ３２，ＱＮ３
３，ＱＮ３４を有している。メインワード線ＭＷＬ及び
サブワード選択線ＲＡ，ＲＡＢが選択状態のとき、サブ
ワード線ＳＷＬは、メモリセルに対するデータ書き込み
状態になる。この状態は、図１３（ｂ）によって示され
る。メインワード線ＭＷＬは、メインローデコーダ回路
がアドレス入力によって選択されたとき、負電位Ｖｎｂ
から昇圧電源電位Ｖｐｐに変化する。トランジスタＱＮ
３３はゲートに昇圧電源電位Ｖｐｐを供給されているの
で、トランジスタＱＮ３１のゲートには、「トランジス
タＱＮ３３のゲート電位−トランジスタＱＮ３３の閾値
電圧」の電位が印加される。このとき、選択されたサブ
ワード選択線ＲＡがＶｎｂからＶｐｐに変化すると、ト
ランジスタＱＮ３１のゲート電位は容量カップリングに
よって、「トランジスタＱＮ３３のゲート電位−トラン
ジスタＱＮ３３の閾値電圧＋Ｖｐｐ−Ｖｎｂ」のレベル
付近まで上昇し、サブワード選択線ＲＡの電位Ｖｐｐを
レベル落ちすることなく、サブワード線ＳＷＬに伝達す
る。アクセス終了後、サブワード選択線ＲＡはＶｐｐか
らＶｎｂに変化し、サブワード選択線ＲＡＢはＶｎｂか
らＶｃｃに変化するので、サブワード線ＳＷＬの電位は
ＶｐｐからＶｎｂに変化する。そして、メインワード線
ＭＷＬがＶｐｐからＶｎｂに変化することによって、サ
ブワード線駆動回路は非選択状態に戻る。
【００１０】メインワード線ＭＷＬ及び／又はサブワー
ド選択線ＲＡ，ＲＡＢの非選択状態では、サブワード線
ＳＷＬは、メモリセルのデータの保持状態となる。サブ
ワード線の非選択状態では、サブワード選択線ＲＡが負
電位Ｖｎｂ、サブワード選択線ＲＡＢが電源電位Ｖｃｃ
になるので、トランジスタＱＮ３２がオンになって、サ
ブワード線ＳＷＬは負電位Ｖｎｂになっている。この状
態は、メインワード線ＭＷＬが選択状態でも非選択状態
でも変わらない。なお、メインワード線ＭＷＬが非選択
状態（負電位Ｖｎｂ）で、サブワード選択線ＲＡが選択
状態（昇圧電源電位Ｖｐｐ）のとき、サブワード線ＳＷ
Ｌがフローティング状態になることを防止するため、ト
ランジスタＱＮ３４を介して、サブワード線ＳＷＬをメ
インワード線ＭＷＬに接続することによって、Ｖｎｂレ
ベルに保つようにしている。
ド選択線ＲＡ，ＲＡＢの非選択状態では、サブワード線
ＳＷＬは、メモリセルのデータの保持状態となる。サブ
ワード線の非選択状態では、サブワード選択線ＲＡが負
電位Ｖｎｂ、サブワード選択線ＲＡＢが電源電位Ｖｃｃ
になるので、トランジスタＱＮ３２がオンになって、サ
ブワード線ＳＷＬは負電位Ｖｎｂになっている。この状
態は、メインワード線ＭＷＬが選択状態でも非選択状態
でも変わらない。なお、メインワード線ＭＷＬが非選択
状態（負電位Ｖｎｂ）で、サブワード選択線ＲＡが選択
状態（昇圧電源電位Ｖｐｐ）のとき、サブワード線ＳＷ
Ｌがフローティング状態になることを防止するため、ト
ランジスタＱＮ３４を介して、サブワード線ＳＷＬをメ
インワード線ＭＷＬに接続することによって、Ｖｎｂレ
ベルに保つようにしている。
【００１１】図１４は、従来のメインローデコーダ回路
の構成を例示するものである。従来のメインローデコー
ダ回路は、図１４に示すように、ゲートＡＮＤ４１と、
ＰチャネルトランジスタＱＰ４１，ＱＰ４２，ＱＰ４
３，ＱＰ４４と、ＮチャネルトランジスタＱＮ４１，Ｑ
Ｎ４２，ＱＮ４３，ＱＮ４４と、インバータＩＮＶ４１
とを有している。メインワード線の選択時には、アドレ
ス入力ＩＮ０，ＩＮ１，…，ＩＮｍ−１のすべてがハイ
レベルとなり、アンドゲートＡＮＤ４１の出力がハイレ
ベルになるので、トランジスタＱＮ４１がオンして、ト
ランジスタＱＰ４１とトランジスタＱＮ４１の接続点が
接地電位ＧＮＤになり、これによって、トランジスタＱ
Ｐ４４がオンして、昇圧電源電位Ｖｐｐがメインワード
線ＭＷＬに出力される。一方、メインワード線の非選択
時には、アドレス入力ＩＮ０，ＩＮ１，…，ＩＮｍ−１
のいずれか一つでもハイレベルでないので、アンドゲー
トＡＮＤ４１の出力はロウレベルになり、インバータＩ
ＮＶ４１を介してトランジスタＱＮ４２のゲートにイン
バータＩＮＶ４１の電源電位Ｖｃｃが与えられるので、
トランジスタＱＮ４２がオンして、トランジスタＱＰ４
２とＱＮ４２の接続点が接地電位ＧＮＤになる。これに
よって、トランジスタＱＰ４３がオンしてトランジスタ
ＱＰ４３とトランジスタＱＮ４３の接続点が昇圧電源電
位Ｖｐｐになるので、トランジスタＱＮ４４がオンし
て、負電位Ｖｎｂがメインワード線ＭＷＬに出力され
る。
の構成を例示するものである。従来のメインローデコー
ダ回路は、図１４に示すように、ゲートＡＮＤ４１と、
ＰチャネルトランジスタＱＰ４１，ＱＰ４２，ＱＰ４
３，ＱＰ４４と、ＮチャネルトランジスタＱＮ４１，Ｑ
Ｎ４２，ＱＮ４３，ＱＮ４４と、インバータＩＮＶ４１
とを有している。メインワード線の選択時には、アドレ
ス入力ＩＮ０，ＩＮ１，…，ＩＮｍ−１のすべてがハイ
レベルとなり、アンドゲートＡＮＤ４１の出力がハイレ
ベルになるので、トランジスタＱＮ４１がオンして、ト
ランジスタＱＰ４１とトランジスタＱＮ４１の接続点が
接地電位ＧＮＤになり、これによって、トランジスタＱ
Ｐ４４がオンして、昇圧電源電位Ｖｐｐがメインワード
線ＭＷＬに出力される。一方、メインワード線の非選択
時には、アドレス入力ＩＮ０，ＩＮ１，…，ＩＮｍ−１
のいずれか一つでもハイレベルでないので、アンドゲー
トＡＮＤ４１の出力はロウレベルになり、インバータＩ
ＮＶ４１を介してトランジスタＱＮ４２のゲートにイン
バータＩＮＶ４１の電源電位Ｖｃｃが与えられるので、
トランジスタＱＮ４２がオンして、トランジスタＱＰ４
２とＱＮ４２の接続点が接地電位ＧＮＤになる。これに
よって、トランジスタＱＰ４３がオンしてトランジスタ
ＱＰ４３とトランジスタＱＮ４３の接続点が昇圧電源電
位Ｖｐｐになるので、トランジスタＱＮ４４がオンし
て、負電位Ｖｎｂがメインワード線ＭＷＬに出力され
る。
【００１２】図１５は、従来のサブローデコーダ回路の
構成を例示するものである。従来のサブローデコーダ回
路は、図１５に示すように、アンドゲートＡＮＤ５１
と、ＰチャネルトランジスタＱＰ５１，ＱＰ５２，ＱＰ
５３，ＱＰ５４と、ＮチャネルトランジスタＱＮ５１，
ＱＮ５２，ＱＮ５３，ＱＮ５４と、インバータＩＮＶ５
１とを有している。サブワード選択線の選択時には、ア
ドレス入力ＩＮ０，ＩＮ１，…，ＩＮｎ−１のすべてが
ハイレベルとなり、アンドゲートＡＮＤ５１の出力がハ
イレベルになるので、インバータＩＮＶ５１を介して、
トランジスタＱＰ５２のゲートにＧ接地電位ＧＮＤ与え
られ、トランジスタＱＰ５２がオンにされて、トランジ
スタＱＰ５２とトランジスタＱＮ５２の接続点が電源電
位Ｖｃｃになり、これによって、トランジスタＱＮ５３
がオンして、トランジスタＱＰ５３とトランジスタＱＮ
５３の接続点が負電位Ｖｎｂになるので、トランジスタ
ＱＰ５４がオンして、昇圧電源電位Ｖｐｐがサブワード
選択線ＲＡに出力される。さらに、トランジスタＱＰ５
２とトランジスタＱＮ５２の接続点が電源電位Ｖｃｃに
なることによって、トランジスタＱＮ５１がオンして、
負電位Ｖｎｂがサブワード選択線ＲＡＢに出力される。
一方、サブワード選択線の非選択時には、アドレス入力
ＩＮ０，ＩＮ１，…，ＩＮｍ−１のいずれか一つでもハ
イレベルでないので、アンドゲートＡＮＤ５１の出力は
ロウレベルになり、トランジスタＱＰ５１がオンして、
電源電位Ｖｃｃがサブワード選択線ＲＡＢに出力される
とともに、これによってトランジスタＱＮ５４がオンに
なって、負電位Ｖｎｂがサブワード選択線ＲＡに出力さ
れる。なおこのとき、トランジスタＱＰ５４はオフに保
たれている。
構成を例示するものである。従来のサブローデコーダ回
路は、図１５に示すように、アンドゲートＡＮＤ５１
と、ＰチャネルトランジスタＱＰ５１，ＱＰ５２，ＱＰ
５３，ＱＰ５４と、ＮチャネルトランジスタＱＮ５１，
ＱＮ５２，ＱＮ５３，ＱＮ５４と、インバータＩＮＶ５
１とを有している。サブワード選択線の選択時には、ア
ドレス入力ＩＮ０，ＩＮ１，…，ＩＮｎ−１のすべてが
ハイレベルとなり、アンドゲートＡＮＤ５１の出力がハ
イレベルになるので、インバータＩＮＶ５１を介して、
トランジスタＱＰ５２のゲートにＧ接地電位ＧＮＤ与え
られ、トランジスタＱＰ５２がオンにされて、トランジ
スタＱＰ５２とトランジスタＱＮ５２の接続点が電源電
位Ｖｃｃになり、これによって、トランジスタＱＮ５３
がオンして、トランジスタＱＰ５３とトランジスタＱＮ
５３の接続点が負電位Ｖｎｂになるので、トランジスタ
ＱＰ５４がオンして、昇圧電源電位Ｖｐｐがサブワード
選択線ＲＡに出力される。さらに、トランジスタＱＰ５
２とトランジスタＱＮ５２の接続点が電源電位Ｖｃｃに
なることによって、トランジスタＱＮ５１がオンして、
負電位Ｖｎｂがサブワード選択線ＲＡＢに出力される。
一方、サブワード選択線の非選択時には、アドレス入力
ＩＮ０，ＩＮ１，…，ＩＮｍ−１のいずれか一つでもハ
イレベルでないので、アンドゲートＡＮＤ５１の出力は
ロウレベルになり、トランジスタＱＰ５１がオンして、
電源電位Ｖｃｃがサブワード選択線ＲＡＢに出力される
とともに、これによってトランジスタＱＮ５４がオンに
なって、負電位Ｖｎｂがサブワード選択線ＲＡに出力さ
れる。なおこのとき、トランジスタＱＰ５４はオフに保
たれている。
【００１３】
【発明が解決しようとする課題】上記半導体記憶装置に
あっては、負電圧ワード線方式を採用した結果、ワード
線駆動回路を構成するトランジスタにおける、ゲート−
ソース，ドレイン間の最大印加電圧が大きいという問題
があった。また、メモリセルアレイとその周辺回路にお
ける、負電源の消費電流が大きいという問題があった。
あっては、負電圧ワード線方式を採用した結果、ワード
線駆動回路を構成するトランジスタにおける、ゲート−
ソース，ドレイン間の最大印加電圧が大きいという問題
があった。また、メモリセルアレイとその周辺回路にお
ける、負電源の消費電流が大きいという問題があった。
【００１４】図１６は、従来のサブワード線駆動回路に
おける、ゲート−ソース，ドレイン間最大印加電圧とそ
の印加場所及びそのときの入力信号値を示したものであ
る。図１３に示されたサブワード線駆動回路における、
ゲート−ソース，ドレイン間最大印加電圧は、トランジ
スタＱＮ３２のゲート−ドレイン間に生じる。このとき
の入力信号値は、サブワード選択線ＲＡＢの選択時にお
ける負電位Ｖｎｂ、メインワード線ＭＷＬの選択時にお
ける昇圧電源電位Ｖｐｐであって、ゲート−ソース，ド
レイン間最大印加電圧は、Ｖｐｐ＋｜Ｖｎｂ｜となる。
例えば、電源電位Ｖｃｃ＝１．８Ｖ、昇圧電源電位Ｖｐ
ｐ＝２．５Ｖ、負電位Ｖｎｂ＝−０．５ｖの場合、ゲー
ト−ソース，ドレイン間最大印加電圧は、Ｖｐｐ＋｜Ｖ
ｎｂ｜＝３Ｖである。
おける、ゲート−ソース，ドレイン間最大印加電圧とそ
の印加場所及びそのときの入力信号値を示したものであ
る。図１３に示されたサブワード線駆動回路における、
ゲート−ソース，ドレイン間最大印加電圧は、トランジ
スタＱＮ３２のゲート−ドレイン間に生じる。このとき
の入力信号値は、サブワード選択線ＲＡＢの選択時にお
ける負電位Ｖｎｂ、メインワード線ＭＷＬの選択時にお
ける昇圧電源電位Ｖｐｐであって、ゲート−ソース，ド
レイン間最大印加電圧は、Ｖｐｐ＋｜Ｖｎｂ｜となる。
例えば、電源電位Ｖｃｃ＝１．８Ｖ、昇圧電源電位Ｖｐ
ｐ＝２．５Ｖ、負電位Ｖｎｂ＝−０．５ｖの場合、ゲー
ト−ソース，ドレイン間最大印加電圧は、Ｖｐｐ＋｜Ｖ
ｎｂ｜＝３Ｖである。
【００１５】このように、ゲート−ソース，ドレイン間
最大印加電圧が上昇した結果、ゲート−ソース，ドレイ
ン間の耐圧を上げるために、ゲート部の酸化膜厚を増加
することが必要になる。この場合、サブワード線駆動回
路は、メモリセルアレイ中に設けられるため、サブワー
ド線駆動回路部とメモリセル部との酸化膜厚を同一にす
ることが製造工程上有利である。しかしながら、サブワ
ード線駆動回路のゲート−ソース，ドレイン間最大印加
電圧に相当する酸化膜厚とすると、セルトランジスタに
対しては、酸化膜厚が過大となり、このため、セルトラ
ンジスタの閾値電圧が低下して、データ保持時のリーク
電流が増加し、ホールド特性が悪化するので好ましくな
い。そこで、サブワード線駆動回路部とメモリセル部と
で酸化膜厚を異ならせることが必要になるが、これによ
って製造工程が複雑になるため、製造コストの上昇を招
くことが避けられない。
最大印加電圧が上昇した結果、ゲート−ソース，ドレイ
ン間の耐圧を上げるために、ゲート部の酸化膜厚を増加
することが必要になる。この場合、サブワード線駆動回
路は、メモリセルアレイ中に設けられるため、サブワー
ド線駆動回路部とメモリセル部との酸化膜厚を同一にす
ることが製造工程上有利である。しかしながら、サブワ
ード線駆動回路のゲート−ソース，ドレイン間最大印加
電圧に相当する酸化膜厚とすると、セルトランジスタに
対しては、酸化膜厚が過大となり、このため、セルトラ
ンジスタの閾値電圧が低下して、データ保持時のリーク
電流が増加し、ホールド特性が悪化するので好ましくな
い。そこで、サブワード線駆動回路部とメモリセル部と
で酸化膜厚を異ならせることが必要になるが、これによ
って製造工程が複雑になるため、製造コストの上昇を招
くことが避けられない。
【００１６】また、図１３に示されるように、従来のサ
ブワード線駆動回路においては、メインワード線ＭＷ
Ｌ，サブワード選択線ＲＡ，ＲＡＢは、いずれもロウレ
ベルが負電位Ｖｎｂになるため、サブワード線駆動回路
を経て負電源に電流が流入し、このため、負電源の消費
電流が大きい。
ブワード線駆動回路においては、メインワード線ＭＷ
Ｌ，サブワード選択線ＲＡ，ＲＡＢは、いずれもロウレ
ベルが負電位Ｖｎｂになるため、サブワード線駆動回路
を経て負電源に電流が流入し、このため、負電源の消費
電流が大きい。
【００１７】この発明は、上述の事情に鑑みてなされた
ものであって、サブワード線駆動回路におけるゲート−
ソース，ドレイン間の最大印加電圧を低くすることがで
きるとともに、負電源の消費電流が小さい半導体記憶装
置を提供することを目的としている。
ものであって、サブワード線駆動回路におけるゲート−
ソース，ドレイン間の最大印加電圧を低くすることがで
きるとともに、負電源の消費電流が小さい半導体記憶装
置を提供することを目的としている。
【００１８】
【課題を解決するための手段】上記課題を解決するため
に、請求項１記載の発明は、半導体記憶装置に係り、メ
インワード線に沿って配置されたサブワード線駆動回路
が、選択時、配下のサブワード線を電源電位より高い所
定正電位に制御するとともに、非選択時、上記サブワー
ド線を負電位に制御する二重ワード線方式の半導体記憶
装置であって、上記サブワード線駆動回路が、選択時上
記所定正電位となり非選択時グランド電位となる第１の
サブワード選択線と上記サブワード線との間に直列に接
続された第１及び第２のＰチャネルトランジスタと、上
記サブワード線と負電位間に並列に接続された第１及び
第２のＮチャネルトランジスタとからなり、上記第１の
Ｐチャネルトランジスタのゲートが選択時グランド電位
となり非選択時上記所定正電位となる第２のメインワー
ド線に接続され、上記第２のＰチャネルトランジスタの
ゲートが常時グランド電位に接続されているとともに、
上記第１のＮチャネルトランジスタのゲートが選択時グ
ランド電位となり非選択時電源電位となる第２のサブワ
ード選択線に接続され、上記第２のＮチャネルトランジ
スタのゲートが選択時グランド電位となり非選択時上記
電源電位となる第１のメインワード線に接続されている
とともに、上記第１及び第２のＮチャネルトランジスタ
が、選択時オフに保たれるようにその閾値電圧を設定さ
れていることを特徴としている。
に、請求項１記載の発明は、半導体記憶装置に係り、メ
インワード線に沿って配置されたサブワード線駆動回路
が、選択時、配下のサブワード線を電源電位より高い所
定正電位に制御するとともに、非選択時、上記サブワー
ド線を負電位に制御する二重ワード線方式の半導体記憶
装置であって、上記サブワード線駆動回路が、選択時上
記所定正電位となり非選択時グランド電位となる第１の
サブワード選択線と上記サブワード線との間に直列に接
続された第１及び第２のＰチャネルトランジスタと、上
記サブワード線と負電位間に並列に接続された第１及び
第２のＮチャネルトランジスタとからなり、上記第１の
Ｐチャネルトランジスタのゲートが選択時グランド電位
となり非選択時上記所定正電位となる第２のメインワー
ド線に接続され、上記第２のＰチャネルトランジスタの
ゲートが常時グランド電位に接続されているとともに、
上記第１のＮチャネルトランジスタのゲートが選択時グ
ランド電位となり非選択時電源電位となる第２のサブワ
ード選択線に接続され、上記第２のＮチャネルトランジ
スタのゲートが選択時グランド電位となり非選択時上記
電源電位となる第１のメインワード線に接続されている
とともに、上記第１及び第２のＮチャネルトランジスタ
が、選択時オフに保たれるようにその閾値電圧を設定さ
れていることを特徴としている。
【００１９】請求項２記載の発明は、請求項１記載の半
導体記憶装置に係り、メインローデコーダ回路を備え
て、アドレス信号とローデコーダ回路制御信号とに応じ
て上記第１及び第２のメインワード線の電位を上記選択
状態と非選択状態とに制御することを特徴としている。
導体記憶装置に係り、メインローデコーダ回路を備え
て、アドレス信号とローデコーダ回路制御信号とに応じ
て上記第１及び第２のメインワード線の電位を上記選択
状態と非選択状態とに制御することを特徴としている。
【００２０】請求項３記載の発明は、請求項１又は２記
載の半導体記憶装置に係り、サブローデコーダ回路を備
えて、上記アドレス信号とローデコーダ回路制御信号と
に応じて上記第１及び第２のサブワード選択線の電位を
上記選択状態と非選択状態とに制御することを特徴とし
ている。
載の半導体記憶装置に係り、サブローデコーダ回路を備
えて、上記アドレス信号とローデコーダ回路制御信号と
に応じて上記第１及び第２のサブワード選択線の電位を
上記選択状態と非選択状態とに制御することを特徴とし
ている。
【００２１】
【００２２】
【００２３】
【００２４】
【００２５】
【作用】この発明の構成では、メインワード線に沿って
配置されたサブワード線駆動回路が、選択時、配下のサ
ブワード線を所定正電位に制御して、該サブワード線に
接続されたメモリセルをデータ書き込み状態とし、非選
択時、該サブワード線を所定負電位に制御して、該メモ
リセルをデータ保持状態とするように構成されている半
導体記憶装置における、上記サブワード線駆動回路にお
いて、上記サブワード線を上記所定正電位に制御するた
めのトランジスタと上記サブワード線との間に常時オン
に制御されている別のトランジスタを有するとともに、
上記サブワード線を負電位に制御するためのトランジス
タが、選択時、ゲートが接地電位でもオフに保たれるよ
うにその閾値電圧を設定されているとともに、非選択
時、ゲートに上記所定正電位よりも低い正電位を与えら
れるように構成されているので、サブワード線駆動回路
を構成するトランジスタのゲート−ソース，ドレイン間
の最大印加電圧を低く保つことができる。
配置されたサブワード線駆動回路が、選択時、配下のサ
ブワード線を所定正電位に制御して、該サブワード線に
接続されたメモリセルをデータ書き込み状態とし、非選
択時、該サブワード線を所定負電位に制御して、該メモ
リセルをデータ保持状態とするように構成されている半
導体記憶装置における、上記サブワード線駆動回路にお
いて、上記サブワード線を上記所定正電位に制御するた
めのトランジスタと上記サブワード線との間に常時オン
に制御されている別のトランジスタを有するとともに、
上記サブワード線を負電位に制御するためのトランジス
タが、選択時、ゲートが接地電位でもオフに保たれるよ
うにその閾値電圧を設定されているとともに、非選択
時、ゲートに上記所定正電位よりも低い正電位を与えら
れるように構成されているので、サブワード線駆動回路
を構成するトランジスタのゲート−ソース，ドレイン間
の最大印加電圧を低く保つことができる。
【００２６】また、この発明の構成では、サブワード線
駆動回路における、上記第１のメインワード線のハイレ
ベルが電源電位、ロウレベルが接地電位であり、上記第
２のメインワード線のハイレベルが上記電源電位よりも
高い昇圧電源電位、ロウレベルが接地電位であり、上記
第１のサブワード選択線のハイレベルが上記昇圧電源電
位、ロウレベルが接地電位であり、上記第２のサブワー
ド選択線のハイレベルが電源電圧、ロウレベルが接地電
位であって、ロウレベルに負電位を使用しないので、負
電源の消費電流が小さい。
駆動回路における、上記第１のメインワード線のハイレ
ベルが電源電位、ロウレベルが接地電位であり、上記第
２のメインワード線のハイレベルが上記電源電位よりも
高い昇圧電源電位、ロウレベルが接地電位であり、上記
第１のサブワード選択線のハイレベルが上記昇圧電源電
位、ロウレベルが接地電位であり、上記第２のサブワー
ド選択線のハイレベルが電源電圧、ロウレベルが接地電
位であって、ロウレベルに負電位を使用しないので、負
電源の消費電流が小さい。
【００２７】
【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態について説明する。説明は、実施例を用い
て具体的に行なう。図１は、この発明の一実施例である
半導体記憶装置のワード線駆動系の構成を示すブロック
図である。また、図２は、同構成におけるワード線活性
化時のサブワード線駆動回路入力信号の信号レベルを示
す図である。この例のワード線駆動系は、図１に示すよ
うに、メインローデコーダ回路１と、サブローデコーダ
回路２と、サブワード線駆動回路３と、負電位発生回路
４とから概略構成されている。
の実施の形態について説明する。説明は、実施例を用い
て具体的に行なう。図１は、この発明の一実施例である
半導体記憶装置のワード線駆動系の構成を示すブロック
図である。また、図２は、同構成におけるワード線活性
化時のサブワード線駆動回路入力信号の信号レベルを示
す図である。この例のワード線駆動系は、図１に示すよ
うに、メインローデコーダ回路１と、サブローデコーダ
回路２と、サブワード線駆動回路３と、負電位発生回路
４とから概略構成されている。
【００２８】メインローデコーダ回路１は、内部アドレ
ス信号とローデコーダ回路制御信号とに応じて、図２に
示すように、選択時、メインワード線ＭＷＬ，ＭＷＬ’
を接地電位ＧＮＤにするとともに、非選択時、メインワ
ード線ＭＷＬを電源電位Ｖｃｃにし、メインワード線Ｍ
ＷＬ’を昇圧電源電位Ｖｐｐにする。サブローデコーダ
回路２は、内部アドレス信号とローデコーダ回路制御信
号とに応じて、選択時、サブワード選択線ＲＡを昇圧電
源電位Ｖｐｐにし、サブワード選択線ＲＡＢを接地電位
ＧＮＤにするとともに、非選択時、サブワード選択線Ｒ
Ａを接地電位ＧＮＤにし、サブワード選択線ＲＡＢを電
源電位Ｖｃｃにする。サブワード線駆動回路３は、メイ
ンワード線ＭＷＬ，ＭＷＬ’と、サブワード選択線Ｒ
Ａ，ＲＡＢの双方の選択時、サブワード線ＳＷＬを昇圧
電源電位Ｖｐｐにし、メインワード線ＭＷＬ，ＭＷＬ’
と、サブワード選択線ＲＡ，ＲＡＢのいずれか一方また
は双方の非選択時、サブワード線ＳＷＬを負電位Ｖｎｂ
にする。負電位発生回路４は、サブワード線駆動回路１
に対して、負電位Ｖｎｂを供給する。
ス信号とローデコーダ回路制御信号とに応じて、図２に
示すように、選択時、メインワード線ＭＷＬ，ＭＷＬ’
を接地電位ＧＮＤにするとともに、非選択時、メインワ
ード線ＭＷＬを電源電位Ｖｃｃにし、メインワード線Ｍ
ＷＬ’を昇圧電源電位Ｖｐｐにする。サブローデコーダ
回路２は、内部アドレス信号とローデコーダ回路制御信
号とに応じて、選択時、サブワード選択線ＲＡを昇圧電
源電位Ｖｐｐにし、サブワード選択線ＲＡＢを接地電位
ＧＮＤにするとともに、非選択時、サブワード選択線Ｒ
Ａを接地電位ＧＮＤにし、サブワード選択線ＲＡＢを電
源電位Ｖｃｃにする。サブワード線駆動回路３は、メイ
ンワード線ＭＷＬ，ＭＷＬ’と、サブワード選択線Ｒ
Ａ，ＲＡＢの双方の選択時、サブワード線ＳＷＬを昇圧
電源電位Ｖｐｐにし、メインワード線ＭＷＬ，ＭＷＬ’
と、サブワード選択線ＲＡ，ＲＡＢのいずれか一方また
は双方の非選択時、サブワード線ＳＷＬを負電位Ｖｎｂ
にする。負電位発生回路４は、サブワード線駆動回路１
に対して、負電位Ｖｎｂを供給する。
【００２９】図３は、この例におけるサブワード線駆動
回路を示すものであって、（ａ）は回路構成を示し、
（ｂ）は選択時の動作タイミングチャートを示してい
る。また、図４は、同サブワード線駆動回路の非選択時
の動作タイミングチャートを示している。同サブワード
線駆動回路は、図３（ａ）に示すように、２つのＰチャ
ネルトランジスタＱＰ１，ＱＰ２と、２つのＮチャネル
トランジスタＱＮ１，ＱＮ２とを有している。トランジ
スタＱＰ１はサブワード選択線ＲＡとトランジスタＱＰ
２間に接続され、そのゲートは、メインワード線ＭＷ
Ｌ’に接続されている。トランジスタＱＰ２はトランジ
スタＱＰ１とサブワード線ＳＷＬ間に接続され、そのゲ
ートは、接地電位に接続されている。トランジスタＱＮ
１はサブワード線ＳＷＬと負電位Ｖｎｂ間に接続され、
そのゲートは、サブワード選択線ＲＡＢに接続されてい
る。トランジスタＱＮ２は、サブワード線ＳＷＬと負電
位Ｖｎｂ間に接続され、そのゲートには、メインワード
線ＭＷＬが接続されている。
回路を示すものであって、（ａ）は回路構成を示し、
（ｂ）は選択時の動作タイミングチャートを示してい
る。また、図４は、同サブワード線駆動回路の非選択時
の動作タイミングチャートを示している。同サブワード
線駆動回路は、図３（ａ）に示すように、２つのＰチャ
ネルトランジスタＱＰ１，ＱＰ２と、２つのＮチャネル
トランジスタＱＮ１，ＱＮ２とを有している。トランジ
スタＱＰ１はサブワード選択線ＲＡとトランジスタＱＰ
２間に接続され、そのゲートは、メインワード線ＭＷ
Ｌ’に接続されている。トランジスタＱＰ２はトランジ
スタＱＰ１とサブワード線ＳＷＬ間に接続され、そのゲ
ートは、接地電位に接続されている。トランジスタＱＮ
１はサブワード線ＳＷＬと負電位Ｖｎｂ間に接続され、
そのゲートは、サブワード選択線ＲＡＢに接続されてい
る。トランジスタＱＮ２は、サブワード線ＳＷＬと負電
位Ｖｎｂ間に接続され、そのゲートには、メインワード
線ＭＷＬが接続されている。
【００３０】以下、図３及び図４を参照して、上記構成
のサブワード線駆動回路の動作を説明する。この例のサ
ブワード線駆動回路においては、サブワード線電位のプ
ルアップ用のＰチャネルトランジスタＱＰ１と、サブワ
ード線ＳＷＬの間には、ゲートを接地電位に接続するこ
とによって、常時オン状態に制御されているＰチャネル
トランジスタＱＰ２が挿入されている。また、サブワー
ド線電位のプルダウン用のＮチャネルトランジスタＱＮ
１，ＱＮ２の閾値電圧を通常よりも高くして、ソースが
負電位Ｖｎｂ、ゲートが接地電位ＧＮＤの場合でも、オ
フ状態になるようにされている。
のサブワード線駆動回路の動作を説明する。この例のサ
ブワード線駆動回路においては、サブワード線電位のプ
ルアップ用のＰチャネルトランジスタＱＰ１と、サブワ
ード線ＳＷＬの間には、ゲートを接地電位に接続するこ
とによって、常時オン状態に制御されているＰチャネル
トランジスタＱＰ２が挿入されている。また、サブワー
ド線電位のプルダウン用のＮチャネルトランジスタＱＮ
１，ＱＮ２の閾値電圧を通常よりも高くして、ソースが
負電位Ｖｎｂ、ゲートが接地電位ＧＮＤの場合でも、オ
フ状態になるようにされている。
【００３１】メインワード線ＭＷＬ，ＭＷＬ’及びサブ
ワード選択線ＲＡ，ＲＡＢが選択状態のとき、サブワー
ド線ＳＷＬは、メモリセルに対するデータ書き込み状態
になり、このときの各部のレベル変化は、図３（ｂ）に
示されるようになる。すなわち、メインワード線ＭＷ
Ｌ，ＭＷＬ’及びサブワード選択線ＲＡ，ＲＡＢが選択
状態のときは、内部アドレスのクロック変化に応じて、
メインワード線ＭＷＬが電源電位Ｖｃｃから接地電位Ｇ
ＮＤに変化し、メインワード線ＭＷＬ’が昇圧電源電位
Ｖｐｐから接地電位ＧＮＤに変化し、サブワード選択線
ＲＡが接地電位ＧＮＤから昇圧電源電位Ｖｐｐに変化
し、サブワード選択線ＲＡＢが電源電位Ｖｃｃから接地
電位ＧＮＤに変化する。これによって、サブワード線Ｓ
ＷＬには、トランジスタＱＮ１のオンに基づく負電位Ｖ
ｎｂレベルから、トランジスタＱＰ１，ＱＰ２のオンに
基づく、昇圧電源電位Ｖｐｐレベルへの変化が生じる。
アクセス終了後は、メインワード線ＭＷＬ，ＭＷＬ’及
びサブワード選択線ＲＡ，ＲＡＢがもとの状態に戻るこ
とによって、サブワード線ＳＷＬの電位は、昇圧電源電
位Ｖｐｐレベルから、負電位Ｖｎｂレベルに変化し、サ
ブワード線駆動回路はデータ保持状態になる。
ワード選択線ＲＡ，ＲＡＢが選択状態のとき、サブワー
ド線ＳＷＬは、メモリセルに対するデータ書き込み状態
になり、このときの各部のレベル変化は、図３（ｂ）に
示されるようになる。すなわち、メインワード線ＭＷ
Ｌ，ＭＷＬ’及びサブワード選択線ＲＡ，ＲＡＢが選択
状態のときは、内部アドレスのクロック変化に応じて、
メインワード線ＭＷＬが電源電位Ｖｃｃから接地電位Ｇ
ＮＤに変化し、メインワード線ＭＷＬ’が昇圧電源電位
Ｖｐｐから接地電位ＧＮＤに変化し、サブワード選択線
ＲＡが接地電位ＧＮＤから昇圧電源電位Ｖｐｐに変化
し、サブワード選択線ＲＡＢが電源電位Ｖｃｃから接地
電位ＧＮＤに変化する。これによって、サブワード線Ｓ
ＷＬには、トランジスタＱＮ１のオンに基づく負電位Ｖ
ｎｂレベルから、トランジスタＱＰ１，ＱＰ２のオンに
基づく、昇圧電源電位Ｖｐｐレベルへの変化が生じる。
アクセス終了後は、メインワード線ＭＷＬ，ＭＷＬ’及
びサブワード選択線ＲＡ，ＲＡＢがもとの状態に戻るこ
とによって、サブワード線ＳＷＬの電位は、昇圧電源電
位Ｖｐｐレベルから、負電位Ｖｎｂレベルに変化し、サ
ブワード線駆動回路はデータ保持状態になる。
【００３２】一方、メインワード線選択，サブワード選
択線非選択の場合は、図４（ａ）に示すように、内部ア
ドレスのクロック変化に応じて、メインワード線ＭＷＬ
が電源電位Ｖｃｃから接地電位ＧＮＤに変化し、メイン
ワード線ＭＷＬ’が昇圧電源電位Ｖｐｐから接地電位Ｇ
ＮＤに変化するが、サブワード選択線ＲＡは接地電位Ｇ
ＮＤに保たれ、サブワード選択線ＲＡＢは、電源電位Ｖ
ｃｃに保たれるので、トランジスタＱＮ１がオンになる
ことによって、サブワード線ＳＷＬは負電位Ｖｎｂに保
たれる。また、メインワード線非選択，サブワード選択
線選択の場合は、図４（ｂ）に示すように、サブワード
選択線ＲＡが接地電位ＧＮＤから昇圧電源電位Ｖｐｐに
変化し、サブワード選択線ＲＡＢが電源電位Ｖｃｃから
接地電位ＧＮＤに変化するが、メインワード線ＭＷＬは
電源電位Ｖｃｃに保たれ、メインワード線ＭＷＬ’は昇
圧電源電位Ｖｐｐに保たれるので、トランジスタＱＮ２
がオンになることによって、サブワード線ＳＷＬは負電
位Ｖｎｂに保たれる。さらに、メインワード線非選択，
サブワード選択線非選択の場合は、図４（ｃ）に示すよ
うに、メインワード線ＭＷＬは電源電位Ｖｃｃに保た
れ、メインワード線ＭＷＬ’は昇圧電源電位Ｖｐｐに保
たれ、サブワード選択線ＲＡは接地電位ＧＮＤに保た
れ、サブワード選択線ＲＡＢは電源電位Ｖｃｃに保たれ
るので、トランジスタＱＮ１，ＱＮ２がオンになること
によって、サブワード線ＳＷＬは負電位Ｖｎｂに保たれ
る。なお、図３（ｂ）及び図４において、Ｘはトランジ
スタＱＰ１とトランジスタＱＰ２の接続点を示し、Ｘ点
の電位は書き込み時には昇圧電源電位Ｖｐｐとなるが、
それ以外のときはトランジスタＱＰ２の閾値電圧に等し
いＶｐ２となる。
択線非選択の場合は、図４（ａ）に示すように、内部ア
ドレスのクロック変化に応じて、メインワード線ＭＷＬ
が電源電位Ｖｃｃから接地電位ＧＮＤに変化し、メイン
ワード線ＭＷＬ’が昇圧電源電位Ｖｐｐから接地電位Ｇ
ＮＤに変化するが、サブワード選択線ＲＡは接地電位Ｇ
ＮＤに保たれ、サブワード選択線ＲＡＢは、電源電位Ｖ
ｃｃに保たれるので、トランジスタＱＮ１がオンになる
ことによって、サブワード線ＳＷＬは負電位Ｖｎｂに保
たれる。また、メインワード線非選択，サブワード選択
線選択の場合は、図４（ｂ）に示すように、サブワード
選択線ＲＡが接地電位ＧＮＤから昇圧電源電位Ｖｐｐに
変化し、サブワード選択線ＲＡＢが電源電位Ｖｃｃから
接地電位ＧＮＤに変化するが、メインワード線ＭＷＬは
電源電位Ｖｃｃに保たれ、メインワード線ＭＷＬ’は昇
圧電源電位Ｖｐｐに保たれるので、トランジスタＱＮ２
がオンになることによって、サブワード線ＳＷＬは負電
位Ｖｎｂに保たれる。さらに、メインワード線非選択，
サブワード選択線非選択の場合は、図４（ｃ）に示すよ
うに、メインワード線ＭＷＬは電源電位Ｖｃｃに保た
れ、メインワード線ＭＷＬ’は昇圧電源電位Ｖｐｐに保
たれ、サブワード選択線ＲＡは接地電位ＧＮＤに保た
れ、サブワード選択線ＲＡＢは電源電位Ｖｃｃに保たれ
るので、トランジスタＱＮ１，ＱＮ２がオンになること
によって、サブワード線ＳＷＬは負電位Ｖｎｂに保たれ
る。なお、図３（ｂ）及び図４において、Ｘはトランジ
スタＱＰ１とトランジスタＱＰ２の接続点を示し、Ｘ点
の電位は書き込み時には昇圧電源電位Ｖｐｐとなるが、
それ以外のときはトランジスタＱＰ２の閾値電圧に等し
いＶｐ２となる。
【００３３】図５は、この例におけるメインローデコー
ダ回路の構成を示すものである。同メインローデコーダ
回路は、図５に示すように、アンドゲートＡＮＤ１１
と、ＰチャネルトランジスタＱＰ１１，ＱＰ１２と、Ｎ
チャネルトランジスタＱＮ１１，ＱＮ１２と、インバー
タＩＮＶ１１とを有している。トランジスタＱＮ１１は
トランジスタＱＰ１１と接地電位ＧＮＤ間に接続され、
そのゲートはアンドゲートＡＮＤ１１の出力に接続され
ている。トランジスタＱＮ１２はトランジスタＱＰ１２
と接地電位ＧＮＤ間に接続され、そのゲートはインバー
タＩＮＶ１１を介してアンドゲートＡＮＤ１１の出力に
接続されている。トランジスタＱＰ１１は昇圧電源電位
ＶｐｐとトランジスタＱＮ１１間に接続され、そのゲー
トはトランジスタＱＰ１２とトランジスタＱＮ１２の接
続点に接続されている。トランジスタＱＰ１２は昇圧電
源電位ＶｐｐとトランジスタＱＮ１２間に接続され、そ
のゲートはトランジスタＱＰ１１とトランジスタＱＮ１
１の接続点に接続されている。トランジスタＱＮ１２は
トランジスタＱＰ１２と接地電位ＧＮＤ間に接続され、
そのゲートはインバータＩＮＶ１１を介してアンドゲー
トＡＮＤ１１の出力に接続されている。
ダ回路の構成を示すものである。同メインローデコーダ
回路は、図５に示すように、アンドゲートＡＮＤ１１
と、ＰチャネルトランジスタＱＰ１１，ＱＰ１２と、Ｎ
チャネルトランジスタＱＮ１１，ＱＮ１２と、インバー
タＩＮＶ１１とを有している。トランジスタＱＮ１１は
トランジスタＱＰ１１と接地電位ＧＮＤ間に接続され、
そのゲートはアンドゲートＡＮＤ１１の出力に接続され
ている。トランジスタＱＮ１２はトランジスタＱＰ１２
と接地電位ＧＮＤ間に接続され、そのゲートはインバー
タＩＮＶ１１を介してアンドゲートＡＮＤ１１の出力に
接続されている。トランジスタＱＰ１１は昇圧電源電位
ＶｐｐとトランジスタＱＮ１１間に接続され、そのゲー
トはトランジスタＱＰ１２とトランジスタＱＮ１２の接
続点に接続されている。トランジスタＱＰ１２は昇圧電
源電位ＶｐｐとトランジスタＱＮ１２間に接続され、そ
のゲートはトランジスタＱＰ１１とトランジスタＱＮ１
１の接続点に接続されている。トランジスタＱＮ１２は
トランジスタＱＰ１２と接地電位ＧＮＤ間に接続され、
そのゲートはインバータＩＮＶ１１を介してアンドゲー
トＡＮＤ１１の出力に接続されている。
【００３４】次に、図５を参照して、上記構成のメイン
ローデコーダ回路の動作について説明する。メインワー
ド線の選択時には、アドレス入力ＩＮ０，ＩＮ１，…，
ＩＮｍ−１のすべてがハイレベルとなり、アンドゲート
ＡＮＤ１１の出力がハイレベルになるので、インバータ
ＩＮＶ１１のロウレベルの出力である接地電位ＧＮＤが
メインワード線ＭＷＬに出力されるとともに、トランジ
スタＱＮ１１がオンになるので、接地電位ＧＮＤがメイ
ンワード線ＭＷＬ’に出力される。一方、メインワード
線の非選択時には、アドレス入力ＩＮ０，ＩＮ１，…，
ＩＮｍ−１のいずれか一つでもハイレベルでないので、
アンドゲートＡＮＤ１１の出力はロウレベルになり、イ
ンバータＩＮＶ１１のハイレベルの出力である電源電位
Ｖｃｃがメインワード線ＭＷＬに出力されるとともに、
トランジスタＱＮ１２がオンになるので、トランジスタ
ＱＰ１２とトランジスタＱＮ１２の接続点が接地電位Ｇ
ＮＤになり、この結果、トランジスタＱＰ１１がオンし
て、昇圧電源電位Ｖｐｐがメインワード線ＭＷＬ’に出
力される。
ローデコーダ回路の動作について説明する。メインワー
ド線の選択時には、アドレス入力ＩＮ０，ＩＮ１，…，
ＩＮｍ−１のすべてがハイレベルとなり、アンドゲート
ＡＮＤ１１の出力がハイレベルになるので、インバータ
ＩＮＶ１１のロウレベルの出力である接地電位ＧＮＤが
メインワード線ＭＷＬに出力されるとともに、トランジ
スタＱＮ１１がオンになるので、接地電位ＧＮＤがメイ
ンワード線ＭＷＬ’に出力される。一方、メインワード
線の非選択時には、アドレス入力ＩＮ０，ＩＮ１，…，
ＩＮｍ−１のいずれか一つでもハイレベルでないので、
アンドゲートＡＮＤ１１の出力はロウレベルになり、イ
ンバータＩＮＶ１１のハイレベルの出力である電源電位
Ｖｃｃがメインワード線ＭＷＬに出力されるとともに、
トランジスタＱＮ１２がオンになるので、トランジスタ
ＱＰ１２とトランジスタＱＮ１２の接続点が接地電位Ｇ
ＮＤになり、この結果、トランジスタＱＰ１１がオンし
て、昇圧電源電位Ｖｐｐがメインワード線ＭＷＬ’に出
力される。
【００３５】図６は、この例におけるサブローデコーダ
回路の構成を示すものである。同サブローデコーダ回路
は、図６に示すように、アンドゲートＡＮＤ２１と、Ｐ
チャネルトランジスタＱＰ２１，ＱＰ２２と、Ｎチャネ
ルトランジスタＱＮ２１，ＱＮ２２と、インバータＩＮ
Ｖ２１とを有している。トランジスタＱＮ２１はトラン
ジスタＱＰ２１と接地電位ＧＮＤ間に接続され、そのゲ
ートはアンドゲートＡＮＤ２１の出力に接続されてい
る。トランジスタＱＮ２２はトランジスタＱＰ２２と接
地電位ＧＮＤ間に接続され、そのゲートはインバータＩ
ＮＶ２１を介してアンドゲートＡＮＤ２１の出力に接続
されている。トランジスタＱＰ２１は昇圧電源電位Ｖｐ
ｐとトランジスタＱＮ２１間に接続され、そのゲートは
トランジスタＱＰ２２とトランジスタＱＮ２２の接続点
に接続されている。トランジスタＱＰ２２は昇圧電源電
位ＶｐｐとトランジスタＱＮ２２間に接続され、そのゲ
ートはトランジスタＱＰ２１とトランジスタＱＮ２１の
接続点に接続されている。
回路の構成を示すものである。同サブローデコーダ回路
は、図６に示すように、アンドゲートＡＮＤ２１と、Ｐ
チャネルトランジスタＱＰ２１，ＱＰ２２と、Ｎチャネ
ルトランジスタＱＮ２１，ＱＮ２２と、インバータＩＮ
Ｖ２１とを有している。トランジスタＱＮ２１はトラン
ジスタＱＰ２１と接地電位ＧＮＤ間に接続され、そのゲ
ートはアンドゲートＡＮＤ２１の出力に接続されてい
る。トランジスタＱＮ２２はトランジスタＱＰ２２と接
地電位ＧＮＤ間に接続され、そのゲートはインバータＩ
ＮＶ２１を介してアンドゲートＡＮＤ２１の出力に接続
されている。トランジスタＱＰ２１は昇圧電源電位Ｖｐ
ｐとトランジスタＱＮ２１間に接続され、そのゲートは
トランジスタＱＰ２２とトランジスタＱＮ２２の接続点
に接続されている。トランジスタＱＰ２２は昇圧電源電
位ＶｐｐとトランジスタＱＮ２２間に接続され、そのゲ
ートはトランジスタＱＰ２１とトランジスタＱＮ２１の
接続点に接続されている。
【００３６】次に、図６を参照して、上記構成のサブロ
ーデコーダ回路の動作を説明する。サブワード選択線の
選択時には、アドレス入力ＩＮ０，ＩＮ１，…，ＩＮｎ
−１のすべてがハイレベルとなり、アンドゲートＡＮＤ
２１の出力がハイレベルになる。これによって、トラン
ジスタＱＮ２１がオンになるので、トランジスタＱＰ２
１とトランジスタＱＮ２１の接続点が接地電位ＧＮＤと
なり、この結果、トランジスタＱＰ２２がオンになっ
て、昇圧電源電位Ｖｐｐがサブワード選択線ＲＡに出力
される。また、アンドゲートＡＮＤ２１の出力がハイレ
ベルになることによって、インバータＩＮＶ２１のロウ
レベルの出力である接地電位ＧＮＤがサブワード選択線
ＲＡＢに出力される。一方、サブワード選択線の非選択
時には、アドレス入力ＩＮ０，ＩＮ１，…，ＩＮｎ−１
のいずれか一つでもハイレベルでないので、アンドゲー
トＡＮＤ２１の出力がロウレベルになる。これによっ
て、インバータＩＮＶ２１のハイレベルの出力である電
源電位Ｖｃｃがサブワード選択線ＲＡＢに出力されると
ともに、トランジスタＱＮ２２がオンになるので、接地
電位ＧＮＤがサブワード選択線ＲＡに出力される。
ーデコーダ回路の動作を説明する。サブワード選択線の
選択時には、アドレス入力ＩＮ０，ＩＮ１，…，ＩＮｎ
−１のすべてがハイレベルとなり、アンドゲートＡＮＤ
２１の出力がハイレベルになる。これによって、トラン
ジスタＱＮ２１がオンになるので、トランジスタＱＰ２
１とトランジスタＱＮ２１の接続点が接地電位ＧＮＤと
なり、この結果、トランジスタＱＰ２２がオンになっ
て、昇圧電源電位Ｖｐｐがサブワード選択線ＲＡに出力
される。また、アンドゲートＡＮＤ２１の出力がハイレ
ベルになることによって、インバータＩＮＶ２１のロウ
レベルの出力である接地電位ＧＮＤがサブワード選択線
ＲＡＢに出力される。一方、サブワード選択線の非選択
時には、アドレス入力ＩＮ０，ＩＮ１，…，ＩＮｎ−１
のいずれか一つでもハイレベルでないので、アンドゲー
トＡＮＤ２１の出力がロウレベルになる。これによっ
て、インバータＩＮＶ２１のハイレベルの出力である電
源電位Ｖｃｃがサブワード選択線ＲＡＢに出力されると
ともに、トランジスタＱＮ２２がオンになるので、接地
電位ＧＮＤがサブワード選択線ＲＡに出力される。
【００３７】図７は、この例における負電位発生回路の
構成を示すものである。同負電位発生回路は、図７に示
すように、基準電位発生回路１１と、負電位検出回路１
２と、チャージポンプ回路１３とから概略構成されてい
る。基準電位発生回路１１は、基準電位（正電位）を発
生する。負電位検出回路１２は、基準電位と出力負電位
Ｖｎｂとの差を検出し、これから演算を行なって、チャ
ージポンプ回路１２の出力電圧を制御するためのチャー
ジポンプ制御信号を発生する。チャージポンプ回路１３
は、チャージポンプ制御信号に応じて変化する負電位を
発生することによって、所要の負電位Ｖｎｂを出力す
る。
構成を示すものである。同負電位発生回路は、図７に示
すように、基準電位発生回路１１と、負電位検出回路１
２と、チャージポンプ回路１３とから概略構成されてい
る。基準電位発生回路１１は、基準電位（正電位）を発
生する。負電位検出回路１２は、基準電位と出力負電位
Ｖｎｂとの差を検出し、これから演算を行なって、チャ
ージポンプ回路１２の出力電圧を制御するためのチャー
ジポンプ制御信号を発生する。チャージポンプ回路１３
は、チャージポンプ制御信号に応じて変化する負電位を
発生することによって、所要の負電位Ｖｎｂを出力す
る。
【００３８】図８は、この例のサブワード線駆動回路に
おけるゲート−ソース，ドレイン間の最大印加電圧を示
す図である。すなわち、トランジスタＱＰ１のゲート−
ソース間では、昇圧電源電圧Ｖｐｐとなり、このときの
入力信号値は、サブワード選択線ＲＡが昇圧電源電位Ｖ
ｐｐ（選択状態）であり、メインワード線ＭＷＬ’が接
地電位ＧＮＤ（選択状態）である。また、トランジスタ
ＱＮ１のゲート−ドレイン間では、電源電位Ｖｃｃ＋｜
Ｖｎｂ｜となり、このときの入力信号値は、サブワード
選択線ＲＡＢが電源電位Ｖｃｃ（非選択状態）であり、
メインワード線ＭＷＬ’が接地電位ＧＮＤ（選択状態）
である。したがって、例えば、電源電位Ｖｃｃ＝１．８
Ｖ、昇圧電源電位Ｖｐｐ＝２．５Ｖ、負電位Ｖｎｂ＝−
０．５ｖの場合、ゲート−ソース，ドレイン間最大印加
電圧は、Ｖｐｐ＝２．５Ｖとなるので、図１６に示され
た従来例の場合より低下する。
おけるゲート−ソース，ドレイン間の最大印加電圧を示
す図である。すなわち、トランジスタＱＰ１のゲート−
ソース間では、昇圧電源電圧Ｖｐｐとなり、このときの
入力信号値は、サブワード選択線ＲＡが昇圧電源電位Ｖ
ｐｐ（選択状態）であり、メインワード線ＭＷＬ’が接
地電位ＧＮＤ（選択状態）である。また、トランジスタ
ＱＮ１のゲート−ドレイン間では、電源電位Ｖｃｃ＋｜
Ｖｎｂ｜となり、このときの入力信号値は、サブワード
選択線ＲＡＢが電源電位Ｖｃｃ（非選択状態）であり、
メインワード線ＭＷＬ’が接地電位ＧＮＤ（選択状態）
である。したがって、例えば、電源電位Ｖｃｃ＝１．８
Ｖ、昇圧電源電位Ｖｐｐ＝２．５Ｖ、負電位Ｖｎｂ＝−
０．５ｖの場合、ゲート−ソース，ドレイン間最大印加
電圧は、Ｖｐｐ＝２．５Ｖとなるので、図１６に示され
た従来例の場合より低下する。
【００３９】このように、この例の半導体記憶装置で
は、サブワード線駆動回路において、サブワード線ＳＷ
Ｌ電位のプルアップ用のＰチャネルトランジスタＱＰ１
とサブワード線ＳＷＬの間に、ゲートを接地電位に接続
することによって常時オン状態に制御されているＰチャ
ネルトランジスタＱＰ２を挿入したので、サブワード線
ＳＷＬが負電位Ｖｎｂの状態でも、トランジスタＱＰ２
とトランジスタＱＰ１の接続点Ｘの電位は、トランジス
タＱＰ２の閾値電圧であるＶｐ２であって、トランジス
タＱＰ１のゲート−ソース間最大印加電圧を昇圧電源電
圧Ｖｐｐに抑えることができる。もしもこの場合、トラ
ンジスタＱＰ２がないとすれば、トランジスタＱＰ１の
ゲート−ソース間電圧はＶｐｐ＋｜Ｖｎｂ｜となって、
従来回路の場合と同じになり、改善の効果を得ることが
できない。また、この例のサブワード線駆動回路では、
メインワード線をＭＷＬとＭＷＬ’の２本とし、メイン
ワード線ＭＷＬのハイレベルを電源電位Ｖｃｃとすると
ともに、サブワード線電位のプルダウン用のＮチャネル
トランジスタＱＮ１，ＱＮ２の閾値電圧を通常よりも高
くして、ソースが負電位Ｖｎｂ、ゲートが接地電位ＧＮ
Ｄの場合でも、オフ状態になるようにしたので、トラン
ジスタＱＮ１のゲート−ドレイン間の最大印加電圧をＶ
ｃｃ＋｜Ｖｎｂ｜に抑えることができる。もしもこの場
合、メインワード線ＭＷＬのレベルを昇圧電源電位Ｖｐ
ｐとすれば、トランジスタＱＮ１のゲート−ソース間電
圧はＶｐｐ＋｜Ｖｎｂ｜となって、従来回路の場合と同
じになり、改善の効果を得ることができない。なお、メ
インローデコーダ回路及びサブローデコーダ回路におい
ては、負電位Ｖｎｂを使用しないので、回路を構成する
トランジスタのゲート−ソース，ドレイン間最大印加電
圧が、昇圧電源電圧Ｖｐｐを超えることはない。
は、サブワード線駆動回路において、サブワード線ＳＷ
Ｌ電位のプルアップ用のＰチャネルトランジスタＱＰ１
とサブワード線ＳＷＬの間に、ゲートを接地電位に接続
することによって常時オン状態に制御されているＰチャ
ネルトランジスタＱＰ２を挿入したので、サブワード線
ＳＷＬが負電位Ｖｎｂの状態でも、トランジスタＱＰ２
とトランジスタＱＰ１の接続点Ｘの電位は、トランジス
タＱＰ２の閾値電圧であるＶｐ２であって、トランジス
タＱＰ１のゲート−ソース間最大印加電圧を昇圧電源電
圧Ｖｐｐに抑えることができる。もしもこの場合、トラ
ンジスタＱＰ２がないとすれば、トランジスタＱＰ１の
ゲート−ソース間電圧はＶｐｐ＋｜Ｖｎｂ｜となって、
従来回路の場合と同じになり、改善の効果を得ることが
できない。また、この例のサブワード線駆動回路では、
メインワード線をＭＷＬとＭＷＬ’の２本とし、メイン
ワード線ＭＷＬのハイレベルを電源電位Ｖｃｃとすると
ともに、サブワード線電位のプルダウン用のＮチャネル
トランジスタＱＮ１，ＱＮ２の閾値電圧を通常よりも高
くして、ソースが負電位Ｖｎｂ、ゲートが接地電位ＧＮ
Ｄの場合でも、オフ状態になるようにしたので、トラン
ジスタＱＮ１のゲート−ドレイン間の最大印加電圧をＶ
ｃｃ＋｜Ｖｎｂ｜に抑えることができる。もしもこの場
合、メインワード線ＭＷＬのレベルを昇圧電源電位Ｖｐ
ｐとすれば、トランジスタＱＮ１のゲート−ソース間電
圧はＶｐｐ＋｜Ｖｎｂ｜となって、従来回路の場合と同
じになり、改善の効果を得ることができない。なお、メ
インローデコーダ回路及びサブローデコーダ回路におい
ては、負電位Ｖｎｂを使用しないので、回路を構成する
トランジスタのゲート−ソース，ドレイン間最大印加電
圧が、昇圧電源電圧Ｖｐｐを超えることはない。
【００４０】また、この例のサブワード線駆動回路で
は、サブワード線のロウレベル以外には、負電位Ｖｎｂ
を使用しないので、負電源Ｖｎｂの消費電流が減少し、
負電源Ｖｎｂの消費電流が多い場合に、それぞれの負荷
に基づいて発生する擾乱に基づく雑音の影響を避けるこ
とができる。さらに、メインローデコーダ回路及びサブ
ローデコーダ回路に対する負電位Ｖｎｂの配線が不要に
なったことによって、前述のようにメインワード線が１
本増加しても、全体として配線数を削減することが可能
になる。
は、サブワード線のロウレベル以外には、負電位Ｖｎｂ
を使用しないので、負電源Ｖｎｂの消費電流が減少し、
負電源Ｖｎｂの消費電流が多い場合に、それぞれの負荷
に基づいて発生する擾乱に基づく雑音の影響を避けるこ
とができる。さらに、メインローデコーダ回路及びサブ
ローデコーダ回路に対する負電位Ｖｎｂの配線が不要に
なったことによって、前述のようにメインワード線が１
本増加しても、全体として配線数を削減することが可能
になる。
【００４１】以上、この発明の実施例を図面により詳述
してきたが、具体的な構成はこの実施例に限られたもの
ではなく、この発明の要旨を逸脱しない範囲の設計の変
更等があってもこの発明に含まれる。例えば、メモリセ
ルアレイに対するメインワード線とビット線の数、及び
各メインワード線ごとのサブワード線駆動回路の数とサ
ブワード線の数の構成は任意である。またメインローデ
コーダ回路，サブローデコーダ回路及びサブワード線駆
動回路における、ＮチャネルトランジスタとＰチャネル
トランジスタとは、回路設計と電源構成とに応じて、任
意に相互に置き換えることが可能である。
してきたが、具体的な構成はこの実施例に限られたもの
ではなく、この発明の要旨を逸脱しない範囲の設計の変
更等があってもこの発明に含まれる。例えば、メモリセ
ルアレイに対するメインワード線とビット線の数、及び
各メインワード線ごとのサブワード線駆動回路の数とサ
ブワード線の数の構成は任意である。またメインローデ
コーダ回路，サブローデコーダ回路及びサブワード線駆
動回路における、ＮチャネルトランジスタとＰチャネル
トランジスタとは、回路設計と電源構成とに応じて、任
意に相互に置き換えることが可能である。
【００４２】
【発明の効果】以上説明したように、この発明の半導体
記憶装置によれば、サブワード線駆動回路を含むＸデコ
ーダ回路全体における、ゲート−ソース，ドレイン間の
最大印加電圧を昇圧電源電圧Ｖｐｐに抑えることがで
き、従来技術の場合のＶｐｐ＋｜Ｖｎｂ｜と比べて低減
できるので、従来技術のように、ゲート−ソース，ドレ
イン間の酸化膜厚を増加する必要がなく、製造工程上有
利であるとともに、酸化膜厚の増加によるセルトランジ
スタの閾値電圧の低下に基づくホールド特性の悪化を防
ぐことができる。また、Ｘデコーダ回路において、サブ
ワード線のロウレベル以外には負電位Ｖｎｂを使用しな
いので、負電源の消費電流を減少させることができ、負
電源消費電流の増加に基づく負電位Ｖｎｂにおける雑音
を低減するとともに、サブワード線駆動回路以外のＸデ
コーダ回路に対する負電位Ｖｎｂの配線が不要になるの
で、半導体記憶装置における配線数を低減することが可
能になる。
記憶装置によれば、サブワード線駆動回路を含むＸデコ
ーダ回路全体における、ゲート−ソース，ドレイン間の
最大印加電圧を昇圧電源電圧Ｖｐｐに抑えることがで
き、従来技術の場合のＶｐｐ＋｜Ｖｎｂ｜と比べて低減
できるので、従来技術のように、ゲート−ソース，ドレ
イン間の酸化膜厚を増加する必要がなく、製造工程上有
利であるとともに、酸化膜厚の増加によるセルトランジ
スタの閾値電圧の低下に基づくホールド特性の悪化を防
ぐことができる。また、Ｘデコーダ回路において、サブ
ワード線のロウレベル以外には負電位Ｖｎｂを使用しな
いので、負電源の消費電流を減少させることができ、負
電源消費電流の増加に基づく負電位Ｖｎｂにおける雑音
を低減するとともに、サブワード線駆動回路以外のＸデ
コーダ回路に対する負電位Ｖｎｂの配線が不要になるの
で、半導体記憶装置における配線数を低減することが可
能になる。
【図面の簡単な説明】
【図１】この発明の一実施例である半導体記憶装置のワ
ード線駆動系の構成を示すブロック図である。
ード線駆動系の構成を示すブロック図である。
【図２】同ワード線駆動系を構成するサブワード線駆動
回路におけるワード線活性時の入力信号の信号レベルを
示す図である。
回路におけるワード線活性時の入力信号の信号レベルを
示す図である。
【図３】同ワード線駆動系を構成するサブワード線駆動
回路を示す図である。
回路を示す図である。
【図４】同サブワード線駆動回路における非選択時の動
作タイミングチャートを示す図である。
作タイミングチャートを示す図である。
【図５】同ワード線駆動系を構成するメインローデコー
ダ回路を示す回路図である。
ダ回路を示す回路図である。
【図６】同ワード線駆動系を構成するサブローデコーダ
回路を示す回路図である。
回路を示す回路図である。
【図７】同ワード線駆動系を構成する負電位発生回路を
示す回路図である。
示す回路図である。
【図８】同サブワード線駆動回路におけるゲート−ソー
ス，ドレイン間の最大印加電圧を示す図である。
ス，ドレイン間の最大印加電圧を示す図である。
【図９】従来から知られている二重ワード線方式の概念
を説明するための図である。
を説明するための図である。
【図１０】従来の半導体記憶装置の構成を例示する図で
ある。
ある。
【図１１】同半導体記憶装置におけるワード線駆動系の
電気的構成を示すブロック図である。
電気的構成を示すブロック図である。
【図１２】従来のサブワード線駆動回路におけるワード
線活性化時の入力信号の信号レベルを示す図である。
線活性化時の入力信号の信号レベルを示す図である。
【図１３】従来のサブワード線駆動回路を例示する図で
ある。
ある。
【図１４】従来のメインローデコーダ回路の構成を例示
する図である。
する図である。
【図１５】従来のサブローデコーダ回路の構成を例示す
る図である。
る図である。
【図１６】従来のサブワード線駆動回路における、ゲー
ト−ソース，ドレイン間最大印加電圧とその印加場所及
びそのときの入力信号値を示す図である。
ト−ソース，ドレイン間最大印加電圧とその印加場所及
びそのときの入力信号値を示す図である。
１ メインローデコーダ回路 ２ サブローデコーダ回路 ３ サブワード線駆動回路 ４ 負電位発生回路 １１ 基準電位発生回路 １２ 負電位検出回路 １３ チャージボンプ回路 ＱＰ１，ＱＰ２，ＱＰ１１，ＱＰ１２，ＱＰ２１，ＱＰ
２２ Ｐチャネルトランジスタ ＱＮ１，ＱＮ２，ＱＮ１１，ＱＮ１２，ＱＮ２１，ＱＮ
２２ Ｎチャネルトランジスタ ＡＮＤ１，ＡＮＤ１１，ＡＮＤ２１ アンドゲート ＩＮＶ１，ＩＮＶ１１，ＩＮＶ２１ インバータ
２２ Ｐチャネルトランジスタ ＱＮ１，ＱＮ２，ＱＮ１１，ＱＮ１２，ＱＮ２１，ＱＮ
２２ Ｎチャネルトランジスタ ＡＮＤ１，ＡＮＤ１１，ＡＮＤ２１ アンドゲート ＩＮＶ１，ＩＮＶ１１，ＩＮＶ２１ インバータ
Claims (3)
- 【請求項１】 メインワード線に沿って配置されたサブ
ワード線駆動回路が、選択時、配下のサブワード線を電
源電位より高い所定正電位に制御するとともに、非選択
時、前記サブワード線を負電位に制御する二重ワード線
方式の半導体記憶装置であって、 前記サブワード線駆動回路が、選択時前記所定正電位と
なり非選択時グランド電位となる第１のサブワード選択
線と前記サブワード線との間に直列に接続された第１及
び第２のＰチャネルトランジスタと、前記サブワード線
と負電位間に並列に接続された第１及び第２のＮチャネ
ルトランジスタとからなり、 前記第１のＰチャネルトランジスタのゲートが選択時グ
ランド電位となり非選択時前記所定正電位となる第２の
メインワード線に接続され、前記第２のＰチャネルトラ
ンジスタのゲートが常時グランド電位に接続されている
とともに、前記第１のＮチャネルトランジスタのゲート
が選択時グランド電位となり非選択時電源電位となる第
２のサブワード選択線に接続され、前記第２のＮチャネ
ルトランジスタのゲートが選択時グランド電位となり非
選択時前記電源電位となる第１のメインワード線に接続
されているとともに、前記第１及び第２のＮチャネルト
ランジスタが、選択時オフに保たれるようにその閾値電
圧を設定されていることを特徴とする半導体記憶装置。 - 【請求項２】 メインローデコーダ回路を備えて、アド
レス信号とローデコーダ回路制御信号とに応じて前記第
１及び第２のメインワード線の電位を前記選択状態と非
選択状態とに制御することを特徴とする請求項１記載の
半導体記憶装置。 - 【請求項３】 サブローデコーダ回路を備えて、前記ア
ドレス信号とローデコーダ回路制御信号とに応じて前記
第１及び第２のサブワード選択線の電位を前記選択状態
と非選択状態とに制御することを特徴とする請求項１又
は２記載の半導体記憶装置。
Priority Applications (4)
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| JP22915398A JP3250525B2 (ja) | 1998-08-13 | 1998-08-13 | 半導体記憶装置 |
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- 1999-08-12 US US09/373,177 patent/US6249477B1/en not_active Expired - Fee Related
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