JPH11283369A

JPH11283369A - 半導体集積回路装置

Info

Publication number: JPH11283369A
Application number: JP10081916A
Authority: JP
Inventors: Hidetoshi Iwai; 秀俊岩井
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1998-03-27
Filing date: 1998-03-27
Publication date: 1999-10-15

Abstract

(57)【要約】【課題】ＭＯＳトランジスタのサブスレッショルドリ
ーク電流を増加させることなく、動作速度を向上させ
る。【解決手段】サブワード線の振幅時に降圧電圧Ｖ_PP〜
負電圧Ｖ_NNまで振幅させるネガティブワード線方式のＤ
ＲＡＭであるメモリに設けられたサブワードドライバ１
２は、ＰチャネルＭＯＳのトランジスタＴ１とＮチャネ
ルＭＯＳのトランジスタＴ２とにより構成され、このサ
ブワードドライバ１２のトランジスタＴ１，Ｔ２のゲー
ト酸化膜厚のみが周辺回路などに用いられるトランジス
タ、たとえば、メモリセルなどのトランジスタよりも厚
膜化されており、高耐圧ワードドライバ構成となってお
り、メモリ１の信頼性を妨げることなく、動作の高速化
を行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路装
置に関し、特に、ネガティブワード線方式のＤＲＡＭ
（ＤｙｎａｍｉｃＲａｍｄｏｍＡｃｃｅｓｓＭｅ
ｍｏｒｙ）における動作速度の高速化に適用して有効な
技術に関するものである。

【０００２】

【従来の技術】本発明者が検討したところによれば、Ｄ
ＲＡＭなどの半導体集積回路装置においては、メモリセ
ルのサブスレッショルドリークを低減し、リフレッシュ
特性を向上させるために、サブワードドライバを選択す
る選択信号ならびにメインワード線を駆動する駆動信号
を昇圧電圧Ｖ_PP（2.５Ｖ程度）〜負電圧Ｖ_NN（−1.０Ｖ
程度の負電圧）に振幅する、いわゆる、ネガティブワー
ド線方式が知られている。

【０００３】なお、この種の半導体集積回路装置につい
て詳しく述べてある例としては、株式会社培風館、１９
９４年１１月５日発行「アドバンストエレクトロニク
スＩ−９超ＬＳＩメモリ」伊藤清男（著）、Ｐ１４２
〜Ｐ１７６があり、この文献には、ＤＲＡＭにおける読
み出し系回路の回路構成などが記載されている。

【０００４】

【発明が解決しようとする課題】ところが、上記のよう
なネガティブワード線方式の半導体集積回路装置では、
次のような問題点があることが本発明者により見い出さ
れた。

【０００５】すなわち、ワード線を駆動するワードドラ
イバに用いられるＭＯＳトランジスタのサブスレッショ
ルドリーク電流を防止するために、それらＭＯＳトラン
ジスタのしきい値電圧Ｖｔｈを大きくする必要があり、
ＭＯＳトランジスタのゲート膜厚を薄膜化にも限界が生
じてしまい、ＭＯＳトランジスタのドライバビリティが
低下してしまうという問題がある。

【０００６】本発明の目的は、ＭＯＳトランジスタのサ
ブスレッショルドリーク電流を増加させることなく、動
作速度を向上させることのできる半導体集積回路装置を
提供することにある。

【０００７】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【０００８】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。

【０００９】すなわち、本発明の半導体集積回路装置
は、メインワード線によって共通制御が行われ、前記メ
インワード線を多分割化してサブワード線とした階層形
ワード線構成により構成され、前記サブワード線振幅の
低電圧レベルを基準電圧よりも低い負電圧にするネガテ
ィブワード線方式であって、プリデコード信号に基づい
て前記メインワード線の駆動を行う駆動信号ならびに駆
動されたメインワード線に対応する選択信号に基づいて
サブワード線を駆動するサブワードドライバに用いられ
たＭＩＳトランジスタのゲート酸化膜厚のみを膜厚化
し、高耐圧化したものである。

【００１０】それにより、ワードドライバのトランジス
タのゲート酸化膜のみを厚膜化するので、周辺回路など
のトランジスタのドライバビリティを向上させながらワ
ードドライバを高耐圧化させることができる。

【００１１】また、本発明の半導体集積回路装置は、メ
インワード線によって共通制御が行われ、前記メインワ
ード線を多分割化してサブワード線とした階層形ワード
線構成により構成され、前記サブワード線振幅の低電圧
レベルを基準電圧よりも低い負電圧にするネガティブワ
ード線方式であって、プリデコード信号に基づいてメイ
ンワード線の駆動を行う駆動信号ならびに駆動されたメ
インワード線に対応する選択信号に基づいてサブワード
線を駆動するサブワードドライバが、ＰチャネルＭＩＳ
である第１、第２のトランジスタと、ＮチャネルＭＩＳ
である第３、第４のトランジスタとから構成されるイン
バータよりなるものである。

【００１２】さらに、本発明の半導体集積回路装置は、
前記サブワードドライバが、第１のトランジスタの一方
の接続部に選択信号が入力され、第４のトランジスタの
他方の接続部に負電圧が供給され、第２のトランジスタ
のゲートに基準電位が供給され、第３のトランジスタの
ゲートに電源電圧が供給され、第１、第４のゲートには
メインワード線の反転信号が入力され、第１〜第４のト
ランジスタが直列接続された構成よりなるものである。

【００１３】それらにより、サブワードドライバにおけ
る第１〜第４のトランジスタのゲート酸化膜厚も周辺回
路などに用いられるトランジスタと同じ膜厚に薄膜化で
きるので、製造効率を大幅に向上できる。

【００１４】また、本発明の半導体集積回路装置は、ワ
ード線振幅の低電圧レベルを基準電位よりも低い負電圧
にするネガティブワード線方式において、ローデコーダ
の出力を受けてワード線に選択パルス電圧を与え、ワー
ド線を選択するワードドライバに用いられたＭＩＳトラ
ンジスタのゲート酸化膜厚のみを膜厚化し、高耐圧化し
たものである。

【００１５】それにより、ワードドライバのトランジス
タのゲート酸化膜のみを厚膜化するので、周辺回路など
のトランジスタのドライバビリティを向上させながらワ
ードドライバを高耐圧化させることができる。

【００１６】さらに、本発明の半導体集積回路装置は、
ワード線振幅の低電圧レベルを基準電位よりも低い負電
圧にするネガティブワード線方式において、ローデコー
ダの出力を受けてワード線に選択パルス電圧を与え、ワ
ード線を選択するワードドライバが、ＰチャネルＭＩＳ
である第５、第６のトランジスタと、ＮチャネルＭＩＳ
である第７、第８のトランジスタとから構成されるイン
バータよりなるものである。

【００１７】また、本発明の半導体集積回路装置は、前
記ワードドライバが、第５のトランジスタの一方の接続
部に降圧電圧が入力され、第８のトランジスタの他方の
接続部に負電圧が供給され、第６のトランジスタのゲー
トに基準電位が供給され、第７のトランジスタのゲート
に電源電圧が供給され、第５、第８のゲートにはローデ
コーダから出力されるデコード信号の反転信号が入力さ
れ、第５〜第８のトランジスタが直列接続された構成よ
りなるものである。

【００１８】それらにより、ワードドライバにおける第
５〜第８のトランジスタのゲート酸化膜厚も周辺回路な
どに用いられるトランジスタと同じ膜厚に薄膜化できる
ので、製造効率を大幅に向上できる。

【００１９】以上のことにより、周辺回路などに用いら
れるトランジスタのゲート酸化膜を薄膜化できるので、
動作速度を大幅に向上でき、かつ半導体集積回路装置の
信頼性を向上することができる。

【００２０】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。

【００２１】（実施の形態１）図１は、本発明の実施の
形態１による階層形ワード線構造のメモリにおけるブロ
ック図、図２は、本発明の実施の形態１によるメモリに
設けられたメインワードドライバ部およびサブワードド
ライバ周辺のブロック図、図３は、本発明の実施の形態
１によるサブワードドライバの回路図である。

【００２２】本実施の形態１において、階層形ワード線
構造のＤＲＡＭであるメモリ（半導体集積回路装置）１
は、記憶の最小単位であるメモリセルＳが規則正しくア
レイ状に並べられてメモリアレイ２が設けられている。

【００２３】また、メモリアレイ２には、センスアンプ
３が接続されており、このセンスアンプ３は、該メモリ
アレイ２のセル読み出し信号を増幅する。センスアンプ
３には、該メモリアレイ２の内、列方向のビット線を選
択する列デコーダ４が接続されてる。その列デコーダ４
には、該列デコーダ４からの出力を受けてビット線に選
択パルス電圧を与える列ドライバが備えられている。

【００２４】列デコーダ４には、ラッチ回路５が接続さ
れており、このラッチ回路５は、アドレスバッファ６な
らびにクロック発生回路７と接続されている。ラッチ回
路５は、アドレスバッファ６から出力された列方向のア
ドレス信号をラッチする。

【００２５】アドレスバッファ６には、ラッチ回路８が
接続されている。また、ラッチ回路８には、クロック発
生回路７が接続されている。このラッチ回路８は、行方
向のアドレス信号をラッチする。アドレスバッファ６に
は、行、列方向のアドレス信号が入力され、それぞれの
内部アドレス信号を発生させて出力する。

【００２６】ラッチ回路８は、プリデコーダ９およびメ
インワードドライバ部１０と接続されている。プリデコ
ーダ９は、ＦＸドライバ部１１を介してサブワードドラ
イバ１２とも接続されている。

【００２７】プリデコーダ９は、ラッチ回路８から出力
されるアドレス信号を受けて階層化されたメインワード
線およびサブワード線のプリデコードを行う。メインワ
ードドライバ部１０は、プリデコーダ９のプリデコード
信号などに基づいて、駆動信号や選択信号を生成する。

【００２８】ＦＸドライバ部１１は、プリデコーダ９の
プリデコード信号に基づいて選択信号線を駆動する。サ
ブワードドライバ１２は、メインワードドライバ部１
０、ＦＸドライバ１１から出力される信号に基づいてサ
ブワード線を駆動する。

【００２９】また、クロック発生回路７には、リフレッ
シュカウンタ１３が接続されており、このクロック発生
回路７は、ラッチ回路５，８やリフレッシュ周期のカウ
ントを行うリフレッシュカウンタ１３などに所定の周波
数のクロック信号を供給する。

【００３０】センスアンプ３およびラッチ回路５には、
メインアンプ１４が接続され、このメインアンプ１４に
は、入力バッファ１５ならびに出力バッファ１６が接続
されている。

【００３１】入力バッファは１５は、入力データを所定
のタイミングにより取り込み、出力バッファ１６、出力
データを所定のタイミングによって出力する。メインア
ンプ１４は、出力バッファ１４および入力バッファ１５
を介した入出力データの増幅を行う。

【００３２】また、メモリ１は、サブワード線の振幅時
における高電圧レベルである降圧電圧Ｖ_PP〜低電圧レベ
ルである負電圧Ｖ_NNまで振幅させるネガティブワード線
方式となっており、たとえば、降圧電圧Ｖ_PPは、3.３Ｖ
程度の電源電圧Ｖ_CCを2.５Ｖ程度に昇圧し、負電圧Ｖ_NN
は、グランド電位（基準電位）Ｖ_SSを−1.０Ｖ程度の負
電圧にしている。さらに、メモリ１には、ワード線電位
などに用いられる前述した降圧電圧Ｖ_PPを生成する降圧
電源回路１７が設けられている。

【００３３】そして、これらセンスアンプ３、列デコー
ダ４、アドレスバッファ６、クロック発生回路７、ラッ
チ回路５，８、リフレッシュカウンタ１３、メインアン
プ１４、データ入力バッファ１５、データ出力バッファ
１６および降圧電源回路１７により周辺回路が構成され
ている。

【００３４】次に、プリデコーダ９、メインワードドラ
イバ部１０、ＦＸドライバ部１１ならびにサブワードド
ライバ１２の構成について、図２を用いて説明する。ま
た、図２においては、ＲＯＷ系のデコーダ部のみが示さ
れている。

【００３５】まず、メインワードドライバ部１０には、
プリデコーダ９のプリデコード信号が入力されており、
そのプリデコード信号に基づいてメインワード線ＭＷＬ
の駆動を行う駆動信号を出力するメインワードドライバ
１０ａが設けられている。

【００３６】また、ＦＸドライバ部１１にも、プリデコ
ーダ９のプリデコード信号が入力されており、駆動され
たメインワード線ＭＷＬに対応するサブワードドライバ
１２の選択を行う選択信号を出力するＦＸドライバ１１
ａが設けられている。

【００３７】また、メインワードドライバ１０ａの後段
には、該メインワードドライバ１０ａから出力された駆
動信号を電源電圧Ｖ_CCから降圧電源Ｖ_PPに変換するレベ
ル変換回路１０ｂが設けられ、ＦＸドライバ１１ａの後
段には、選択信号の電圧を電源電圧Ｖ_CCから降圧電源Ｖ
_PPに変換するレベル変換回路１１ｂが設けられている。

【００３８】そして、メインワードドライバ９ａから出
力された駆動信号は、レベル変換回路１０ｂによりレベ
ル変換された後、ワインワード線ＭＷＬを介してメモリ
アレイ２上に設けられたサブワードドライバ１２に出力
される。

【００３９】ＦＸドライバ１１ａから出力された選択信
号は、レベル変換回路１１ｂによってレベル変換された
後、選択信号線ＦＸを介してサブワードドライバ１２に
出力される。

【００４０】さらに、それぞれのサブワード線ＳＷＬに
設けられたサブワードドライバ１２は、前述した駆動信
号、選択信号に基づいて所定のサブワード線ＳＷＬの駆
動を行う。

【００４１】このサブワードドライバ１２の前段には、
メインワード線ＭＷＬの信号におけるグランド電位Ｖ_SS
を負電圧Ｖ_NNに降圧するレベル変換回路１２ａならびに
選択信号線ＦＸの信号のグランド電位Ｖ_SSを負電圧Ｖ_NN
に降圧するレベル変換回路１２ｂが設けられており、サ
ブワード線ＳＷＬの振幅が昇圧電圧Ｖ_PP〜負電圧Ｖ_NNと
なるネガティブワード線方式となる。

【００４２】次に、サブワードドライバ１２における回
路構成について、図３を用いて説明する。

【００４３】サブワードドライバ１２は、ＰチャネルＭ
ＯＳトランジスタであるトランジスタ（ＭＩＳトランジ
スタ）Ｔ１とＮチャネルＭＯＳトランジスタであるトラ
ンジスタ（ＭＩＳトランジスタ）Ｔ２とにより構成され
ている。

【００４４】トランジスタＴ１の一方の接続部は選択信
号線ＦＸと電気的に接続されている。トランジスタＴ
１，Ｔ２のゲートは、それぞれメインワード線ＭＷＬと
電気的に接続されている。

【００４５】トランジスタＴ１の他方の接続部は、トラ
ンジスタＴ２の一方の接続部と電気的に接続されてお
り、この接続部がサブワード線ＳＷＬと電気的に接続さ
れている。トランジスタＴ２の他方の接続部には、負電
圧Ｖ_NNが供給されている。

【００４６】また、このサブワードドライバ１２におけ
るトランジスタＴ１，Ｔ２は、いずれもゲート酸化膜
が、周辺回路などに用いられるトランジスタ、たとえ
ば、メモリセルなどのトランジスタよりも厚膜化されて
おり、高耐圧ワードドライバ構成となっている。

【００４７】次に、本実施の形態の作用について説明す
る。

【００４８】まず、サブワード線ＳＷＬを活性化させる
場合、選択されるサブワードドライバ１２に接続されて
いるメインワード線ＭＷＬは負電圧Ｖ_NNのＬｏ信号とな
り、選択信号線ＦＸは降圧電圧Ｖ_PPのＨｉ信号となる。

【００４９】また、サブワードドライバ１０のトランジ
スタＴ１はＯＮとなり、トランジスタＴ２はＯＦＦとな
るので、サブワード線ＳＷＬを降圧電圧Ｖ_PPとすること
ができる。

【００５０】この時、ＯＦＦとなっているトランジスタ
Ｔ２のゲートには、負電圧Ｖ_NNの−1.０Ｖが供給されて
おり、トランジスタＴ２の一方の接続部には、トランジ
スタＴ１がＯＮとなっているので降圧電圧Ｖ_PPの2.５Ｖ
が印加されていることになる。トランジスタＴ２のゲー
トと一方の接続部との間には、3.５Ｖの電圧がかかるこ
とになる。

【００５１】次に、サブワード線ＳＷＬを非活性化にさ
せる場合、選択されるサブワードドライバ１２に接続さ
れているメインワード線ＭＷＬは降圧電圧Ｖ_PPのＨｉ信
号となり、選択信号線は負電圧Ｖ_NNのＬｏ信号となる。

【００５２】さらに、サブワードドライバ１２のトラン
ジスタＴ１はＯＦＦとなり、トランジスタＴ２がＯＮと
なるので、サブワード線ＳＷＬを負電圧Ｖ_NNとすること
ができる。

【００５３】この時、ＯＦＦとなっているトランジスタ
Ｔ１のゲートには、降圧電圧Ｖ_PPの2.５Ｖが供給されて
おり、トランジスタＴ１の他方の接続部には、トランジ
スタＴ１がＯＮとなっているので負電圧Ｖ_NNの−1.０Ｖ
が印加されていることになる。トランジスタＴ１のゲー
トと一方の接続部との間にも、3.５Ｖの電圧がかかるこ
とになる。

【００５４】よって、サブワード線ＳＷＬの活性時に
は、トランジスタＴ２のゲートと一方の接続部との間に
3.５Ｖの電圧が印加され、サブワード線ＳＷＬの非活性
化時には、トランジスタＴ１のゲートと一方の接続部と
の間に3.５Ｖの電圧が印加されることになるが、前述し
たようにサブワードドライバ１０ａのトランジスタＴ
１，Ｔ２は、ゲート酸化膜が厚膜化されているので高耐
圧化されていることになる。

【００５５】それにより、本実施の形態１では、高いゲ
ート耐圧が必要なサブワードドライバ１０ａのトランジ
スタＴ１，Ｔ２におけるゲート酸化膜のみ膜厚化され、
その他の周辺回路には薄膜化されたゲート酸化膜のトラ
ンジスタが用いられているので、メモリ１の信頼性を妨
げることなく、動作の高速化を行うことができる。

【００５６】（実施の形態２）図４は、本発明の実施の
形態２によるメモリに設けられたサブワードドライバの
回路図である。

【００５７】本実施の形態２においては、メモリ１（図
１）が前記実施の形態１と同様に、メモリアレイ２、セ
ンスアンプ３、列デコーダ４、ラッチ回路５、アドレス
バッファ６、クロック発生回路７、ラッチ回路８、プリ
デコーダ９、メインワードドライバ部１０、ＦＸドライ
バ部１１、サブワードドライバ１２、リフレッシュカウ
ンタ１３、メインアンプ１４入力バッファ１５、出力バ
ッファ１６ならびに降圧電源回路１７により構成されて
いる。

【００５８】また、サブワードドライバ１２の構成は、
図４に示すように、インバータＩｖ１，Ｉｖ２、Ｐチャ
ネルＭＯＳであるトランジスタ（第１のトランジスタ）
Ｔ３、トランジスタ（第２のトランジスタ）Ｔ４および
ＮチャネルＭＯＳであるトランジスタ（第３のトランジ
スタ）Ｔ５、トランジスタ（第４のトランジスタ）Ｔ６
によって構成されている。

【００５９】インバータＩｖ１，Ｉｖ２のそれぞれの入
力部は、メインワード線ＭＷＬと電気的に接続されてお
り、インバータＩｖ１の出力部は、トランジスタＴ３の
ゲートと電気的に接続されている。

【００６０】また、インバータＩｖ２の出力部には、ト
ランジスタＴ６のゲートが電気的に接続されている。イ
ンバータＩｖ１には、降圧電圧Ｖ_PPとグランド電位Ｖ_SS
との電位が供給されており、インバータＩｖ２には、電
源電圧Ｖ_CCと負電圧Ｖ_NNとの電位が供給されている。

【００６１】トランジスタＴ３〜Ｔ６は、それぞれ直列
接続されており、トランジスタＴ３の一方の接続部に
は、選択信号線ＦＸが接続されている。また、トランジ
スタＴ６の他方の接続部には、負電圧Ｖ_NNが供給されて
いる。

【００６２】トランジスタＴ４のゲートは、グランド電
位Ｖ_SSが接続されており、トランジスタＴ５のゲートに
は、電源電圧Ｖ_CCが供給されている。そして、トランジ
スタＴ４，Ｔ５の接続部が、サブワード線ＳＷＬと接続
されている。

【００６３】また、これらトランジスタＴ３〜Ｔ６は、
他の周辺回路同様に降圧電圧Ｖ_PPの2.５Ｖにおけるゲー
ト耐圧を有するようにゲート酸化膜が薄膜化されてい
る。

【００６４】そして、サブワード線ＳＷＬを活性化させ
る場合、選択されるサブワードドライバ１２に接続され
ているメインワード線ＭＷＬには降圧電圧Ｖ_PPのＨｉ信
号となり、選択信号線ＦＸも昇圧電圧Ｖ_PPのＨｉ信号と
なる。

【００６５】よって、サブワードドライバ１２のトラン
ジスタＴ３はＯＮ、トランジスタＴ６はＯＦＦとなるの
でサブワード線ＳＷＬが昇圧電圧Ｖ_PPとなる。

【００６６】次に、サブワード線ＳＷＬを非活性化させ
る場合、選択されるサブワードドライバ１２に接続され
ているメインワード線ＭＷＬは負電圧Ｖ_NNのＬｏ信号と
なり、選択信号線も負電圧Ｖ_NNのＬｏ信号となり、トラ
ンジスタＴ３がＯＦＦ、トランジスタＴ６がＯＮとなる
のでサブワード線ＳＷＬを負電圧Ｖ_NNとすることができ
る。

【００６７】しかし、ＰチャネルＭＯＳのトランジスタ
Ｔ３，Ｔ４およびＮチャネルＭＯＳのトランジスタＴ
５，Ｔ６が、それぞれ２段に直接接続されている構成と
なっているので、サブワード線ＳＷＬが活性化される場
合には、トランジスタＴ３には、トランジスタＴ４のし
きい値電圧分がドロップして印加されることになり、サ
ブワード線ＳＷＬが非活性化される場合には、トランジ
スタＴ６には、トランジスタＴ５のしきい値電圧分がド
ロップして印加されることになるので、ゲート酸化膜を
厚膜化することなく耐圧をクリアすることができる。

【００６８】それにより、本実施の形態２でも、高速動
作の必要な周辺回路に用いられたトランジスタのゲート
酸化膜を薄膜化できるのでメモリ１の信頼性を妨げるこ
となく、高速化することができる。

【００６９】（実施の形態３）図５は、本発明の実施の
形態３によるネガティブワード線方式におけるメモリの
ブロック図、図６は、本発明の実施の形態３によるメモ
リに設けられたサブワードドライバの回路図である。

【００７０】本実施の形態３においては、ＤＲＡＭであ
るメモリ（半導体集積回路装置）１ａに、図５に示すよ
うに、記憶の最小単位であるメモリセルが規則正しくア
レイ状に並べられてメモリアレイ１８が設けられてい
る。

【００７１】また、メモリ１ａは、サブワード線を、高
電圧レベルである降圧電圧Ｖ_PP〜低電圧レベルである負
電圧Ｖ_NNまで振幅させるネガティブワード線方式となっ
ており、ワードドライバは、単純ワードドライバ構成で
ある。

【００７２】メモリアレイ１８には、ワードドライバ１
９ならびにローデコーダ２０が接続されている。ワード
ドライバ１９は、ローデコーダ２０の出力を受けてワー
ド線に選択パルス電圧を与える。ローデコーダ２０は、
メモリマット１８の内、ロー（行）方向のワード線を選
択する。

【００７３】さらに、メモリアレイ１８には、センスア
ンプ２１が接続されており、このセンスアンプ２１は、
メモリマット１８のセル読み出し信号を増幅する。セン
スアンプ２１には、カラムドライバ２２およびカラムデ
コーダ２３が接続されている。

【００７４】カラムドライバ２２は、カラムデコーダ２
３の出力を受けてビット線に選択パルス電圧を与える。
また、カラムデコーダ２３は、メモリマット１８の内、
カラム（列）方向のビット線を選択する。

【００７５】次に、ローデコーダ２０には、ローアドレ
スバッファ２４が接続されており、このローアドレスバ
ッファ２４は、ロー方向のアドレス信号が入力され、そ
れぞれの内部アドレス信号を発生させてローデコーダ２
０に出力する。

【００７６】また、カラムデコーダ２３には、カラムア
ドレスバッファ２５が接続されており、このカラムアド
レスバッファ２５は、カラム方向のアドレス信号が入力
され、それぞれの内部アドレス信号を発生させてカラム
デコーダ７に出力する。

【００７７】さらに、センスアンプ２１には、制御回路
２６が接続されており、該制御回路２６には、データ入
力バッファ２７およびデータ出力バッファ２８が接続さ
れている。

【００７８】制御回路２６は、データ入力バッファ２
７、データ出力バッファ２８により入出力されるデータ
の制御を行い、この制御回路２６を介してセンスアンプ
２１とデータ入力バッファ２７、データ出力バッファ２
８とのデータのやり取りが行われる。データ入力バッフ
ァ２７は、入力データを所定のタイミングにより取り込
み、データ出力バッファ２８は、出力データを所定のタ
イミングによって出力する。

【００７９】また、ワードドライバ１９には、降圧電源
回路２９が接続されており、この降圧電源回路２９は、
電源電圧Ｖ_CCを降圧することによって降圧電圧Ｖ_PPを生
成する。さらに、ワードドライバ１９には、負電源回路
３０が接続されており、この負電源回路３０は、グラン
ド電位Ｖ_SSを負電圧Ｖ_NNに降圧する。

【００８０】ここでは、降圧電源回路１９、負電源回路
３０がワードドライバ１９と接続されているが、ワード
ドライバ１９に降圧電源回路２９および負電源回路３０
を内蔵するようにしてもよい。

【００８１】メモリ１は、前述したようにサブワード線
の振幅時に、降圧電圧Ｖ_PP〜負電圧Ｖ_NNまで振幅させる
ネガティブワード線方式となっている。

【００８２】また、メモリ１の動作電圧である電源電圧
Ｖ_CCは、3.３Ｖであり、降圧電圧Ｖ_PPは、2.５Ｖ程度と
なっており、負電圧Ｖ_NNは、−1.０Ｖ程度となってい
る。

【００８３】次に、ワードドライバ１９の回路構成につ
いて、図６を用いて説明する。

【００８４】ワードドライバ１９は、ＰチャネルＭＯＳ
トランジスタであるトランジスタ（ＭＩＳトランジス
タ）Ｔ７とＮチャネルＭＯＳトランジスタであるトラン
ジスタ（ＭＩＳトランジスタ）Ｔ８とにより構成されて
いる。

【００８５】トランジスタＴ７の一方の接続部は降圧電
圧Ｖ_PPが供給されている。トランジスタＴ７，Ｔ８のゲ
ートは、それぞれローデコーダ２０から出力されるデコ
ード信号が入力されるように接続されている。

【００８６】トランジスタＴ７の他方の接続部は、トラ
ンジスタＴ８の一方の接続部と電気的に接続されてお
り、この接続部がワード線ＷＬと電気的に接続されてい
る。トランジスタＴ８の他方の接続部には、負電圧Ｖ_NN
が供給されている。

【００８７】また、このワードドライバ１９におけるト
ランジスタＴ７，Ｔ８は、いずれもゲート酸化膜が、周
辺回路などに用いられるトランジスタ、たとえば、メモ
リセルなどのトランジスタよりも厚膜化されており、高
耐圧ワードドライバ構成となっている。

【００８８】そして、ワード線ＷＬを活性化させる場
合、選択されるワードドライバ１９に接続されているロ
ーデコーダ２０から出力される信号は、負電圧Ｖ_NNのＬ
ｏ信号となっており、トランジスタＴ７はＯＮとなり、
トランジスタＴ８はＯＦＦとなるので、ワード線ＷＬを
降圧電圧Ｖ_PPとすることができる。

【００８９】この時、ＯＦＦとなっているトランジスタ
Ｔ８のゲートには、負電圧Ｖ_NNの−1.０Ｖが供給されて
おり、トランジスタＴ８の一方の接続部には、トランジ
スタＴ７がＯＮとなっているので降圧電圧Ｖ_PPの2.５Ｖ
が印加されていることになる。トランジスタＴ８のゲー
トと一方の接続部との間には、3.５Ｖの電圧がかかるこ
とになる。

【００９０】次に、ワード線ＷＬを非活性化にさせる場
合、ローデコーダ２０からの信号は、降圧電圧Ｖ_PPのＨ
ｉ信号となるので、トランジスタＴ７はＯＦＦとなり、
トランジスタＴ８がＯＮとなるので、ワード線ＷＬを負
電圧Ｖ_NNとすることができる。

【００９１】この時、ＯＦＦとなっているトランジスタ
Ｔ７のゲートには、降圧電圧Ｖ_PPの2.５Ｖが供給されて
おり、トランジスタＴ７の他方の接続部には、トランジ
スタＴ７がＯＮとなっているので負電圧Ｖ_NNの−1.０Ｖ
が印加されていることになる。トランジスタＴ７のゲー
トと一方の接続部との間にも、3.５Ｖの電圧がかかるこ
とになる。

【００９２】よって、ワード線ＷＬの活性時には、トラ
ンジスタＴ８のゲートと一方の接続部との間に3.５Ｖの
電圧が印加され、ワード線ＷＬの非活性化時には、トラ
ンジスタＴ７のゲートと一方の接続部との間に3.５Ｖの
電圧が印加されることになるが、前述したようにトラン
ジスタＴ７，Ｔ８は、ゲート酸化膜が厚膜化されている
ので高耐圧化されていることになる。

【００９３】それにより、本実施の形態３によっても、
高いゲート耐圧が必要なワードドライバ１９のトランジ
スタＴ７，Ｔ８におけるゲート酸化膜のみ膜厚化され、
その他の周辺回路には薄膜化されたゲート酸化膜のトラ
ンジスタが用いられているので、メモリ１の信頼性を妨
げることなく、動作の高速化を行うことができる。

【００９４】また、メモリ１ａにおけるすべてのトラン
ジスタのゲート酸化膜厚を同じにすることができるの
で、製造効率を向上することができる。

【００９５】また、本実施の形態３では、単純ワードド
ライバ構成のメモリ１ａにおけるワードドライバ１９に
用いられるトランジスタＴ７，Ｔ８のゲート酸化膜のみ
を厚膜化することによってその他のトランジスタのドラ
イバビリティを向上したが、たとえば、図７に示すよう
に、単純ワードドライバ構成のメモリ１ａにおけるワー
ドドライバ１９のトランジスタも周辺回路同様にゲート
酸化膜を薄膜化するようにしてもよい。

【００９６】この場合、図７に示すように、ワードドラ
イバ１９の構成は、インバータＩｖ３，Ｉｖ４、Ｐチャ
ネルＭＯＳであるトランジスタ（第５のトランジスタ）
Ｔ９、トランジスタ（第６のトランジスタ）Ｔ１０およ
びＮチャネルＭＯＳであるトランジスタ（第７のトラン
ジスタ）Ｔ１１、トランジスタ（第８のトランジスタ）
Ｔ１２によって構成されている。

【００９７】インバータＩｖ３，Ｉｖ４のそれぞれの入
力部は、ローデコーダ２０と電気的に接続されており、
インバータＩｖ３の出力部は、トランジスタＴ９のゲー
トと電気的に接続され、インバータＩｖ３の出力部に
は、トランジスタＴ１２のゲートが電気的に接続されて
いる。

【００９８】インバータＩｖ３には、降圧電圧Ｖ_PPとグ
ランド電位Ｖ_SSとの電位が供給されており、インバータ
Ｉｖ４には、電源電圧Ｖ_CCと負電圧Ｖ_NNとの電位が供給
されている。

【００９９】トランジスタＴ９〜Ｔ１２は、それぞれ直
列接続されており、トランジスタＴ９の一方の接続部に
は、降圧電源Ｖ_PPが供給されている。また、トランジス
タＴ１２の他方の接続部には、負電圧Ｖ_NNが供給されて
いる。

【０１００】トランジスタＴ１０のゲートは、グランド
電位Ｖ_SSが接続されており、トランジスタＴ１１のゲー
トには、電源電圧Ｖ_CCが供給されている。そして、トラ
ンジスタＴ１０，Ｔ１１の接続部が、ワード線ＷＬと接
続されている。

【０１０１】また、これらトランジスタＴ９〜Ｔ１２
は、他の周辺回路同様に降圧電圧Ｖ_PPの2.５Ｖにおける
ゲート耐圧を有するようにゲート酸化膜が薄膜化されて
いる。

【０１０２】ＰチャネルＭＯＳのトランジスタＴ９，Ｔ
１０およびＮチャネルＭＯＳのトランジスタＴ１１，Ｔ
１２が、それぞれ２段に直接接続されている構成となっ
ているので、ワード線ＷＬが活性化される場合には、ト
ランジスタＴ９には、トランジスタＴ１０のしきい値電
圧分がドロップして印加され、ワード線ＷＬが非活性化
される場合には、トランジスタＴ１２にトランジスタＴ
１１のしきい値電圧分がドロップして印加されるので、
ゲート酸化膜を厚膜化することなく耐圧をクリアでき、
メモリ１ａの信頼性を妨げることなく、高速化すること
ができる。

【０１０３】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。

【０１０４】たとえば、前記実施の形態１、３において
は、ワードドライバのトランジスタにおけるゲート酸化
膜のみ厚膜化したが、たとえば、メモリセルが構成され
るトランジスタのゲート酸化膜も同時に厚膜化すること
によってワード線における寄生容量を低減することがで
きるので、動作速度を高速化ならびに低消費電力化する
ことができる。

【０１０５】また、データが入出力されるＩ／Ｏピンに
設けられているラッチなどに用いられているトランジス
タのゲート酸化膜も高耐圧化のために膜厚化することに
より、より信頼性を向上することができる。

【０１０６】

【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。

【０１０７】（１）本発明によれば、ワードドライバの
トランジスタのゲート酸化膜のみを厚膜化することによ
り、周辺回路などのトランジスタのドライバビリティを
向上させながらワードドライバを高耐圧化させることが
できる。

【０１０８】（２）また、本発明では、ワードドライバ
を高耐圧化する回路構成とすることによってワードドラ
イバのトランジスタにおけるゲート酸化膜も薄膜化でき
るので、製造効率を大幅に向上することができる。

【０１０９】（３）さらに、本発明においては、上記
（１）、（２）により、周辺回路などに用いられるトラ
ンジスタのゲート酸化膜を薄膜化できるので、動作速度
を大幅に向上でき、かつ半導体集積回路装置の信頼性を
向上することができる。

【図面の簡単な説明】

【図１】本発明の実施の形態１による階層形ワード線構
造のメモリにおけるブロック図である。

【図２】本発明の実施の形態１によるメモリに設けられ
たメインワードドライバ部およびサブワードドライバ周
辺のブロック図である。

【図３】本発明の実施の形態１によるサブワードドライ
バの回路図である。

【図４】本発明の実施の形態２によるメモリに設けられ
たサブワードドライバの回路図である。

【図５】本発明の実施の形態３によるネガティブワード
線方式におけるメモリのブロック図である。

【図６】本発明の実施の形態３によるメモリに設けられ
たサブワードドライバの回路図である。

【図７】本発明の他の実施の形態によるメモリに設けら
れたサブワードドライバの回路図である。

【符号の説明】

１メモリ（半導体集積回路装置）１ａメモリ（半導体集積回路装置）２メモリアレイ３センスアンプ４列デコーダ５ラッチ回路６アドレスバッファ７クロック発生回路８ラッチ回路９プリデコーダ１０メインワードドライバ部１０ａメインワードドライバ１０ｂレベル変換回路１１ＦＸドライバ部１１ａＦＸドライバ１１ｂレベル変換回路１２サブワードドライバ１２ａレベル変換回路１２ｂレベル変換回路１３リフレッシュカウンタ１４メインアンプ１５入力バッファ１６出力バッファ１７降圧電源回路１８メモリアレイ１９ワードドライバ２０ローデコーダ２１センスアンプ２２カラムドライバ２３カラムデコーダ２４ローアドレスバッファ２５カラムアドレスバッファ２６制御回路２７データ入力バッファ２８データ出力バッファ２９降圧電源回路３０負電源回路Ｔ１トランジスタ（ＭＩＳトランジスタ）Ｔ２トランジスタ（ＭＩＳトランジスタ）Ｉｖ１〜Ｉｖ４インバータＴ３トランジスタ（第１のトランジスタ）Ｔ４トランジスタ（第２のトランジスタ）Ｔ５トランジスタ（第３のトランジスタ）Ｔ６トランジスタ（第４のトランジスタ）Ｔ７トランジスタ（ＭＩＳトランジスタ）Ｔ８トランジスタ（ＭＩＳトランジスタ）Ｔ９トランジスタ（第５のトランジスタ）Ｔ１０トランジスタ（第６のトランジスタ）Ｔ１１トランジスタ（第７のトランジスタ）Ｔ１２トランジスタ（第８のトランジスタ）Ｖ_PP 降圧電圧Ｖ_NN 負電圧Ｖ_CC 電源電圧Ｖ_SS グランド電位（基準電位）ＭＷＬメインワード線ＦＸ選択信号線ＳＷＬサブワード線

Claims

【特許請求の範囲】

【請求項１】メインワード線によって共通制御が行わ
れ、前記メインワード線を多分割化してサブワード線と
した階層形ワード線構成により構成され、前記サブワー
ド線振幅の低電圧レベルを基準電圧よりも低い負電圧に
するネガティブワード線方式の半導体集積回路装置であ
って、プリデコード信号に基づいて前記メインワード線
の駆動を行う駆動信号ならびに駆動された前記メインワ
ード線に対応する選択信号に基づいて前記サブワード線
を駆動するサブワードドライバに用いられたＭＩＳトラ
ンジスタのゲート酸化膜厚のみを膜厚化し、高耐圧化す
ることを特徴とする半導体集積回路装置。
【請求項２】メインワード線によって共通制御が行わ
れ、前記メインワード線を多分割化してサブワード線と
した階層形ワード線構成により構成され、前記サブワー
ド線振幅の低電圧レベルを基準電圧よりも低い負電圧に
するネガティブワード線方式の半導体集積回路装置であ
って、プリデコード信号に基づいて前記メインワード線
の駆動を行う駆動信号ならびに駆動された前記メインワ
ード線に対応する選択信号に基づいて前記サブワード線
を駆動するサブワードドライバが、ＰチャネルＭＩＳで
ある第１、第２のトランジスタと、ＮチャネルＭＩＳで
ある第３、第４のトランジスタとから構成されるインバ
ータよりなることを特徴とする半導体集積回路装置。
【請求項３】請求項２記載の半導体集積回路装置にお
いて、前記サブワードドライバが、前記第１のトランジ
スタの一方の接続部に選択信号が入力され、前記第４の
トランジスタの他方の接続部に負電圧が供給され、前記
第２のトランジスタのゲートに基準電位が供給され、前
記第３のトランジスタのゲートに電源電圧が供給され、
前記第１、第４のゲートにはメインワード線の反転信号
が入力され、前記第１〜第４のトランジスタが直列接続
された構成よりなることを特徴とする半導体集積回路装
置。
【請求項４】ワード線振幅の低電圧レベルを基準電位
よりも低い負電圧にするネガティブワード線方式の半導
体集積回路装置であって、ローデコーダの出力を受けて
ワード線に選択パルス電圧を与え、ワード線を選択する
ワードドライバに用いられたＭＩＳトランジスタのゲー
ト酸化膜厚のみを膜厚化し、高耐圧化することを特徴と
する半導体集積回路装置。
【請求項５】ワード線振幅の低電圧レベルを基準電位
よりも低い負電圧にするネガティブワード線方式の半導
体集積回路装置であって、ローデコーダの出力を受けて
ワード線に選択パルス電圧を与え、ワード線を選択する
ワードドライバが、ＰチャネルＭＩＳである第５、第６
のトランジスタと、ＮチャネルＭＩＳである第７、第８
のトランジスタとから構成されるインバータよりなるこ
とを特徴とする半導体集積回路装置。
【請求項６】請求項５記載の半導体集積回路装置にお
いて、前記ワードドライバが、前記第５のトランジスタ
の一方の接続部に降圧電圧が入力され、前記第８のトラ
ンジスタの他方の接続部に負電圧が供給され、前記第６
のトランジスタのゲートに基準電位が供給され、前記第
７のトランジスタのゲートに電源電圧が供給され、前記
第５、第８のゲートには前記ローデコーダから出力され
るデコード信号の反転信号が入力され、前記第５〜第８
のトランジスタが直列接続された構成よりなることを特
徴とする半導体集積回路装置。