JP3945858B2 - 半導体メモリ装置 - Google Patents

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Description

【0001】
【発明の属する技術分野】
本発明は半導体メモリ装置に係り、特にローデコーダのワードデコーダの出力信号に応答してワードラインにイネーブル電圧を伝達するサブワードラインドライバーを有する半導体メモリ装置に関する。
【0002】
【従来の技術】
半導体メモリ装置は、多数のワードライン及び多数のビットラインの間に接続された多数のメモリセルにより構成されているメモリセルアレーと、前記メモリセルに貯蔵されたデータを入出力するための周辺回路とから構成されている。前記メモリセルと接続されているワードライン及び対のビットラインにはそれぞれのアドレスが指定されており、ローデコーダ及びカラムデコーダが入力アドレスをデコーディングして特定ワードライン及び対のビットラインを選択する。
【0003】
特にDRAMのメモリセルは1つのトランジスターと1つのキャパシタで構成され、前記トランジスターはアクセストランジスター、前記キャパシタはストレージキャパシタと呼ばれる。前記キャパシタはデータを貯蔵する手段であり、前記トランジスターは前記キャパシタに貯蔵されたデータの入出力を制御する手段である。前記トランジスターのゲートはワードラインに接続され、一端はビットラインに接続され、他端は前記キャパシタの一端に接続されている。前述したのは当技術分野で通常のものである。
【0004】
前記メモリセルのキャパシタに論理“ハイ”レベルのデータを入出力する際、ワードラインに論理“ハイ”レベル、即ち動作電源電圧レベルのワードラインイネーブル電圧が印加されると、前記トランジスターのスレショルド電圧の影響によって前記メモリセルのキャパシタにはデータが充分に入出力されない。従って、前記ワードラインにはワードラインイネーブル電圧として昇圧された電圧が供給されることが一般的であり、ワードラインドライバーは前記昇圧された電圧をドライビングすべきである。また、半導体メモリ装置が大容量化されるほど、1本のワードラインに接続されるメモリセルの数は増加し、またワードラインの長さが長くなるので、ワードラインの負荷キャパシタンスが増加する。このようなワードラインの負荷キャパシタンスの増加によってワードラインのイネーブル時の速度損失が大きくなり、これは半導体メモリ装置の高速アクセスの阻害要因となる。これを克服するためにはワードラインドライバーの大きさを増加させれば良いが、現在の高集積半導体メモリ装置で回路及び素子等の大きさを増加させるということは非常に難しい。何故なら現在の半導体メモリ装置においてデザインルールが徐々に小さくなるのに応じてワードライン間のピッチが短くなるので、前記ワードラインドライバーの大きさを増加させるのは相当難しいからである。
【0005】
従って、前記のような問題点を解決するために、サブワードラインドライバー(Sub Wordline DriverまたはSplit Word Line Driver、SWD)構造が使用されている。ところが、従来のサブワードラインドライバーの構造を有する半導体メモリ装置ではメインワードデコーダの電源電圧として昇圧電圧を使用しなければならなかった。これによって、メインワードデコーダを構成するトランジスターのゲート酸化膜に昇圧電圧が印加されるので、前記トランジスターのゲート酸化膜の両端に加えられる電界強度が増加し、ゲート酸化膜の信頼性が低下する問題点があった。
【0006】
以下、添付した図面に基づき従来の技術を説明する。
【0007】
図5は従来のサブワードラインドライバーの構造を有する半導体メモリ装置の概略図である。ここでは主にサブワードラインを駆動するための回路のみが示されている。
【0008】
図5を参照すると、前記従来のサブワードラインドライバーの構造を有する半導体メモリ装置は、サブワードラインSWLを駆動するために、昇圧電圧VBOOTが電源電圧として使用されるメインワードデコーダ100と、前記昇圧電圧VBOOTが電源電圧として使用されるサブワードデコーダ200と、前記昇圧電圧VBOOT及び内部電源電圧IVCが電源電圧として使用される複数個の制御信号発生器300と、複数個のサブワードラインドライバー400とを具備している。
【0009】
前記メインワードデコーダ100は多数のアドレスA2、A3、・・・、Aiに応答してメインワードラインMWLに出力信号を出力する。前記メインワードデコーダ100は、メモリ装置がスタンバイ状態の場合論理“ロー”信号を前記メインワードラインMWLに出力し、メモリ装置がアクティブ状態となると前記アドレスA2、・・、Aiに応答して論理“ハイ”信号を前記メインワードラインMWLに出力する。前記メインワードデコーダ100は電源電圧として内部電源電圧IVCが昇圧された電圧VBOOTを使用するので、前記メインワードラインMWLに出力される論理“ハイ”レベルは昇圧電圧VBOOTレベルとなる。
【0010】
サブワードデコーダ200は1つまたは複数のアドレスに応答してデコーディングされた信号PXiBを出力する。図5には2つのアドレスA0,A1に応答して4つのデコーディングされた信号PX0B、PX1B、PX2B、PX3Bを出力することが示されている。前記PX0B、PX1B、PX2B、PX3Bはメモリ装置がスタンバイ状態の場合、全て昇圧電圧レベルとなり、アクティブ状態となると前記PX0B、PX1B、PX2B、PX3Bの中の1つのみが論理“ロー”レベルに遷移する。
【0011】
各制御信号発生器300は前記PX0B、PX1B、PX2B、PX3Bの中の1つに応答して制御信号WD0とWD0B、WD1とWD1B、WD2とWD2B、WD3とWD3Bをそれぞれ出力する。前記WD0、WD1、WD2、WD3はメモリ装置がスタンバイ状態の場合、論理“ロー”レベルとなり、メモリ装置がアクティブ状態となると前記WD0、WD1、WD2、WD3の中の1つが昇圧電圧VBOOTレベルに遷移する。WD0B、WD1B、WD2B、WD3BはWD0、WD1、WD2、WD3の相補信号である。
【0012】
サブワードラインドライバー400は4つのNMOSトランジスターMN1、MN2、MN3、MN4で構成され、メインワードラインMWL、制御信号WDiとWDiB(iは0、1、2、3)信号に応答してサブワードラインSWLに出力信号を出力する。メモリ装置がアクティブ状態となるとアドレスA2、・・、Aiに応答してメインワードラインMWLが昇圧電圧VBOOTレベルにイネーブルされ、これによりノードAはVBOOT−VT(MN1のスレショルド電圧)の電圧レベルに上昇する。
【0013】
それ以降、アドレスA0、A1に応答して1つのWDi(iは0、1、2、3)が昇圧電圧VBOOT、WDiB(iは0、1、2、3)が接地電圧VSSレベルに遷移すると、選択されるサブワードラインドライバー400のノードAの電圧レベルが(VBOOT−VT)+VBOOT=2VBOOT−VT=2IVC+3VT(ここで、VBOOT=IVC+2VTと仮定する)の電圧レベルに上昇してNMOSトランジスターMN3が完全にターンオンされる。従って、サブワードラインSWLはWDiの電圧レベルの昇圧電圧VBOOTレベルにイネーブルされる。
【0014】
NMOSトランジスターMN2は、メインワードラインMWLが論理“ロー”であり、WDiが論理“ハイ”、WDiBが論理“ロー”状態の場合、ターンオンされることによりサブワードラインSWLを接地電圧VSSレベルに遷移させる。この際NMOSトランジスターMN4はターンオフされる。
【0015】
NMOSトランジスターMN4は、WDiが論理“ロー”、WDiBが論理“ハイ”状態の場合にターンオンされることによりサブワードラインSWLを接地電圧VSSレベルに遷移させる。今度はNMOSトランジスターMN2がターンオフされる。
【0016】
部材番号500は所定の個数に分割されているメモリセルアレーブロックであって、それぞれのメモリセルアレーブロックは多数のメモリセルを含んでいる。前記メモリセルは前述したように1つのアクセストランジスターと1つのキャパシタで構成され、前記アクセストランジスターのゲートは前記サブワードラインSWLに接続されていてデータの入出力を制御する。
【0017】
図6は図5に示した制御信号発生器の回路図である。図6を参照すると、昇圧電圧VBOOTが電源電圧として使用されているPMOSトランジスターMP1とNMOSトランジスターMN5とで構成されているインバータが図5のサブワードデコーダの出力信号PXiB(iは0、1、2、3)を受取ってインバーティングして制御信号WDi(iは0、1、2、3)を出力する。また、内部電源電圧IVCが電源電圧として使用されているPMOSトランジスターMP2とNMOSトランジスターMN6とで構成される別のインバータが前記制御信号WDiを受取ってインバーティングして相補制御信号WDiB(iは0、1、2、3)を出力する。
【0018】
【発明が解決しようとする課題】
しかしながら、前述した従来のサブワードラインドライバーの構造を有する半導体メモリ装置は、メインワードデコーダ100の電源電圧として昇圧電圧VBOOTを使用しなければならない。もしメインワードデコーダ100の電源電圧として内部電源電圧IVCを使用すればアクティブ状態の場合、メインワードラインMWLが内部電源電圧IVCレベルとなるので、これにより制御信号WDiが昇圧電圧VBOOTレベルにイネーブルされる際NMOSトランジスターMN2がターンオンされ、よってサブワードラインSWLが昇圧電圧VBOOTレベルに保たれない。
【0019】
前述した従来のサブワードラインドライバーの構造を有する半導体メモリ装置では、メインワードデコーダの電源電圧として昇圧電圧VBOOTが使用されるので、メインワードデコーダを構成するトランジスターのゲート酸化膜に昇圧電圧VBOOTが印加される。よって前記トランジスターのゲート酸化膜の両端に加えられる電界強度が増加し、これによってゲート酸化膜の信頼性が低下する問題点が生ずる。
【0020】
従って、本発明の目的はメインワードデコーダの電源電圧として昇圧電圧ではなく、内部電源電圧を使用できるようにするサブワードラインドライバーを有する半導体メモリ装置を提供することにある。
【0021】
【課題を解決するための手段】
前記目的を達成するための本発明による半導体メモリ装置は、メモリセルに連結されるサブワードライン及びビットラインと、前記サブワードラインを駆動するサブワードラインドライバーと、外部から入力されるアドレス信号に応答して前記サブワードラインドライバーを選択するメインワードデコーダ及びサブワードデコーダを具備し、サブワードラインドライバーから上記メモリセルに連結されるサブワードラインを内部電源電圧より高い昇圧電圧レベルとする半導体メモリ装置であって、前記サブワードラインドライバーは、前記メインワードデコーダの出力であるメインワードラインと前記サブワードラインとの間に接続されるスイッチング手段を含み、前記メインワードラインの論理“ハイ”電圧レベル及び前記スイッチング手段を制御する第1制御信号の論理“ハイ”電圧レベルを、上記昇圧電圧レベルよりも低い電圧レベルとすることを特徴とする。
【0022】
望ましい実施例によれば、前記スイッチング手段は、ゲートが前記第1制御信号に接続され、ソースが前記メインワードラインに接続され、ドレインが前記サブワードラインに接続されるNMOSトランジスターであることを特徴とし、前記第1制御信号の論理“ハイ”電圧レベルは内部電源電圧レベルと同じか、あるいは内部電源電圧レベルより低く、前記サブワードラインに出力される信号の論理“ハイ”電圧レベルは前記内部電源電圧レベルより高い昇圧電圧レベルであることを特徴とする。そして、前記第1制御信号は、内部電源電圧を電源電圧として使用するインバータによって、前記サブワードデコーダの出力信号をインバーティングした信号であることを特徴とする。
【0023】
また、前記サブワードラインドライバーは、ソースが前記メインワードラインに接続され、ゲートが内部電源電圧に接続される第1NMOSトランジスターと、ソースが前記第1制御信号と同じ論理を表す第2制御信号に接続され、ゲートが前記第1NMOSトランジスターのドレインに接続され、ドレインが前記サブワードラインに接続される第2NMOSトランジスターと、ドレインが前記サブワードラインに接続され、ゲートが前記第1制御信号の論理の反転された論理を表す第3制御信号に接続され、ソースが接地電圧に接続される第3NMOSトランジスターとをさらに具備することを特徴とする。
【0024】
前記第2制御信号は、前記内部電源電圧より高い昇圧電圧を電源電圧として使用するインバータによって、前記サブワードデコーダの出力信号をインバーティングした信号であることを特徴とし、前記第3制御信号は、前記内部電源電圧を電源電圧として使用するインバータによって、前記第2制御信号をインバーティングした信号であることを特徴とする。
【0025】
【発明の実施の形態】
以下、添付した図面に基づき本発明の望ましい実施形態を詳しく説明する。
【0026】
図1は本発明の一実施形態によるサブワードラインドライバーの構造を有する半導体メモリ装置の概略図である。ここでは主にサブワードラインを駆動するための回路のみが示してある。また、図5と構成上または動作上同一な部分に対しては同一な部材番号及び部材符号を使用する。
【0027】
図1を参照すると、前記本発明によるサブワードラインドライバーの構造を有する半導体メモリ装置は、サブワードラインSWLを駆動するための内部電源電圧IVCが電源電圧として使用されているメインワードデコーダ100aと、昇圧電圧VBOOTが電源電圧として使用されているサブワードデコーダ200と、前記内部電源電圧IVC及び前記昇圧電圧VBOOTが電源電圧として使用されている複数個の制御信号発生器300aと、複数個のサブワードラインドライバー400aとを具備している。
【0028】
図1を参照すると、サブワードラインドライバー400aのトランジスター等の接続関係と、制御信号発生器300aの出力である制御信号WDi、WDiD、WDiB(iは0、1、2、3)が図5の従来の技術と異なる。従って、メインワードデコーダ100aの電源電圧は昇圧されない電圧、即ち内部電源電圧IVCが使用されており、この点が図5の従来の技術と異なる。
【0029】
前記サブワードラインドライバー400aは、メインワードデコーダ100aの出力であるメインワードラインMWLにソースが、サブワードラインSWLにドレインがそれぞれ接続され、ゲートが第1制御信号WDiD(iは0、1、2、3)に接続されているNMOSトランジスタースイッチング手段MN8と、ソースが前記メインワードラインMWLに接続され、ゲートが内部電源電圧IVCに接続される第1NMOSトランジスターMN7と、ソースが第2制御信号WDi(iは0、1、2、3)に接続され、ゲートが前記第1NMOSトランジスターMN7のドレインに接続され、ドレインが前記サブワードラインSWLに接続されている第2NMOSトランジスターMN9と、ドレインが前記サブワードラインSWLに接続され、ゲートが第3制御信号WDiB(iは0、1、2、3)に接続され、ソースが接地電圧VSSに接続されている第3NMOSトランジスターMN10とを具備している。
【0030】
ここで、前記第1NMOSトランジスターMN7のゲートは前記内部電源電圧IVCより高い外部電源電圧VCCにも接続することができる。
【0031】
前記第1、第2及び第3制御信号WDiD、WDi、WDiBは制御信号発生器300aの出力信号である。
【0032】
図2は図1に示した制御信号発生器の第1の実施例を示す回路図である。
【0033】
図2を参照すると、電源電圧として内部電源電圧IVCが使用されているPMOSトランジスターMP4とNMOSトランジスターMN12で構成される第1インバータが図1のサブワードデコーダ200の出力信号であるアドレスデコーディング信号PXiB(iは0、1、2、3)を受取ってインバーティングして第1制御信号WDiDを出力する。
【0034】
電源電圧として昇圧電圧VBOOTが使用されているPMOSトランジスターMP3とNMOSトランジスターMN11とで構成される第2インバータが前記アドレスデコーディング信号PXiBを受取ってインバーティングして第2制御信号WDiを出力し、電源電圧として内部電源電圧IVCが使用されているPMOSトランジスターMP5とNMOSトランジスターMN13とで構成される第3インバータが前記第2制御信号WDiを受取ってインバーティングして第3制御信号WDiBを出力する。
【0035】
従って、前記第1制御信号WDiDの論理“ハイ”電圧レベルは前記内部電源電圧IVCレベルとなり、前記第2制御信号WDiの論理“ハイ”電圧レベルは前記昇圧電圧VBOOTレベルとなる。また、前記第3制御信号WDiBの論理“ハイ”電圧レベルは内部電源電圧IVCレベルとなる。
【0036】
図1及び図2に基づき本発明に適用されるサブワードラインドライバーの動作を説明する。
【0037】
半導体メモリ装置がアクティブ状態となると、メインワードデコーダ100aに入力されるアドレスA2、・・、Aiに応答してメインワードラインMWLが内部電源電圧IVCレベルにイネーブルされる。これによりサブワードラインドライバー400aのノードAの電圧はIVC−VTの電圧レベルに上昇する。前記VTは第1NMOSトランジスターMN7のスレショルド電圧である。以降、サブワードデコーダ200に入力されるアドレスA0、A1に応答して第1制御信号WDiDは内部電源電圧IVCレベル、第2制御信号WDiは昇圧電圧VBOOTレベル、第3制御信号WDiBは接地電圧VSSレベルにそれぞれ遷移する。これによりNMOSトランジスターMN8及びNMOSトランジスターMN10はターンオフされ、前記ノードAの電圧は(IVC−VT)+VBOOT=(IVC−VT)+(IVC+2VT)=2IVC+VTの電圧レベルに上昇して第2NMOSトランジスターMN9が完全にターンオンされる。従って、サブワードラインSWLは第2制御信号WDiの電圧レベルの昇圧電圧VBOOTレベルにイネーブルされる。
【0038】
特に本発明に適用されるサブワードラインドライバー400aにおいてはNMOSトランジスタースイッチング手段MN8のゲートが、論理“ハイ”電圧レベルが内部電源電圧IVCレベルの第1制御信号WDiDに接続されているので、メインワードラインMWLが昇圧電圧VBOOTレベルでない内部電源電圧IVCレベルの場合でも前記NMOSトランジスタースイッチング手段MN8がターンオフされる。よって、メインワードデコーダ100aの電源電圧として内部電源電圧IVCが使用でき、従来の技術の問題点を解決することができる。
【0039】
半導体メモリ装置がスタンバイ状態となると、メインワードラインMWLは論理“ロー”レベルとなる。この際前記第1制御信号WDiDが内部電源電圧IVCレベル、第2制御信号WDiが昇圧電圧VBOOTレベル、第3制御信号WDiBが接地電圧VSSレベルの状態の場合には、前記NMOSトランジスタースイッチング手段MN8がターンオンされ、サブワードラインSWLが論理“ロー”レベル、即ち接地電圧VSSレベルとなる。また、逆に前記第1制御信号WDiDが接地電圧VSSレベル、第2制御信号WDiが接地電圧VSSレベル、第3制御信号WDiBが内部電源電圧IVCレベルの状態の場合には前記NMOSトランジスターMN10がターンオンされサブワードラインSWLは接地電圧VSSレベルとなる。
【0040】
図3は図1に示した制御信号発生器の第2の実施例を示す回路図である。
【0041】
図3を参照すれば、図2と同様に電源電圧として昇圧電圧VBOOTが使用されているPMOSトランジスターMP6とNMOSトランジスターMN14とで構成される第1インバータが前記アドレスデコーディング信号PXiBをインバーティングして第2制御信号WDiを出力する。電源電圧として内部電源電圧IVCが使用されているPMOSトランジスターMP7とNMOSトランジスターMN16とで構成される第2インバータが前記第2制御信号WDiをインバーティングして第3制御信号WDiBを出力する。また、ゲートに内部電源電圧IVCが接続されたNMOS伝達トランジスターMN15を通して第2制御信号WDiが伝達されることにより、第1制御信号WDiDが出力される。
【0042】
これにより前記第1制御信号WDiDの論理“ハイ”電圧レベルはIVC−VTレベルとなり、前記第2制御信号WDiの論理“ハイ”電圧レベルは昇圧電圧VBOOTレベルとなり、第3制御信号WDiBの論理“ハイ”電圧レベルは内部電源電圧IVCレベルとなる。
【0043】
図4は図1に示した制御信号発生器の第3の実施例を示す回路図である。
【0044】
図4を参照すれば、図2と同様に電源電圧として昇圧電圧VBOOTが使用されているPMOSトランジスターMP8とNMOSトランジスターMN17とで構成される第1インバータが前記アドレスデコーディング信号PXiBをインバーティングして第2制御信号WDiを出力する。電源電圧として内部電源電圧IVCが使用されているPMOSトランジスターMP9とNMOSトランジスターMN20とで構成される第2インバータが前記第2制御信号WDiをインバーティングして第3制御信号WDiBを出力する。また、ゲートに前記第2制御信号WDiが接続されたNMOSトランジスターMN18及びゲートに前記アドレスデコーディング信号PXiBが接続されたNMOSトランジスターMN19が内部電源電圧IVCと接地電圧VSSとの間に直列接続され、前記2つのNMOSトランジスターMN18、MN19の接続点から第1制御信号WDiDが出力される。
【0045】
これにより前記第1制御信号WDiDの論理“ハイ”電圧レベルはIVCレベルとなり、前記第2制御信号WDiの論理“ハイ”電圧レベルは昇圧電圧VBOOTレベルとなり、第3制御信号WDiBの論理“ハイ”電圧レベルは内部電源電圧IVCレベルとなる。
【0046】
【発明の効果】
従って、前述した本発明による半導体メモリ装置のサブワードラインドライバーにおいて、メインワードラインとサブワードラインとの間に接続されたNMOSトランジスタースイッチング手段のゲートは、論理“ハイ”電圧レベルが内部電源電圧IVCレベルと同じか低い電圧、即ちIVC−VTの第1制御信号に接続されるので、メインワードデコーダの電源電圧として昇圧電圧VBOOTでない内部電源電圧IVCを使用することができる。これによりメインワードデコーダを構成するトランジスターのゲート酸化膜に内部電源電圧IVCが印加されるので、前記トランジスターのゲート酸化膜の両端に加えられる電界が減少し、よってゲート酸化膜の信頼性が劣ることを防止することができる。
【0047】
本発明は前記実施例に限定されるものではなく、本発明の技術的思想内で当分野の通常の知識を有する者により多くの変形が可能であることは明白である。
【図面の簡単な説明】
【図1】本発明の一実施形態によるサブワードラインドライバーの構造を有する半導体メモリ装置の概略図である。
【図2】図1に示した半導体メモリ装置における制御信号発生器の第1の実施例を示す回路図である。
【図3】図1に示した半導体メモリ装置における制御信号発生器の第2の実施例を示す回路図である。
【図4】図1に示した半導体メモリ装置における制御信号発生器の第3の実施例を示す回路図である。
【図5】従来のサブワードラインドライバーの構造を有する半導体メモリ装置の概略図である。
【図6】図5に示した半導体メモリ装置における制御信号発生器の回路図である。

Claims (6)

  1. 複数のサブワードラインに接続されるメモリセルアレーと、
    メインワードラインを通して伝達された信号及び第1、第2、第3制御信号に応答してサブワードラインを駆動するため、メインワードラインとサブワードラインとの間にスイッチング手段を設けてなる複数のサブワードラインドライバーと、
    アドレスデコーディング信号に応答して内部電源電圧レベルの前記第1制御信号と昇圧電圧レベルの前記第2制御信号及び接地電圧レベルの前記第3制御信号を発生する複数の制御信号発生器と、
    内部電源電圧を電源電圧として使用し、アドレスに応答して前記メインワードラインに出力信号を出力するメインワードデコーダと、
    昇圧電圧を電源電圧として使用し、前記アドレスに応答して複数の前記アドレスデコーディング信号を出力するサブワードデコーダとを具備し、
    前記サブワードラインドライバーの前記スイッチング手段のゲートに供給される前記第1制御信号を発生する制御信号発生器の電源電圧として内部電源電圧を使用すること
    を特徴とする半導体メモリ装置。
  2. 前記サブワードラインドライバーは、ソースが前記メインワードラインに接続され、ドレインが前記サブワードラインに接続され、ゲートが前記第1制御信号に接続されるNMOSスイッチングトランジスターと、ソースが前記メインワードラインに接続され、ゲートが内部電源電圧に接続される第1NMOSトランジスターと、ソースが第2制御信号に接続され、ゲートが前記第1NMOSトランジスターのドレインに接続され、ドレインが前記サブワードラインに接続される第2NMOSトランジスターと、ドレインが前記サブワードラインに接続され、ゲートが第3制御信号に接続され、ソースが接地電圧に接続される第3NMOSトランジスターとを具備することを特徴とする請求項に記載の半導体メモリ装置。
  3. 前記昇圧電圧レベルは前記内部電源電圧レベルより高いことを特徴とする請求項に記載の半導体メモリ装置。
  4. 前記制御信号発生器は、前記内部電源電圧を電源電圧として使用し、前記アドレスデコーディング信号を反転して前記第1制御信号を出力する第1インバータと、前記昇圧電圧を電源電圧として使用し、前記アドレスデコーディング信号を反転して前記第2制御信号を出力する第2インバータと、前記内部電源電圧を電源電圧として使用し、前記第2制御信号を反転して前記第3制御信号を出力する第3インバータとを具備することを特徴とする請求項に記載の半導体メモリ装置。
  5. 前記制御信号発生器は、前記昇圧電圧を電源電圧として使用し、前記アドレスデコーディング信号を反転して前記第2制御信号を出力する第1インバータと、ゲートに印加される前記内部電源電圧に応答して前記第2制御信号を伝達して前記第1制御信号を出力するNMOS伝達トランジスターと、前記内部電源電圧を電源電圧として使用し、前記第2制御信号を反転して前記第3制御信号を出力する第2インバータとを具備することを特徴とする請求項に記載の半導体メモリ装置。
  6. 前記制御信号発生器は、前記昇圧電圧を電源電圧として使用し、前記アドレスデコーディング信号を反転して前記第2制御信号を出力する第1インバータと、ゲートに前記第2制御信号が接続されたNMOSトランジスター及びゲートに前記アドレスデコーディング信号が接続されたNMOSトランジスターが前記内部電源電圧と接地電圧との間に直列接続されて構成され、前記2つのNMOSトランジスターの接続点から前記第1制御信号を出力する手段と、前記内部電源電圧を電源電圧として使用し、前記第2制御信号を反転して前記第3制御信号を出力する第2インバータとを具備することを特徴とする請求項に記載の半導体メモリ装置。
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Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6011746A (en) * 1997-02-06 2000-01-04 Hyundai Electronics America, Inc. Word line driver for semiconductor memories
WO1999054881A1 (fr) * 1998-04-21 1999-10-28 Matsushita Electric Industrial Co., Ltd. Dispositif de memorisation a semiconducteurs
JPH11354744A (ja) * 1998-06-09 1999-12-24 Matsushita Electric Ind Co Ltd 半導体メモリ装置
JP3250525B2 (ja) * 1998-08-13 2002-01-28 日本電気株式会社 半導体記憶装置
DE69823659D1 (de) * 1998-09-30 2004-06-09 St Microelectronics Srl Schaltungsanordnung zur hierarchischen Zellendekodierung einer Halbleiterspeicheranordnung
KR100334389B1 (ko) * 1998-10-28 2002-07-18 박종섭 반도체 메모리장치
KR100339413B1 (ko) * 1999-08-16 2002-05-31 박종섭 불휘발성 강유전체 메모리 소자의 구동회로
US6452858B1 (en) * 1999-11-05 2002-09-17 Hitachi, Ltd. Semiconductor device
US6236617B1 (en) * 1999-12-10 2001-05-22 International Business Machines Corporation High performance CMOS word-line driver
KR100389036B1 (ko) * 2000-03-06 2003-06-25 삼성전자주식회사 서브 워드 라인 드라이버의 안정된 부스팅 마진을 얻을 수있는 반도체 메모리 장치
US6545923B2 (en) * 2001-05-04 2003-04-08 Samsung Electronics Co., Ltd. Negatively biased word line scheme for a semiconductor memory device
KR100414715B1 (ko) * 2001-07-03 2004-01-13 (주)실리콘세븐 메모리 어레이별 구동이 가능한 분할 워드라인 구조의반도체 메모리 장치
US6704241B1 (en) * 2002-09-06 2004-03-09 Winbond Electronics Corporation Memory architecture with vertical and horizontal row decoding
KR100666173B1 (ko) * 2005-02-04 2007-01-09 삼성전자주식회사 네가티브로 제어되는 서브 워드라인 구조의 반도체 메모리장치 및 이의 구동방법
KR100604935B1 (ko) * 2005-03-24 2006-07-28 삼성전자주식회사 코어 면적을 감소시킨 반도체 메모리 장치
KR100688540B1 (ko) * 2005-03-24 2007-03-02 삼성전자주식회사 메모리 셀의 집적도를 향상시킨 반도체 메모리 장치
US20060267059A1 (en) * 2005-05-25 2006-11-30 Macronix International Co., Ltd. Peripheral circuit architecture for array memory
KR100704039B1 (ko) * 2006-01-20 2007-04-04 삼성전자주식회사 디코딩 신호가 워드라인 방향으로 버싱되는 반도체 메모리장치
KR101311713B1 (ko) * 2007-07-31 2013-09-26 삼성전자주식회사 메모리 코어, 이를 포함하는 반도체 메모리 장치
KR100945804B1 (ko) * 2008-06-24 2010-03-08 주식회사 하이닉스반도체 반도체 메모리 장치
US11314596B2 (en) * 2018-07-20 2022-04-26 Winbond Electronics Corp. Electronic apparatus and operative method

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5416747A (en) * 1992-07-15 1995-05-16 Kawasaki Steel Corporation Semiconductor memory driven at low voltage
JP2842181B2 (ja) * 1993-11-04 1998-12-24 日本電気株式会社 半導体メモリ装置
JP2800730B2 (ja) * 1995-08-17 1998-09-21 日本電気株式会社 半導体記憶装置

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