JP3945858B2

JP3945858B2 - 半導体メモリ装置

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Publication number: JP3945858B2
Application number: JP17241797A
Authority: JP
Inventors: 基元車; 濟煥柳; フウン崔
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 1996-08-21
Filing date: 1997-06-27
Publication date: 2007-07-18
Anticipated expiration: 2017-06-27
Also published as: KR100200724B1; US5940343A; JPH1069771A; KR19980015461A

Description

【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置に係り、特にローデコーダのワードデコーダの出力信号に応答してワードラインにイネーブル電圧を伝達するサブワードラインドライバーを有する半導体メモリ装置に関する。
【０００２】
【従来の技術】
半導体メモリ装置は、多数のワードライン及び多数のビットラインの間に接続された多数のメモリセルにより構成されているメモリセルアレーと、前記メモリセルに貯蔵されたデータを入出力するための周辺回路とから構成されている。前記メモリセルと接続されているワードライン及び対のビットラインにはそれぞれのアドレスが指定されており、ローデコーダ及びカラムデコーダが入力アドレスをデコーディングして特定ワードライン及び対のビットラインを選択する。
【０００３】
特にＤＲＡＭのメモリセルは１つのトランジスターと１つのキャパシタで構成され、前記トランジスターはアクセストランジスター、前記キャパシタはストレージキャパシタと呼ばれる。前記キャパシタはデータを貯蔵する手段であり、前記トランジスターは前記キャパシタに貯蔵されたデータの入出力を制御する手段である。前記トランジスターのゲートはワードラインに接続され、一端はビットラインに接続され、他端は前記キャパシタの一端に接続されている。前述したのは当技術分野で通常のものである。
【０００４】
前記メモリセルのキャパシタに論理“ハイ”レベルのデータを入出力する際、ワードラインに論理“ハイ”レベル、即ち動作電源電圧レベルのワードラインイネーブル電圧が印加されると、前記トランジスターのスレショルド電圧の影響によって前記メモリセルのキャパシタにはデータが充分に入出力されない。従って、前記ワードラインにはワードラインイネーブル電圧として昇圧された電圧が供給されることが一般的であり、ワードラインドライバーは前記昇圧された電圧をドライビングすべきである。また、半導体メモリ装置が大容量化されるほど、１本のワードラインに接続されるメモリセルの数は増加し、またワードラインの長さが長くなるので、ワードラインの負荷キャパシタンスが増加する。このようなワードラインの負荷キャパシタンスの増加によってワードラインのイネーブル時の速度損失が大きくなり、これは半導体メモリ装置の高速アクセスの阻害要因となる。これを克服するためにはワードラインドライバーの大きさを増加させれば良いが、現在の高集積半導体メモリ装置で回路及び素子等の大きさを増加させるということは非常に難しい。何故なら現在の半導体メモリ装置においてデザインルールが徐々に小さくなるのに応じてワードライン間のピッチが短くなるので、前記ワードラインドライバーの大きさを増加させるのは相当難しいからである。
【０００５】
従って、前記のような問題点を解決するために、サブワードラインドライバー（Sub Wordline DriverまたはSplit Word Line Driver、ＳＷＤ）構造が使用されている。ところが、従来のサブワードラインドライバーの構造を有する半導体メモリ装置ではメインワードデコーダの電源電圧として昇圧電圧を使用しなければならなかった。これによって、メインワードデコーダを構成するトランジスターのゲート酸化膜に昇圧電圧が印加されるので、前記トランジスターのゲート酸化膜の両端に加えられる電界強度が増加し、ゲート酸化膜の信頼性が低下する問題点があった。
【０００６】
以下、添付した図面に基づき従来の技術を説明する。
【０００７】
図５は従来のサブワードラインドライバーの構造を有する半導体メモリ装置の概略図である。ここでは主にサブワードラインを駆動するための回路のみが示されている。
【０００８】
図５を参照すると、前記従来のサブワードラインドライバーの構造を有する半導体メモリ装置は、サブワードラインＳＷＬを駆動するために、昇圧電圧ＶＢＯＯＴが電源電圧として使用されるメインワードデコーダ１００と、前記昇圧電圧ＶＢＯＯＴが電源電圧として使用されるサブワードデコーダ２００と、前記昇圧電圧ＶＢＯＯＴ及び内部電源電圧ＩＶＣが電源電圧として使用される複数個の制御信号発生器３００と、複数個のサブワードラインドライバー４００とを具備している。
【０００９】
前記メインワードデコーダ１００は多数のアドレスＡ２、Ａ３、・・・、Ａｉに応答してメインワードラインＭＷＬに出力信号を出力する。前記メインワードデコーダ１００は、メモリ装置がスタンバイ状態の場合論理“ロー”信号を前記メインワードラインＭＷＬに出力し、メモリ装置がアクティブ状態となると前記アドレスＡ２、・・、Ａｉに応答して論理“ハイ”信号を前記メインワードラインＭＷＬに出力する。前記メインワードデコーダ１００は電源電圧として内部電源電圧ＩＶＣが昇圧された電圧ＶＢＯＯＴを使用するので、前記メインワードラインＭＷＬに出力される論理“ハイ”レベルは昇圧電圧ＶＢＯＯＴレベルとなる。
【００１０】
サブワードデコーダ２００は１つまたは複数のアドレスに応答してデコーディングされた信号ＰＸｉＢを出力する。図５には２つのアドレスＡ０，Ａ１に応答して４つのデコーディングされた信号ＰＸ０Ｂ、ＰＸ１Ｂ、ＰＸ２Ｂ、ＰＸ３Ｂを出力することが示されている。前記ＰＸ０Ｂ、ＰＸ１Ｂ、ＰＸ２Ｂ、ＰＸ３Ｂはメモリ装置がスタンバイ状態の場合、全て昇圧電圧レベルとなり、アクティブ状態となると前記ＰＸ０Ｂ、ＰＸ１Ｂ、ＰＸ２Ｂ、ＰＸ３Ｂの中の１つのみが論理“ロー”レベルに遷移する。
【００１１】
各制御信号発生器３００は前記ＰＸ０Ｂ、ＰＸ１Ｂ、ＰＸ２Ｂ、ＰＸ３Ｂの中の１つに応答して制御信号ＷＤ０とＷＤ０Ｂ、ＷＤ１とＷＤ１Ｂ、ＷＤ２とＷＤ２Ｂ、ＷＤ３とＷＤ３Ｂをそれぞれ出力する。前記ＷＤ０、ＷＤ１、ＷＤ２、ＷＤ３はメモリ装置がスタンバイ状態の場合、論理“ロー”レベルとなり、メモリ装置がアクティブ状態となると前記ＷＤ０、ＷＤ１、ＷＤ２、ＷＤ３の中の１つが昇圧電圧ＶＢＯＯＴレベルに遷移する。ＷＤ０Ｂ、ＷＤ１Ｂ、ＷＤ２Ｂ、ＷＤ３ＢはＷＤ０、ＷＤ１、ＷＤ２、ＷＤ３の相補信号である。
【００１２】
サブワードラインドライバー４００は４つのＮＭＯＳトランジスターＭＮ１、ＭＮ２、ＭＮ３、ＭＮ４で構成され、メインワードラインＭＷＬ、制御信号ＷＤｉとＷＤｉＢ（ｉは０、１、２、３）信号に応答してサブワードラインＳＷＬに出力信号を出力する。メモリ装置がアクティブ状態となるとアドレスＡ２、・・、Ａｉに応答してメインワードラインＭＷＬが昇圧電圧ＶＢＯＯＴレベルにイネーブルされ、これによりノードＡはＶＢＯＯＴ−ＶＴ（ＭＮ１のスレショルド電圧）の電圧レベルに上昇する。
【００１３】
それ以降、アドレスＡ０、Ａ１に応答して１つのＷＤｉ（ｉは０、１、２、３）が昇圧電圧ＶＢＯＯＴ、ＷＤｉＢ（ｉは０、１、２、３）が接地電圧ＶＳＳレベルに遷移すると、選択されるサブワードラインドライバー４００のノードＡの電圧レベルが（ＶＢＯＯＴ−ＶＴ）＋ＶＢＯＯＴ＝２ＶＢＯＯＴ−ＶＴ＝２ＩＶＣ＋３ＶＴ（ここで、ＶＢＯＯＴ＝ＩＶＣ＋２ＶＴと仮定する）の電圧レベルに上昇してＮＭＯＳトランジスターＭＮ３が完全にターンオンされる。従って、サブワードラインＳＷＬはＷＤｉの電圧レベルの昇圧電圧ＶＢＯＯＴレベルにイネーブルされる。
【００１４】
ＮＭＯＳトランジスターＭＮ２は、メインワードラインＭＷＬが論理“ロー”であり、ＷＤｉが論理“ハイ”、ＷＤｉＢが論理“ロー”状態の場合、ターンオンされることによりサブワードラインＳＷＬを接地電圧ＶＳＳレベルに遷移させる。この際ＮＭＯＳトランジスターＭＮ４はターンオフされる。
【００１５】
ＮＭＯＳトランジスターＭＮ４は、ＷＤｉが論理“ロー”、ＷＤｉＢが論理“ハイ”状態の場合にターンオンされることによりサブワードラインＳＷＬを接地電圧ＶＳＳレベルに遷移させる。今度はＮＭＯＳトランジスターＭＮ２がターンオフされる。
【００１６】
部材番号５００は所定の個数に分割されているメモリセルアレーブロックであって、それぞれのメモリセルアレーブロックは多数のメモリセルを含んでいる。前記メモリセルは前述したように１つのアクセストランジスターと１つのキャパシタで構成され、前記アクセストランジスターのゲートは前記サブワードラインＳＷＬに接続されていてデータの入出力を制御する。
【００１７】
図６は図５に示した制御信号発生器の回路図である。図６を参照すると、昇圧電圧ＶＢＯＯＴが電源電圧として使用されているＰＭＯＳトランジスターＭＰ１とＮＭＯＳトランジスターＭＮ５とで構成されているインバータが図５のサブワードデコーダの出力信号ＰＸｉＢ（ｉは０、１、２、３）を受取ってインバーティングして制御信号ＷＤｉ（ｉは０、１、２、３）を出力する。また、内部電源電圧ＩＶＣが電源電圧として使用されているＰＭＯＳトランジスターＭＰ２とＮＭＯＳトランジスターＭＮ６とで構成される別のインバータが前記制御信号ＷＤｉを受取ってインバーティングして相補制御信号ＷＤｉＢ（ｉは０、１、２、３）を出力する。
【００１８】
【発明が解決しようとする課題】
しかしながら、前述した従来のサブワードラインドライバーの構造を有する半導体メモリ装置は、メインワードデコーダ１００の電源電圧として昇圧電圧ＶＢＯＯＴを使用しなければならない。もしメインワードデコーダ１００の電源電圧として内部電源電圧ＩＶＣを使用すればアクティブ状態の場合、メインワードラインＭＷＬが内部電源電圧ＩＶＣレベルとなるので、これにより制御信号ＷＤｉが昇圧電圧ＶＢＯＯＴレベルにイネーブルされる際ＮＭＯＳトランジスターＭＮ２がターンオンされ、よってサブワードラインＳＷＬが昇圧電圧ＶＢＯＯＴレベルに保たれない。
【００１９】
前述した従来のサブワードラインドライバーの構造を有する半導体メモリ装置では、メインワードデコーダの電源電圧として昇圧電圧ＶＢＯＯＴが使用されるので、メインワードデコーダを構成するトランジスターのゲート酸化膜に昇圧電圧ＶＢＯＯＴが印加される。よって前記トランジスターのゲート酸化膜の両端に加えられる電界強度が増加し、これによってゲート酸化膜の信頼性が低下する問題点が生ずる。
【００２０】
従って、本発明の目的はメインワードデコーダの電源電圧として昇圧電圧ではなく、内部電源電圧を使用できるようにするサブワードラインドライバーを有する半導体メモリ装置を提供することにある。
【００２１】
【課題を解決するための手段】
前記目的を達成するための本発明による半導体メモリ装置は、メモリセルに連結されるサブワードライン及びビットラインと、前記サブワードラインを駆動するサブワードラインドライバーと、外部から入力されるアドレス信号に応答して前記サブワードラインドライバーを選択するメインワードデコーダ及びサブワードデコーダを具備し、サブワードラインドライバーから上記メモリセルに連結されるサブワードラインを内部電源電圧より高い昇圧電圧レベルとする半導体メモリ装置であって、前記サブワードラインドライバーは、前記メインワードデコーダの出力であるメインワードラインと前記サブワードラインとの間に接続されるスイッチング手段を含み、前記メインワードラインの論理“ハイ”電圧レベル及び前記スイッチング手段を制御する第１制御信号の論理“ハイ”電圧レベルを、上記昇圧電圧レベルよりも低い電圧レベルとすることを特徴とする。
【００２２】
望ましい実施例によれば、前記スイッチング手段は、ゲートが前記第１制御信号に接続され、ソースが前記メインワードラインに接続され、ドレインが前記サブワードラインに接続されるＮＭＯＳトランジスターであることを特徴とし、前記第１制御信号の論理“ハイ”電圧レベルは内部電源電圧レベルと同じか、あるいは内部電源電圧レベルより低く、前記サブワードラインに出力される信号の論理“ハイ”電圧レベルは前記内部電源電圧レベルより高い昇圧電圧レベルであることを特徴とする。そして、前記第１制御信号は、内部電源電圧を電源電圧として使用するインバータによって、前記サブワードデコーダの出力信号をインバーティングした信号であることを特徴とする。
【００２３】
また、前記サブワードラインドライバーは、ソースが前記メインワードラインに接続され、ゲートが内部電源電圧に接続される第１ＮＭＯＳトランジスターと、ソースが前記第１制御信号と同じ論理を表す第２制御信号に接続され、ゲートが前記第１ＮＭＯＳトランジスターのドレインに接続され、ドレインが前記サブワードラインに接続される第２ＮＭＯＳトランジスターと、ドレインが前記サブワードラインに接続され、ゲートが前記第１制御信号の論理の反転された論理を表す第３制御信号に接続され、ソースが接地電圧に接続される第３ＮＭＯＳトランジスターとをさらに具備することを特徴とする。
【００２４】
前記第２制御信号は、前記内部電源電圧より高い昇圧電圧を電源電圧として使用するインバータによって、前記サブワードデコーダの出力信号をインバーティングした信号であることを特徴とし、前記第３制御信号は、前記内部電源電圧を電源電圧として使用するインバータによって、前記第２制御信号をインバーティングした信号であることを特徴とする。
【００２５】
【発明の実施の形態】
以下、添付した図面に基づき本発明の望ましい実施形態を詳しく説明する。
【００２６】
図１は本発明の一実施形態によるサブワードラインドライバーの構造を有する半導体メモリ装置の概略図である。ここでは主にサブワードラインを駆動するための回路のみが示してある。また、図５と構成上または動作上同一な部分に対しては同一な部材番号及び部材符号を使用する。
【００２７】
図１を参照すると、前記本発明によるサブワードラインドライバーの構造を有する半導体メモリ装置は、サブワードラインＳＷＬを駆動するための内部電源電圧ＩＶＣが電源電圧として使用されているメインワードデコーダ１００ａと、昇圧電圧ＶＢＯＯＴが電源電圧として使用されているサブワードデコーダ２００と、前記内部電源電圧ＩＶＣ及び前記昇圧電圧ＶＢＯＯＴが電源電圧として使用されている複数個の制御信号発生器３００ａと、複数個のサブワードラインドライバー４００ａとを具備している。
【００２８】
図１を参照すると、サブワードラインドライバー４００ａのトランジスター等の接続関係と、制御信号発生器３００ａの出力である制御信号ＷＤｉ、ＷＤｉＤ、ＷＤｉＢ（ｉは０、１、２、３）が図５の従来の技術と異なる。従って、メインワードデコーダ１００ａの電源電圧は昇圧されない電圧、即ち内部電源電圧ＩＶＣが使用されており、この点が図５の従来の技術と異なる。
【００２９】
前記サブワードラインドライバー４００ａは、メインワードデコーダ１００ａの出力であるメインワードラインＭＷＬにソースが、サブワードラインＳＷＬにドレインがそれぞれ接続され、ゲートが第１制御信号ＷＤｉＤ（ｉは０、１、２、３）に接続されているＮＭＯＳトランジスタースイッチング手段ＭＮ８と、ソースが前記メインワードラインＭＷＬに接続され、ゲートが内部電源電圧ＩＶＣに接続される第１ＮＭＯＳトランジスターＭＮ７と、ソースが第２制御信号ＷＤｉ（ｉは０、１、２、３）に接続され、ゲートが前記第１ＮＭＯＳトランジスターＭＮ７のドレインに接続され、ドレインが前記サブワードラインＳＷＬに接続されている第２ＮＭＯＳトランジスターＭＮ９と、ドレインが前記サブワードラインＳＷＬに接続され、ゲートが第３制御信号ＷＤｉＢ（ｉは０、１、２、３）に接続され、ソースが接地電圧ＶＳＳに接続されている第３ＮＭＯＳトランジスターＭＮ１０とを具備している。
【００３０】
ここで、前記第１ＮＭＯＳトランジスターＭＮ７のゲートは前記内部電源電圧ＩＶＣより高い外部電源電圧ＶＣＣにも接続することができる。
【００３１】
前記第１、第２及び第３制御信号ＷＤｉＤ、ＷＤｉ、ＷＤｉＢは制御信号発生器３００ａの出力信号である。
【００３２】
図２は図１に示した制御信号発生器の第１の実施例を示す回路図である。
【００３３】
図２を参照すると、電源電圧として内部電源電圧ＩＶＣが使用されているＰＭＯＳトランジスターＭＰ４とＮＭＯＳトランジスターＭＮ１２で構成される第１インバータが図１のサブワードデコーダ２００の出力信号であるアドレスデコーディング信号ＰＸｉＢ（ｉは０、１、２、３）を受取ってインバーティングして第１制御信号ＷＤｉＤを出力する。
【００３４】
電源電圧として昇圧電圧ＶＢＯＯＴが使用されているＰＭＯＳトランジスターＭＰ３とＮＭＯＳトランジスターＭＮ１１とで構成される第２インバータが前記アドレスデコーディング信号ＰＸｉＢを受取ってインバーティングして第２制御信号ＷＤｉを出力し、電源電圧として内部電源電圧ＩＶＣが使用されているＰＭＯＳトランジスターＭＰ５とＮＭＯＳトランジスターＭＮ１３とで構成される第３インバータが前記第２制御信号ＷＤｉを受取ってインバーティングして第３制御信号ＷＤｉＢを出力する。
【００３５】
従って、前記第１制御信号ＷＤｉＤの論理“ハイ”電圧レベルは前記内部電源電圧ＩＶＣレベルとなり、前記第２制御信号ＷＤｉの論理“ハイ”電圧レベルは前記昇圧電圧ＶＢＯＯＴレベルとなる。また、前記第３制御信号ＷＤｉＢの論理“ハイ”電圧レベルは内部電源電圧ＩＶＣレベルとなる。
【００３６】
図１及び図２に基づき本発明に適用されるサブワードラインドライバーの動作を説明する。
【００３７】
半導体メモリ装置がアクティブ状態となると、メインワードデコーダ１００ａに入力されるアドレスＡ２、・・、Ａｉに応答してメインワードラインＭＷＬが内部電源電圧ＩＶＣレベルにイネーブルされる。これによりサブワードラインドライバー４００ａのノードＡの電圧はＩＶＣ−ＶＴの電圧レベルに上昇する。前記ＶＴは第１ＮＭＯＳトランジスターＭＮ７のスレショルド電圧である。以降、サブワードデコーダ２００に入力されるアドレスＡ０、Ａ１に応答して第１制御信号ＷＤｉＤは内部電源電圧ＩＶＣレベル、第２制御信号ＷＤｉは昇圧電圧ＶＢＯＯＴレベル、第３制御信号ＷＤｉＢは接地電圧ＶＳＳレベルにそれぞれ遷移する。これによりＮＭＯＳトランジスターＭＮ８及びＮＭＯＳトランジスターＭＮ１０はターンオフされ、前記ノードＡの電圧は（ＩＶＣ−ＶＴ）＋ＶＢＯＯＴ＝（ＩＶＣ−ＶＴ）＋（ＩＶＣ＋２ＶＴ）＝２ＩＶＣ＋ＶＴの電圧レベルに上昇して第２ＮＭＯＳトランジスターＭＮ９が完全にターンオンされる。従って、サブワードラインＳＷＬは第２制御信号ＷＤｉの電圧レベルの昇圧電圧ＶＢＯＯＴレベルにイネーブルされる。
【００３８】
特に本発明に適用されるサブワードラインドライバー４００ａにおいてはＮＭＯＳトランジスタースイッチング手段ＭＮ８のゲートが、論理“ハイ”電圧レベルが内部電源電圧ＩＶＣレベルの第１制御信号ＷＤｉＤに接続されているので、メインワードラインＭＷＬが昇圧電圧ＶＢＯＯＴレベルでない内部電源電圧ＩＶＣレベルの場合でも前記ＮＭＯＳトランジスタースイッチング手段ＭＮ８がターンオフされる。よって、メインワードデコーダ１００ａの電源電圧として内部電源電圧ＩＶＣが使用でき、従来の技術の問題点を解決することができる。
【００３９】
半導体メモリ装置がスタンバイ状態となると、メインワードラインＭＷＬは論理“ロー”レベルとなる。この際前記第１制御信号ＷＤｉＤが内部電源電圧ＩＶＣレベル、第２制御信号ＷＤｉが昇圧電圧ＶＢＯＯＴレベル、第３制御信号ＷＤｉＢが接地電圧ＶＳＳレベルの状態の場合には、前記ＮＭＯＳトランジスタースイッチング手段ＭＮ８がターンオンされ、サブワードラインＳＷＬが論理“ロー”レベル、即ち接地電圧ＶＳＳレベルとなる。また、逆に前記第１制御信号ＷＤｉＤが接地電圧ＶＳＳレベル、第２制御信号ＷＤｉが接地電圧ＶＳＳレベル、第３制御信号ＷＤｉＢが内部電源電圧ＩＶＣレベルの状態の場合には前記ＮＭＯＳトランジスターＭＮ１０がターンオンされサブワードラインＳＷＬは接地電圧ＶＳＳレベルとなる。
【００４０】
図３は図１に示した制御信号発生器の第２の実施例を示す回路図である。
【００４１】
図３を参照すれば、図２と同様に電源電圧として昇圧電圧ＶＢＯＯＴが使用されているＰＭＯＳトランジスターＭＰ６とＮＭＯＳトランジスターＭＮ１４とで構成される第１インバータが前記アドレスデコーディング信号ＰＸｉＢをインバーティングして第２制御信号ＷＤｉを出力する。電源電圧として内部電源電圧ＩＶＣが使用されているＰＭＯＳトランジスターＭＰ７とＮＭＯＳトランジスターＭＮ１６とで構成される第２インバータが前記第２制御信号ＷＤｉをインバーティングして第３制御信号ＷＤｉＢを出力する。また、ゲートに内部電源電圧ＩＶＣが接続されたＮＭＯＳ伝達トランジスターＭＮ１５を通して第２制御信号ＷＤｉが伝達されることにより、第１制御信号ＷＤｉＤが出力される。
【００４２】
これにより前記第１制御信号ＷＤｉＤの論理“ハイ”電圧レベルはＩＶＣ−ＶＴレベルとなり、前記第２制御信号ＷＤｉの論理“ハイ”電圧レベルは昇圧電圧ＶＢＯＯＴレベルとなり、第３制御信号ＷＤｉＢの論理“ハイ”電圧レベルは内部電源電圧ＩＶＣレベルとなる。
【００４３】
図４は図１に示した制御信号発生器の第３の実施例を示す回路図である。
【００４４】
図４を参照すれば、図２と同様に電源電圧として昇圧電圧ＶＢＯＯＴが使用されているＰＭＯＳトランジスターＭＰ８とＮＭＯＳトランジスターＭＮ１７とで構成される第１インバータが前記アドレスデコーディング信号ＰＸｉＢをインバーティングして第２制御信号ＷＤｉを出力する。電源電圧として内部電源電圧ＩＶＣが使用されているＰＭＯＳトランジスターＭＰ９とＮＭＯＳトランジスターＭＮ２０とで構成される第２インバータが前記第２制御信号ＷＤｉをインバーティングして第３制御信号ＷＤｉＢを出力する。また、ゲートに前記第２制御信号ＷＤｉが接続されたＮＭＯＳトランジスターＭＮ１８及びゲートに前記アドレスデコーディング信号ＰＸｉＢが接続されたＮＭＯＳトランジスターＭＮ１９が内部電源電圧ＩＶＣと接地電圧ＶＳＳとの間に直列接続され、前記２つのＮＭＯＳトランジスターＭＮ１８、ＭＮ１９の接続点から第１制御信号ＷＤｉＤが出力される。
【００４５】
これにより前記第１制御信号ＷＤｉＤの論理“ハイ”電圧レベルはＩＶＣレベルとなり、前記第２制御信号ＷＤｉの論理“ハイ”電圧レベルは昇圧電圧ＶＢＯＯＴレベルとなり、第３制御信号ＷＤｉＢの論理“ハイ”電圧レベルは内部電源電圧ＩＶＣレベルとなる。
【００４６】
【発明の効果】
従って、前述した本発明による半導体メモリ装置のサブワードラインドライバーにおいて、メインワードラインとサブワードラインとの間に接続されたＮＭＯＳトランジスタースイッチング手段のゲートは、論理“ハイ”電圧レベルが内部電源電圧ＩＶＣレベルと同じか低い電圧、即ちＩＶＣ−ＶＴの第１制御信号に接続されるので、メインワードデコーダの電源電圧として昇圧電圧ＶＢＯＯＴでない内部電源電圧ＩＶＣを使用することができる。これによりメインワードデコーダを構成するトランジスターのゲート酸化膜に内部電源電圧ＩＶＣが印加されるので、前記トランジスターのゲート酸化膜の両端に加えられる電界が減少し、よってゲート酸化膜の信頼性が劣ることを防止することができる。
【００４７】
本発明は前記実施例に限定されるものではなく、本発明の技術的思想内で当分野の通常の知識を有する者により多くの変形が可能であることは明白である。
【図面の簡単な説明】
【図１】本発明の一実施形態によるサブワードラインドライバーの構造を有する半導体メモリ装置の概略図である。
【図２】図１に示した半導体メモリ装置における制御信号発生器の第１の実施例を示す回路図である。
【図３】図１に示した半導体メモリ装置における制御信号発生器の第２の実施例を示す回路図である。
【図４】図１に示した半導体メモリ装置における制御信号発生器の第３の実施例を示す回路図である。
【図５】従来のサブワードラインドライバーの構造を有する半導体メモリ装置の概略図である。
【図６】図５に示した半導体メモリ装置における制御信号発生器の回路図である。

Claims

複数のサブワードラインに接続されるメモリセルアレーと、
メインワードラインを通して伝達された信号及び第１、第２、第３制御信号に応答してサブワードラインを駆動するため、メインワードラインとサブワードラインとの間にスイッチング手段を設けてなる複数のサブワードラインドライバーと、
アドレスデコーディング信号に応答して内部電源電圧レベルの前記第１制御信号と昇圧電圧レベルの前記第２制御信号及び接地電圧レベルの前記第３制御信号を発生する複数の制御信号発生器と、
内部電源電圧を電源電圧として使用し、アドレスに応答して前記メインワードラインに出力信号を出力するメインワードデコーダと、
昇圧電圧を電源電圧として使用し、前記アドレスに応答して複数の前記アドレスデコーディング信号を出力するサブワードデコーダとを具備し、
前記サブワードラインドライバーの前記スイッチング手段のゲートに供給される前記第１制御信号を発生する制御信号発生器の電源電圧として内部電源電圧を使用すること
を特徴とする半導体メモリ装置。
前記サブワードラインドライバーは、ソースが前記メインワードラインに接続され、ドレインが前記サブワードラインに接続され、ゲートが前記第１制御信号に接続されるＮＭＯＳスイッチングトランジスターと、ソースが前記メインワードラインに接続され、ゲートが内部電源電圧に接続される第１ＮＭＯＳトランジスターと、ソースが第２制御信号に接続され、ゲートが前記第１ＮＭＯＳトランジスターのドレインに接続され、ドレインが前記サブワードラインに接続される第２ＮＭＯＳトランジスターと、ドレインが前記サブワードラインに接続され、ゲートが第３制御信号に接続され、ソースが接地電圧に接続される第３ＮＭＯＳトランジスターとを具備することを特徴とする請求項１に記載の半導体メモリ装置。
前記昇圧電圧レベルは前記内部電源電圧レベルより高いことを特徴とする請求項１に記載の半導体メモリ装置。
前記制御信号発生器は、前記内部電源電圧を電源電圧として使用し、前記アドレスデコーディング信号を反転して前記第１制御信号を出力する第１インバータと、前記昇圧電圧を電源電圧として使用し、前記アドレスデコーディング信号を反転して前記第２制御信号を出力する第２インバータと、前記内部電源電圧を電源電圧として使用し、前記第２制御信号を反転して前記第３制御信号を出力する第３インバータとを具備することを特徴とする請求項１に記載の半導体メモリ装置。
前記制御信号発生器は、前記昇圧電圧を電源電圧として使用し、前記アドレスデコーディング信号を反転して前記第２制御信号を出力する第１インバータと、ゲートに印加される前記内部電源電圧に応答して前記第２制御信号を伝達して前記第１制御信号を出力するＮＭＯＳ伝達トランジスターと、前記内部電源電圧を電源電圧として使用し、前記第２制御信号を反転して前記第３制御信号を出力する第２インバータとを具備することを特徴とする請求項１に記載の半導体メモリ装置。
前記制御信号発生器は、前記昇圧電圧を電源電圧として使用し、前記アドレスデコーディング信号を反転して前記第２制御信号を出力する第１インバータと、ゲートに前記第２制御信号が接続されたＮＭＯＳトランジスター及びゲートに前記アドレスデコーディング信号が接続されたＮＭＯＳトランジスターが前記内部電源電圧と接地電圧との間に直列接続されて構成され、前記２つのＮＭＯＳトランジスターの接続点から前記第１制御信号を出力する手段と、前記内部電源電圧を電源電圧として使用し、前記第２制御信号を反転して前記第３制御信号を出力する第２インバータとを具備することを特徴とする請求項１に記載の半導体メモリ装置。