KR19980015461A - 반도체 메모리장치의 서브 워드라인 드라이버 - Google Patents

반도체 메모리장치의 서브 워드라인 드라이버 Download PDF

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Abstract

본 발명은 반도체 메모리장치의 서브 워드라인 드라이버에 관한 것이다. 본 발명은, 다수개의 메모리셀이 로우방향 및 칼럼방향으로 배열된 메모리셀 어레이와, 상기 각각의 메모리셀에 연결되는 서브 워드라인 및 비트라인과, 상기 서브 워드라인에 출력단이 연결된 다수개의 서브 워드라인 드라이버와, 어드레스 신호에 대응하여 상기 서브 워드라인 드라이버를 선택하는 메인 워드 데코더 및 서브 워드 데코더를 구비하는 반도체 메모리장치에 있어서, 상기 서브 워드라인 드라이버가, 상기 메인 워드 데코더의 출력라인과 상기 서브 워드라인 사이에 개재되는 NMOS 트랜지스터 스위칭 수단을 구비하고, 상기 스위칭 수단을 제어하는 제1제어신호의 논리하이 전압레벨이 상기 서브 워드라인에 출력되는 신호의 논리하이 전압레벨보다 낮은 것을 특징으로 한다. 따라서 본 발명은, 메인 워드 데코더의 전원전압으로 승압전압이 아닌 내부 전원전압을 사용하는 것이 가능하고, 이에 따라 메인 워드 데코더를 구성하는 트랜지스터의 게이트 산화막의 신뢰성을 향상시켜 소자의 신뢰성을 보장할 수 있는 장점이 있다.

Description

반도체 메모리장치의 서브 워드라인 드라이버
본 발명은 반도체 메모리장치에 관한 것으로, 특히 로우데코더(Row Decoder)인 메인 워드데코더(Word Decoder)에 응답하여 워드라인으로 인에이블(Enable) 전압을 전달하는 서브 워드라인 드라이버(Sub Wordline Driver)에 관한 것이다.
반도체 메모리장치는 다수의 워드라인 및 다수의 비트라인 쌍 사이에 접속되는 다수의 메모리셀로 이루어진 메모리셀 어레이와, 상기 메모리셀에 저장된 데이터를 입출력하기 위한 주변회로들로 구성된다. 상기 메모리셀과 접속되는 워드라인 및 비트라인 쌍은 각각 고유한 어드레스가 지정되어 있으며, 입력 어드레스 신호를 데코딩하는 로우 데코더 및 칼럼 데코더에 의해 특정 워드라인 및 비트라인 쌍의 선택이 이루어진다.
반도체 메모리장치, 특히 디램(DRAM)의 메모리셀은 하나의 트랜지스터와 하나의 커패시터로 구성된다. 상기 커패시터는 데이터를 저장하는 역할을 수행하고, 상기 트랜지스터는 상기 커패시터에 저장된 데이터의 입출력을 제어하는 역할을 수행하며 일반적으로 엑세스 트랜지스터라 한다. 상기 엑세스 트랜지스터의 제어전극은 워드라인과 접속되며, 이는 당 기술분야에서 통상적인 것이다.
상기 메모리셀의 커패시터에 논리하이의 데이터를 입출력할 시, 워드라인에 논리하이레벨, 즉 동작 전원전압 레벨의 워드라인 인에이블 전압을 인가하게 되는 경우, 트랜지스터의 고유한 성질인 문턱전압의 영향으로 인하여 상기 메모리셀의 커패시터에 데이터가 충분히 입출력되지 않게 된다. 따라서 상기 워드라인 인에이블 전압은 승압된 전압을 공급하는 것이 일반적이고, 이를 위하여 워드라인 드라이버는 승압된 전압을 드라이빙하여야 한다.
반도체 메모리장치가 대용량화할수록 하나의 워드라인에 접속되는 메모리셀의 수는 증가하고 또한 워드라인의 길이가 길어짐에 따라, 워드라인의 부하 커패시턴스(Load Capacitance)는 증가하게 된다. 이러한 워드라인의 부하 커패시턴스의 증가로 인하여 워드라인 인에이블시 속도손실이 커지게 되고, 이는 반도체 메모리장치의 고속 엑세스의 저해요인이 된다. 이와 같은 문제점을 해결하기 위하여 워드라인 드라이버의 크기를 증가시키면 되지만, 현재의 고집적 반도체 메모리장치에서 회로 및 소자들의 크기를 증가시킨다는 것은 상당히 어려운 사안이 되고 있다. 왜냐하면 현재의 반도체 메모리장치에서 설계룰(Design Rule)이 점점 더 작아짐에 따라, 워드라인간의 피치(Pitch)가 짧아져 상기 워드라인 드라이버의 크기를 증가시키는 것은 상당히 어렵기 때문이다.
따라서 상기와 같은 문제점을 해결하기 위하여, 서브 워드라인 드라이버(Sub Wordline Driver 또는 Split Word Line Driver, SWD) 구조를 사용한다.
도 1은 ISSCC96 P374-P375에 발표된 종래의 서브 워드라인 드라이버 구조를 나타내는 도면이다.
도 1를 참조하면, 메인 워드 데코더(100)는 다수개의 어드레스(A2 내지 Ai)에 대응하여 메인 워드라인(MWL)에 출력신호를 출력한다. 상기 메인 워드 데코터(100)는, 메모리장치가 스탠바이(Stand-by) 상태일때 논리로우 신호를 상기 메인 워드라인(MWL)에 출력하며, 메모리장치가 엑티브(Active)상태가 되면 상기 어드레스(A2 내지 Ai)에 대응하여 논리하이 신호를 상기 메인 워드라인(MWL)에 출력한다. 여기에서 상기 메인 워드라인(MWL)의 논리하이레벨은 내부 전원전압(IVC)의 승압된 전압(VBOOT)이다.
서브 워드 데코더(Sub Word Decoder)(200)는 하나 또는 다수개의 어드레스 정보를 입력으로하여 데코딩된 신호 PXiB를 출력한다. 도 1에는 2개의 어드레스(A0,A1)를 입력으로 하여 4개의 데코딩된 신호 PXiB(PX0B,PX1B,PX2B,PX3B)를 출력하는 것으로 도시되어 있다. 상기 PXiB는 메모리장치가 스탠바이 상태일때 모두 승압전압(VBOOT) 레벨이 되며, 엑티브 상태가 되면 상기 4개의 PXiB(PX0B,PX1B,PX2B,PX3B)중 하나의 PXiB만이 논리로우레벨로 천이한다.
각각의 WDi 발생기(300)는 상기의 PXiB(PX0B,PX1B,PX2B,PX3B)중의 하나를 입력으로 하여 각각의 WDi(WD0,WD1,WD2,WD3) 및 WDiB(WD0B,WD1B,WD2B,WD3B)를 출력한다. 상기 WDi는 스탠바이 상태일때 논리로우레벨이 되며, 엑티브 상태가 되면 4개의 WDi중 하나의 WDi가 승압전압(VBOOT) 레벨로 천이한다. 상기 WDiB는 스탠바이 상태일때 논리하이레벨이 되며, 엑티브 상태가 되면 논리로우레벨로 천이한다.
참조번호 400은 서브 워드라인 드라이버로서, 4개의 NMOS 트랜지스터(MN1 내지 MN4)로 구성되며, MWL,WDi,WDiB 신호를 입력으로하여 서브 워드라인(SWL)에 출력신호를 출력한다. 메모리장치가 엑티브 상태가 되면 어드레스(A2 내지 Ai)에 대응하여 메인 워드라인(MWL)이 승압전압(VBOOT) 레벨로 인에이블 되고, 노드(A)는 VBOOT-VT(문턱전압)의 전압레벨로 상승한다. 이후 어드레스(A0,A1)에 대응하여 하나의 WDi와 하나의 WDiB가 각각 승압전압(VBOOT)과 접지전압(VSS) 레벨로 천이하면, 노드(A)가 (VBOOT-VT)+VBOOT=2VBOOT-VT=2IVC+3VT (여기에서 VBOOT=IVC+2VT라 가정함)의 전압레벨로 상승하여 NMOS 트랜지스터(MN3)를 완전히 턴온(Turn-on)시킨다. 따라서 서브 워드라인(SWL)은 WDi의 전압레벨인 승압전압(VBOOT) 레벨로 인에이블된다.
NMOS 트랜지스터(MN2)는 메인 워드라인(MWL)이 논리로우이고 WDi 및 WDiB가 각각 논리하이와 논리로우 상태일때 서브 워드라인(SWL)을 접지전압(VSS) 레벨로 유지하는 역할을 하고, NMOS 트랜지스터(MN4)는 WDi 및 WDiB가 각각 논리로우와 논리하이 상태일때 서브 워드라인(SWL)을 접지전압(VSS) 레벨로 유지하는 역할을 한다.
참조번호 500은 소정의 갯수로 분할된 메모리셀 어레이 블럭으로서, 각각의 메모리셀 어레이 블락은 다수개의 메모리셀을 포함한다. 상기의 메모리셀은 전술한 바와 같이 하나의 엑세스 트랜지스터와 하나의 커패시터로 구성되며, 상기 엑세스 트랜지스터의 게이트는 상기 서브 워드라인(SWL)과 접속되어 데이터의 입출력을 제어한다.
도 2는 도 1의 WDi 발생기의 회로도로서, PMOS 트랜지스터(MP1)과 NMOS 트랜지스터(MN5)는 입력과 출력이 각각 PXiB와 WDi인 인버터를 이루며, PMOS 트랜지스터(MP1)의 소오스는 승압전압(VBOOT)에 접속된다. PMOS 트랜지스터(MP2)와 NMOS 트랜지스터(MN6)는 입력과 출력이 각각 WDi와 WDiB인 인버터를 이루며, PMOS 트랜지스터(MP2)의 소오스는 내부 전원전압(IVC)에 접속된다.
상술한 종래의 서브 워드라인 드라이버 구조를 갖는 반도체 메모리장치에서는 메인 워드 데코더(100)의 전원전압으로서 승압전압(VBOOT)을 사용하여야 한다. 이는 메인 워드 데코더(100)의 전원전압으로서 내부 전원전압(IVC)을 사용하면 엑티브 상태시 메인 워드라인(MWL)은 내부 전원전압(IVC) 레벨이 되므로, WDi가 승압전압(VBOOT) 레벨로 인에이블될 때 NMOS 트랜지스터(MN2)가 턴온되어 서브 워드라인(SWL)을 승압전압(VBOOT) 레벨로 유지시킬 수가 없기 때문이다.
이에 따라 상술한 종래의 서브 워드라인 드라이버 구조를 갖는 반도체 메모리장치에서는, 메인 워드 데코더의 전원전압으로 승압전압(VBOOT)이 사용되므로, 메인 워드 데코더에 사용되는 트랜지스터의 게이트 산화막에 승압전압(VBOOT)이 인가됨으로써 게이트 산화막의 양단에 걸리는 전계(Electric Field)가 증가하여 게이트 산화막의 신뢰성을 떨어뜨리는 문제점이 있다.
따라서 본 발명의 목적은, 메인 워드 데코더의 전원전압으로 승압전압이 아닌 내부 전원전압(IVC)을 사용할 수 있게 함으로써 게이트 산화막의 신뢰성을 향상시킬 수 있는 반도체 메모리장치의 서브 워드라인 드라이버를 제공하는 데 있다.
도 1은 종래의 서브 워드라인 드라이버 구조를 나타내는 도면
도 2는 도 1도의 WDi 발생기의 회로도
도 3은 본 발명에 따른 서브 워드라인 드라이버 구조의 실시예를 나타내는 도면
도 4는 도 3의 WDi 발생기의 제1실시예를 나타내는 회로도
도 5는 도 3의 WDi 발생기의 제2실시예를 나타내는 회로도
도 6은 도 3의 WDi 발생기의 제3실시예를 나타내는 회로도
상기 목적을 달성하기 위한 본 발명에 따른 반도체 메모리장치의 서브 워드라인 드라이버는, 다수개의 메모리셀이 로우방향 및 칼럼방향으로 배열된 메모리셀 어레이와, 상기 각각의 메모리셀에 연결되는 서브 워드라인 및 비트라인과, 상기 서브 워드라인에 출력단이 연결된 다수개의 서브 워드라인 드라이버와, 어드레스 신호에 대응하여 상기 서브 워드라인 드라이버를 선택하는 메인 워드 데코더 및 서브 워드 데코더를 구비하는 반도체 메모리장치에 있어서, 상기 메인 워드 데코더의 출력라인과 상기 서브 워드라인 사이에 개재되는 스위칭 수단을 구비하고, 상기 스위칭 수단을 제어하는 제1제어신호의 논리하이 전압레벨이 상기 서브 워드라인에 출력되는 신호의 논리하이 전압레벨보다 낮은 것을 특징으로 한다.
바람직한 실시예에 의하면, 상기 스위칭 수단은 NMOS 트랜지스터이고, 상기 NMOS 트랜지스터의 게이트는 상기 제1제어신호에 접속되고 소오스 및 드레인은 각각 상기 메인 워드 데코더의 출력라인 및 상기 서브 워드라인에 접속된다. 상기 제1제어신호의 논리하이 전압레벨은 내부 전원전압 레벨과 같거나 낮고, 상기 서브 워드라인에 출력되는 신호의 논리하이 전압레벨은 상기 내부 전원전압 레벨보다 높은 승압전압 레벨이다. 상기 제1제어신호는, 전원전압으로 내부 전원전압을 갖는 인버터에서 상기 서브 워드 데코더의 출력신호가 인버팅된 신호이다.
또한 상기 서브 워드라인 드라이버는, 소오스가 상기 메인 워드 데코더의 출력라인에 접속되고 게이트가 외부 전원전압 및 상기 외부 전원전압보다 낮은 내부 전원전압중 선택된 어느 하나에 접속되는 제1NMOS 트랜지스터와, 소오스가 제2제어신호에 접속되고 게이트가 상기 제1NMOS 트랜지스터의 드레인에 접속되고 드레인이 상기 서브 워드라인에 접속되는 제2NMOS 트랜지스터와, 드레인이 상기 서브 워드라인에 접속되고 게이트가 제3제어신호에 접속되고 소오스가 접지전압에 접속되는 제3NMOS 트랜지스터를 더 구비한다.
상기 제2제어신호는, 전원전압으로 상기 내부 전원전압보다 높은 승압전압을 갖는 인버터에서 상기 서브 워드 데코더의 출력신호가 인버팅된 신호이고, 상기 제3제어신호는, 전원전압으로 상기 내부 전원전압을 갖는 인버터에서 상기 제2제어신호가 인버팅된 신호이다.
따라서 본 발명에 따른 반도체 메모리장치의 서브 워드라인 드라이버는, 메인 워드 데코더의 전원전압으로 승압전압이 아닌 내부 전원전압을 사용하는 것이 가능하고, 이에 따라 메인 워드 데코더를 구성하는 트랜지스터의 게이트 산화막의 신뢰성을 향상시켜 소자의 신뢰성을 보장할 수 있다.
이하 첨부도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
도 3은 본 발명에 따른 서브 워드라인 드라이버 구조의 실시예를 나타내는 도면으로서, 도 1와 구성상 또는 동작상 동일한 부분에 대하여는 동일한 참조번호 및 참조기호를 사용하였다.
도 3을 참조하면, 서브 워드라인 드라이버(400a)의 트랜지스터들의 접속관계와, WDi 발생기(300a)의 회로 및 출력인 제어신호(WDi,WDiD,WDiB)가 도 1의 종래기술과 다르고, 이에 따라 메인 워드 데코더(100a)의 전원전압으로 승압되지 않은 전원전압, 즉 내부 전원전압(IVC)이 사용된 것이 도 1의 종래기술과 다르다.
상기 서브 워드라인 드라이버(400a)는, 메인 워드 데코더(100a)의 출력라인인 메인 워드라인(MWL) 및 서브 워드라인(SWL)에 소오스 및 드레인이 각각 접속되고 게이트가 제1제어신호(WDiD, i는 0 내지 3)에 접속되는 NMOS 트랜지스터 스위칭수단(MN8)과, 소오스가 상기 메인 워드라인(MWL)에 접속되고 게이트가 내부 전원전압(IVC)에 접속되는 제1NMOS 트랜지스터(MN7)와, 소오스가 제2제어신호(WDi, i는 0 내지 3)에 접속되고 게이트가 상기 제1NMOS 트랜지스터(MN7)의 드레인에 접속되고 드레인이 상기 서브 워드라인(SWL)에 접속되는 제2NMOS 트랜지스터(MN9)와, 드레인이 상기 서브 워드라인(SWL)에 접속되고 게이트가 제3제어신호(WDiB, i는 0 내지 3)에 접속되고 소오스가 접지전압(VSS)에 접속되는 제3NMOS 트랜지스터(MN10)를 구비한다. 여기에서 상기 제1NMOS 트랜지스터(MN7)의 게이트는 외부 전원전압(VCC)에 접속될 수도 있다.
상기 제1,제2, 및 제3제어신호(WDiD,WDi,WDiB)는 WDi 발생기(300a)의 출력신호이다.
도 4는 도 3의 WDi 발생기의 제1실시예를 나타내는 회로도이다.
도 4를 참조하면, 전원전압으로 내부 전원전압(IVC)을 갖고 PMOS 트랜지스터(MP4)와 NMOS 트랜지스터(MN12)로 구성되는 인버터에서 도 3의 서브 워드 데코더(200)의 출력신호(PXiB)가 인버팅되어 제1제어신호(WDiD)가 출력된다. 또한 전원전압으로 승압전압(VBOOT)을 갖고 PMOS 트랜지스터(MP3)와 NMOS 트랜지스터(MN11)로 구성되는 인버터에서 상기 서브 워드 데코더(200)의 출력신호(PXiB)가 인버팅되어 제2제어신호(WDi)가 출력되고, 전원전압으로 내부 전원전압(IVC)을 갖고 PMOS 트랜지스터(MP5)와 NMOS 트랜지스터(MN13)로 구성되는 인버터에서 상기 제2제어신호(WDi)가 인버팅되어 제3제어신호(WDiB)가 출력된다.
따라서 상기 제1제어신호(WDiD)의 논리하이 전압레벨은 상기 내부 전원전압(IVC) 레벨을 갖고, 상기 제2제어신호(WDi)의 논리하이 전압레벨을 상기 승압전압(VBOOT) 레벨을 갖게 된다. 또한 상기 제3제어신호(WDiB)의 논리하이 전압레벨은 내부 전원전압(IVC) 레벨을 갖게 된다.
도 3 및 도 4를 참조하여 작동관계를 설명하면 다음과 같다.
반도체 메모리장치가 엑티브 상태가 되면, 메인 워드 데코더(100a)에 입력되는 어드레스(A2 내지 Ai)에 대응하여 메인 워드라인(MWL)이 내부 전원전압(IVC) 레벨로 인에이블 되고, 서브 워드라인 드라이버(400a)의 노드(A)는 제1NMOS 트랜지스터(MN7)에 의하여 문턱전압(VT) 만큼 전압강하되어 IVC-VT의 전압레벨로 상승한다. 이후 서브 워드 데코더(200)에 입력되는 어드레스(A0,A1)에 대응하여 WDi발생기(300a)의 출력인 하나의 제1제어신호(WDiD), 하나의 제2제어신호(WDi), 및 하나의 제3제어신호(WDiB)가 각각 내부 전원전압(IVC) 레벨, 승압전압(VBOOT) 레벨, 접지전압(VSS) 레벨로 천이하고, 이에 따라 NMOS 트랜지스터(MN8) 및 NMOS 트랜지스터(MN10)는 턴오프(Turn-off)되며, 상기 노드(A)는 (IVC-VT) + VBOOT = (IVC-VT) + (IVC+2VT) = 2IVC+VT의 전압레벨로 상승하여 제2NMOS 트랜지스터(MN9)가 완전히 턴온된다. 따라서 서브 워드라인(SWL)은 제2제어신호(WDi)의 전압레벨인 승압전압(VBOOT) 레벨로 인에이블된다.
여기에서 도 1의 종래기술과 달리, 상기 NMOS 트랜지스터 스위칭수단(MN8)의 게이트에, 논리하이 전압레벨이 내부 전원전압(IVC) 레벨을 갖는 제1제어신호(WDiD)가 접속됨으로써, 상기와 같은 조건에서도 상기 NMOS 트랜지스터 스위칭수단(MN8)이 턴오프되기 때문에 종래기술의 문제점이 해결될 수 있는 것이다.
반도체 메모리장치가 스탠바이 상태가 되면, 메인 워드라인(MWL)은 논리로우 레벨이 되고, 이때 상기 제1, 제2, 및 제3제어신호(WDiD,WDi,WDiB)가 각각 내부 전원전압(IVC) 레벨, 승압전압(VBOOT) 레벨, 접지전압(VSS) 레벨 상태일 때는, 상기 NMOS 트랜지스터(MN8)가 턴온되어 서브 워드라인(SWL)을 논리로우 레벨, 즉 접지전압(VSS) 레벨로 유지시킨다. 또한 상기 제1, 제2, 및 제3제어신호(WDiD,WDi,WDiB)가 각각 접지전압(VSS) 레벨, 접지전압(VSS) 레벨, 내부 전원전압(IVC) 레벨 상태일 때는, 상기 NMOS 트랜지스터(MN10)가 턴온되어 서브 워드라인(SWL)을 접지전압(VSS) 레벨로 유지시킨다.
도 5는 도 3의 WDi 발생기의 제2실시예를 나타내는 회로도이다.
도 5를 참조하면, 도 4와 마찬가지로 전원전압으로 승압전압(VBOOT)을 갖고 PMOS 트랜지스터(MP6)와 NMOS 트랜지스터(MN14)로 구성되는 인버터에서 도 3의 서브 워드 데코더(200)의 출력신호(PXiB)가 인버팅되어 제2제어신호(WDi)가 출력되고, 전원전압으로 내부 전원전압(IVC)을 갖고 PMOS 트랜지스터(MP5)와 NMOS 트랜지스터(MN13)로 구성되는 인버터에서 상기 제2제어신호(WDi)가 인버팅되어 제3제어신호(WDiB)가 출력된다.
또한 상기 제2제어신호(WDi)가 게이트에 내부 전원전압(IVC)이 접속된 NMOS 전달 트랜지스터(MN15)를 통해 전달되어 제1제어신호(WDiD)가 출력된다.
이에 따라 상기 제1제어신호(WDiD)의 논리하이 전압레벨은 IVC-Vt 레벨을 갖고, 상기 제2 및 제3제어신호(WDi,WDiB)의 논리하이 전압레벨은 승압전압(VBOOT) 레벨 및 내부 전원전압(IVC) 레벨을 갖게 된다.
도 6은 도 3의 WDi 발생기의 제3실시예를 나타내는 회로도이다.
도 6을 참조하면, 도 4와 마찬가지로 전원전압으로 승압전압(VBOOT)을 갖고 PMOS 트랜지스터(MP8)와 NMOS 트랜지스터(MN17)로 구성되는 인버터에서 도 3의 서브 워드 데코더(200)의 출력신호(PXiB)가 인버팅되어 제2제어신호(WDi)가 출력되고, 전원전압으로 내부 전원전압(IVC)을 갖고 PMOS 트랜지스터(MP9)와 NMOS 트랜지스터(MN20)로 구성되는 인버터에서 상기 제2제어신호(WDi)가 인버팅되어 제3제어신호(WDiB)가 출력된다.
또한 게이트에 상기 제2제어신호(WDi)가 접속된 NMOS 트랜지스터(MN18) 및 게이트에 도 3의 서브 워드 데코더(200)의 출력신호(PXiB)가 접속된 NMOS 트랜지스터(MN19)가 내부 전원전압(IVC)과 접지전압(VSS) 사이에 직렬접속되고, 상기 두 NMOS 트랜지스터(MN18,MN19)의 접속점에서 제1제어신호(WDiD)가 출력된다.
이에 따라 상기 제1제어신호(WDiD)의 논리하이 전압레벨은 IVC 레벨을 갖고, 상기 제2 및 제3제어신호(WDi,WDiB)의 논리하이 전압레벨은 승압전압(VBOOT) 레벨 및 내부 전원전압(IVC) 레벨을 갖게 된다.
따라서 상술한 본 발명에 따른 반도체 메모리장치의 서브 워드라인 드라이버는, 메인 워드라인(MWL)과 서브 워드라인(SWL) 사이에 접속된 NMOS 트랜지스터 스위칭수단(MN8)의 게이트에, 논리하이 전압레벨이 내부 전원전압(IVC) 레벨 또는 내부 전원전압(IVC) 레벨보다 낮은 전압, 즉 IVC-Vt를 갖는 제1제어신호(WDiD)를 접속함으로써, 메인 워드 데코더(100a)의 전원전압으로 승압전압(VBOOT)이 아닌 내부 전원전압(IVC)을 사용하는 것이 가능하고, 이에 따라 메인 워드 데코더(100a)를 구성하는 트랜지스터의 게이트 산화막의 신뢰성을 향상시켜 소자의 신뢰성을 보장할 수 있는 장점이 있다.
또한 본 발명은 상기 실시예에 한정되지 않으며, 다양한 변형이 본 발명의 기술적 사상내에서 당 기술분야에서 통상의 지식을 가진자에 의하여 가능하다.

Claims (9)

  1. 다수개의 메모리셀이 로우방향 및 칼럼방향으로 배열된 메모리셀 어레이와, 상기 각각의 메모리셀에 연결되는 서브 워드라인 및 비트라인과, 상기 서브 워드라인에 출력단이 연결된 다수개의 서브 워드라인 드라이버와, 어드레스 신호에 대응하여 상기 서브 워드라인 드라이버를 선택하는 메인 워드 데코더 및 서브 워드 데코더를 구비하는 반도체 메모리장치에 있어서,
    상기 서브 워드라인 드라이버가, 상기 메인 워드 데코더의 출력라인과 상기 서브 워드라인 사이에 개재되는 스위칭 수단을 구비하고, 상기 스위칭 수단을 제어하는 제1제어신호의 논리하이 전압레벨이 상기 서브 워드라인에 출력되는 신호의 논리하이 전압레벨보다 낮은 것을 특징으로 하는 반도체 메모리장치.
  2. 제1항에 있어서, 상기 스위칭 수단이 NMOS 트랜지스터이고, 상기 NMOS 트랜지스터의 게이트는 상기 제1제어신호에 접속되고 소오스 및 드레인은 각각 상기 메인 워드 데코더의 출력라인 및 상기 서브 워드라인에 접속되는 것을 특징으로 하는 반도체 메모리장치.
  3. 제1항에 있어서, 상기 제1제어신호의 논리하이 전압레벨은 내부 전원전압 레벨과 같거나 낮고, 상기 서브 워드라인에 출력되는 신호의 논리하이 전압레벨은 상기 내부 전원전압 레벨보다 높은 승압전압 레벨인 것을 특징으로 하는 반도체 메모리장치.
  4. 제1항에 있어서, 상기 제1제어신호는, 전원전압으로 내부 전원전압을 갖는 인버터에서 상기 서브 워드 데코더의 출력신호가 인버팅된 신호인 것을 특징으로 하는 반도체 메모리장치.
  5. 제1항에 있어서, 상기 제1제어신호는, 전원전압으로 내부 전원전압보다 높은 승압전압을 갖는 인버터에서 상기 서브 워드 데코더의 출력신호가 인버팅되고, 상기 인버팅된 신호가 게이트에 상기 내부 전원전압이 접속된 NMOS 전달 트랜지스터를 통해 전달된 신호인 것을 특징으로 하는 반도체 메모리장치.
  6. 제1항에 있어서, 상기 제1제어신호는, 전원전압으로 내부 전원전압보다 높은 승압전압을 갖는 인버터에서 상기 서브 워드 데코더의 출력신호가 인버팅되고, 상기 인버팅된 신호가 게이트에 접속되는 NMOS 트랜지스터와 상기 서브 워드 데코더의 출력신호가 게이트에 접속되는 또 다른 NMOS 트랜지스터가 내부 전원전압 및 접지전압 사이에 직렬접속되고 상기 두 NMOS 트랜지스터의 접속점에서 출력되는 신호인 것을 특징으로 하는 반도체 메모리장치.
  7. 제1항에 있어서, 상기 서브 워드라인 드라이버가, 소오스가 상기 메인 워드 데코더의 출력라인에 접속되고 게이트가 외부 전원전압 및 상기 외부 전원전압보다 낮은 내부 전원전압중 선택된 어느 하나에 접속되는 제1NMOS 트랜지스터와, 소오스가 제2제어신호에 접속되고 게이트가 상기 제1NMOS 트랜지스터의 드레인에 접속되고 드레인이 상기 서브 워드라인에 접속되는 제2NMOS 트랜지스터와, 드레인이 상기 서브 워드라인에 접속되고 게이트가 제3제어신호에 접속되고 소오스가 접지전압에 접속되는 제3NMOS 트랜지스터를 더 구비하는 것을 특징으로 하는 반도체 메모리장치.
  8. 제7항에 있어서, 상기 제2제어신호는, 전원전압으로 상기 내부 전원전압보다 높은 승압전압을 갖는 인버터에서 상기 서브 워드 데코더의 출력신호가 인버팅된 신호인 것을 특징으로 하는 반도체 메모리장치.
  9. 제7항에 있어서, 상기 제3제어신호는, 전원전압으로 상기 내부 전원전압을 갖는 인버터에서 상기 제2제어신호가 인버팅된 신호인 것을 특징으로 하는 반도체 메모리장치.
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