KR0183872B1 - 반도체 메모리장치의 서브 워드라인 드라이버 - Google Patents

반도체 메모리장치의 서브 워드라인 드라이버 Download PDF

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Abstract

반도체 메모리장치의 서브 워드라인 드라이버가 포함되어 있다. 본 발명은, 다수개의 메모리셀이 로우방향 및 칼럼방향으로 배열된 메모리셀어레이와, 상기 각각의 메모리셀에 연결되는 서브 워드라인 및 비트라인과, 상기 서브 워드라인에 출력단이 연결된 다수개의 서브 워드라인 드라이버와, 어드레스 신호에 대응하여 상기 서브 워드라인 드라이버를 선택하는 메인 워드 데코더 및 서브 워드 데코더를 구비하는 반도체 메모리장치에 있어서, 상기 서브 워드라인 드라이버가, 상기 메인 워드 데코더의 출력라인과 상기 서브 워드라인 사이에, 스위칭수단 및 상기 스위칭수단에 직렬연결되고 게이트에 외부 전원전압 및 내부 전원전압중 선택된 어느하나가 접속되는 NMOS 트랜지스터를 구비하는 것을 특징으로 한다. 따라서 본 발명은 메인 워드 데코더의 전원전압 레벨을 승압전압(VBOOT)이 아닌 내부 전원전압(IVC)을 사용할 수 있으며, 이에 따라 메인 워드 데코더의 게이트 산화막의 신뢰성을 향상시켜 소자의 신뢰성을 보장할 수 있는 장점이 있다.

Description

반도체 메모리장치의 서브 워드라인 드라이버
제1도는 종래의 서브 워드라인 드라이버 구조를 나타내는 도면.
제2도는 제1도의 WDi 발생기의 회로도.
제3도는 본 발명에 따른 서브 워드라인 드라이버 구조를 나타내는 도면.
본 발명은 반도체 메모리장치에 관한 것으로, 특히 로우데코더(Row Decoder)에 응답하여 워드라인을 인에이블(Enable)시키는 서브 워드라인 드라이버에 관한 것이다.
반도체 메모리장치는 다수의 워드라인과 다수의 비트라인 쌍 사이에 접속되는 다수의 메모리셀로 이루어진 메모리셀 어레이와, 상기 메모리셀에 저장된 데이터를 입출력하기 위한 주변회로들로 구성된다. 상기 메모리셀과 접속되는 워드라인과 비트라인 쌍은 각각 고유한 어드레스가 지정되어 있으며, 입력 어드레스 신호를 데코딩하는 로우 데코더 및 칼럼 데코더에 의해 특정 워드라인 및 비트라인 쌍의 선택이 이루어진다.
반도체 메모리장치, 특히 디램(DRAM)의 메모리셀은 하나의 트랜지스터와 하나의 커패시터로 구성된다. 상기 커패시터는 데이터를 저장하는 역할을 수행하고, 상기 트랜지스터는 상기 커패시터에 저장된 데이터의 입출력을 제어하는 역할을 수행하며 일반적으로 엑세스 트랜지스터라 한다. 상기 엑세스 트랜지스터의 제어전극은 워드라인과 접속되며, 이는 당 기술분야에서 통상적인 것이다.
상기 메모리셀의 커패시터에 논리 하이의 데이터를 입출력할 시, 워드라인에 논리하이레벨, 즉 동작 전원전압 레벨의 워드라인 인에이블 전압을 인가하게 되는 경우, 트랜지스터의 고유한 성질인 문턱전압의 영향으로 인하여 상기 메모리셀에 저장된 데이터가 충분히 입출력되지 않게 된다. 따라서 상기 워드라인 인에이블 전압은 승압된 전압을 공급하는 것이 일반적이고, 이를 위하여 워드라인 드라이버는 승압된 전압을 드라이빙하여야 한다.
반도체 메모리장치가 대용량화할수록 하나의 워드라인에 접속되는 메모리셀의 수는 증가하고, 또한 워드라인의 길이가 길어짐에 따라 워드라인의 부하 커패시턴스(Load Capacitance)는 증가하게 된다. 이러한 워드라인의 부하 커패시턴스의 증가로 인하여 워드라인 인에이블시 속도손실이 커지게 되고, 이는 반도체 메모리장치의 고속 엑세스의 저해요인이 된다. 이와 같은 문제점을 해결하기 위하여 워드라인 드라이버의 크기를 증가시키면 되지만 현재의 고집적 반도체 메모리장치에서 회로 및 소자들의 크기를 증가시킨다는 것은 상당히 어려운 사안이 되고 있다. 왜냐하면 현재의 반도체 메모리장치에서 설계룰(Design Rule)이 점점 더 작아짐에 따라, 워드라인간의 피치(Pitch)가 짧아져 상기 워드라인 드라이버의 크기를 증가시키는 것은 상당히 어렵기 때문이다.
따라서 상기와 같은 문제점을 해결하기 위하여 서브 워드라인 드라이버(Sub Wordline Driver 또는 Split Word Line Driver, SWD)구조를 사용한다.
제1도는 ISSCC96 P374-P375에 발표된 종래의 서브 워드라인 드라이버 구조를 나타내는 도면이다.
제1도를 참조하면, 참조번호 100은 메인 워드 데코더로서 다수개의 어드레스 정보에 대응하여 메인 워드라인(MWL)에 출력신호를 출력한다. 상기 메인 워드 데코터(100)는, 메모리장치가 스탠바이(Stand-by)상태일때 논리로우 신호를 상기 메인 워드라인(MWL)에 출력하며, 메모리장치가 엑티브(Active)상태가 되면 상기 어드레스 정보에 대응하여 논리하이 신호를 상기 메인 워드라인(MWL)에 출력한다. 상기 종래의 서브 워드라인 드라이버 구조에서는 상기 메인 워드라인(MWL)의 논리하이레벨은 내부 전원전압(IVC)의 승압된 전압(VBOOT)이다.
참조번호 200은 서브 워드 데코더(Sub Word Decoder)로서 하나 또는 다수개의 어드레스 정보를 입력으로하여 데코딩된 신호 PXiB를 출력한다. 제1도에는 2개의 어드레스(A0,A1)를 입력으로 하여 4개의 데코딩된 신호 PXiB(PX0B, PX1B, PX2B, PX3B)를 출력하는 것으로 도시되어 있다. 상기 PXiB는 메모리장치가 스탠바이 상태일때 모두 승압전압(VBOOT) 레벨이 되며, 엑티브 상태가 되면 상기 4개의 PXiB(PX0B, PX1B, PX2B, PX3B)중 하나의 PXiB만이 논리로우레벨로 천이한다.
참조번호 300은 WDi 발생기로서, 상기의 PXiB를 입력으로 하여 WDi 및 WDiB를 출력한다. 상기 WDi는 스탠바이 상태일때 논리로우레벨이 되며, 엑티브 상태가 되면 4개의 WDi 중 하나의 WDi가 승압전압(VBOOT)레벨로 천이한다. 상기 WDiB는 스탠바이 상태일때 논리하이레벨이 되며, 엑티브 상태가 되면 논리로우레벨로 천이한다.
참조번호 400은 서브 워드라인 드라이버로서, 4개의 NMOS 트랜지스터(MN1 내지 MN4)로 구성된다. 메모리장치가 엑티브 상태가 되면 상기 어드레스에 대응하여 메인 워드라인(MWL)이 승압전압(VBOOT) 레벨로 인에이블 되고, 노드(A)는 VBOOT-VT(문턱전압)의 전압레벨로 상승한다. 이후 상기의 어드레스에 대응하여 하나의 WDi와 하나의 WDiB가 각각 승압전압(VBOOT)과 접지전압(VSS) 레벨로 천이하면, 노드(A)가 (VBOOT-VT)+VBOOT=2VBOOT-VT=2IVC+3VT (여기에서 VBOOT=IVC+2VT라 가정함)의 전압레벨로 상승하여 NMOS 트랜지스터(MN3)를 완전히 도통시킨다. 따라서 서브 워드라인(SWL)은 WDi의 전압레벨인 승압전압(VBOOT) 레벨로 인에이블된다. NMOS 트랜지스터(MN2)는 메인 워드라인(MWL)이 논리로우이고 WDi 및 WDiB가 각각 논리하이와 논리로우 상태일때 서브 워드라인(SWL)을 접지전압(VSS) 레벨로 유지하는 역할을 하고, NMOS 트랜지스터(MN4)는 WDi 및 WDiB가 각각 논리로우와 논리하이 상태일때 서브 워드라인(SWL)을 접지전압(VSS)레벨로 유지하는 역할을 한다.
참조번호 500은 소정의 갯수로 분할된 메모리셀 어레이 블럭으로서, 각각의 메모리셀 어레이 블럭은 다수개의 메모리셀을 포함한다. 상기의 메모리셀은 전술한 바와 같이 하나의 트랜지스터와 하나의 커패시터로 구성되며, 상기 트랜지스터의 게이트에는 상기 서브 워드라인과 접속되어 데이터의 입출력을 제어한다.
제2도는 제1도의 WDi 발생기의 회로도로서, PMOS 트랜지스터(MP1)과 NMOS 트랜지스터(MN5)는 입력과 출력이 각각 PXiB와 WDi인 인버터를 이루며, PMOS 트랜지스터(MP1)의 소오스는 승압전압(VBOOT)에 접속된다. PMOS 트랜지스터(MP2)와 NMOS 트랜지스터(MN6)는 입력과 출력이 각각 WDi와 WDiB인 인버터를 이루며, PMOS 트랜지스터(MP2)의 소오스는 내부 전원전압(IVC)에 접속된다.
상술한 종래의 서브 워드라인 드라이버 구조를 갖는 반도체 메모리장치에서는 메인 워드 데코더(100)의 전원전압은 승압전압(VBOOT)을 사용하여야 하는데, 이는 메인 워드 데코더(100)의 전원전압으로서 내부 전원전압(IVC)을 사용하면 엑티브 상태시 메인 워드라인(MWL)은 논리하이레벨, 즉 내부 전원전압(IVC) 레벨이 되므로, WDi가 승압전압(VBOOT) 레벨로 인에이블될 때 NMOS 트랜지스터(MN2)가 도통하여 서브 워드라인(SWL)을 승압전압(VBOOT) 레벨로 유지시킬 수가 없기 때문이다.
이에 따라 상술한 종래의 서브 워드라인 드라이버 구조를 갖는 반도체 메모리장치에서는, 메인 워드 데코더의 전원전압에 승압전압(VBOOT)이 사용되므로, 트랜지스터의 게이트 산화막에 승압전압(VBOOT)이 인가됨으로 인하여 게이트 산화막의 신뢰성을 떨어뜨리는 문제점이 있다.
따라서 본 발명의 목적은 상기 종래기술의 문제점을 해결하기 위해, 메인 워드 데코더의 전원전압을 승압되지 않은 전압을 사용할 수 있게 하는 반도체 메모리장치의 서브 워드라인 드라이버를 제공하는 데 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체 메모리장치의 서브 워드라인 드라이버는, 다수개의 메모리셀이 로우방향 및 칼럼방향으로 배열된 메모리셀어레이와, 상기 각각의 메모리셀에 연결되는 서브 워드라인 및 비트라인과, 상기 서브 워드라인에 출력단이 연결된 다수개의 서브 워드라인 드라이버와, 어드레스 신호에 대응하여 상기 서브 워드라인 드라이버를 선택하는 메인 워드 데코더 및 서브 워드 데코더를 구비하는 반도체 메모리장치에 있어서, 상기 메인 워드 데코더의 출력라인과 상기 서브 워드라인 사이에 스위칭수단 및 상기 스위칭수단에 직렬연결된 NMOS 트랜지스터를 구비하는 것을 특징으로 한다.
바람직한 실시예에 의하면, 상기 NMOS 트랜지스터의 게이트에 외부 전원전압 및 외부 전원전압보다 낮은 내부 전원전압중 선택된 어느하나가 접속되고, 상기 스위칭수단은 NMOS 트랜지스터이며 게이트에 제1제어신호가 접속된다.
또한 상기 서브 워드라인 드라이버는, 소오스가 상기 메인 워드 데코더의 출력라인에 접속되고 게이트가 외부 전원전압 및 내부 전원전압중 선택된 어느 하나에 접속되는 제1NMOS 트랜지스터와, 소오스가 제1제어신호에 접속되고 게이트가 상기 제1NMOS 트랜지스터의 드레인에 접속되고 드레인이 상기 서브 워드라인에 접속되는 제2NMOS 트랜지스터와, 드레인이 상기 서브 워드라인에 접속되고 게이트가 제2제어신호에 접속되고 소오스가 접지전압에 접속되는 제3NMOS 트랜지스터를 더 구비한다.
상기 제1제어신호는 상기 서브 워드 데코더의 출력신호가 공급전압으로 승압전압을 갖는 인버터에서 인버팅된 신호이고, 상기 제2제어신호는 상기 제1제어신호가 공급전압으로 내부 전원전압을 갖는 인버터에서 인버팅된 신호이다.
이하 첨부도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
제3도는 본 발명에 따른 서브 워드라인 드라이버 구조를 나타내는 도면으로서, 제1도와 구성상 또는 동작상 동일한 부분에 대하여는 동일한 참조번호 및 참조기호를 사용하였다.
제3도를 참조하여 제1도와 다른 부분만을 설명하면, 본 발명에 따른 서브 워드라인 드라이버(400a)는, 메인 워드 데코더(100)의 출력라인, 즉 메인 워드라인(MWL)과 서브 워드라인 사이(SWL)에 NMOS 트랜지스터의 스위칭수단(MN8) 및 상기 스위칭수단(MN8)에 직렬연결된 NMOS 트랜지스터(MN9)를 구비하고, 또한 상기 서브 워드라인 드라이버(400a)는, 소오스가 상기 메인 워드라인(MWL)에 접속되고 게이트가 외부 전원전압 및 외부 전원전압보다 낮은 내부 전원전압(IVC)중 선택된 어느 하나에 접속되는 제1NMOS 트랜지스터(MN7)와, 소오스가 제1제어신호(WDi)에 접속되고 게이트가 상기 제1NMOS 트랜지스터(MN7)의 드레인에 접속되고 드레인이 상기 서브 워드라인(SWL)에 접속되는 제2NMOS 트랜지스터(MN10)와, 드레인이 상기 서브 워드라인(SWL)에 접속되고 게이트가 제2제어신호(WDiB)에 접속되고 소오스가 접지전압(VSS)에 접속되는 제3NMOS 트랜지스터(MN11)를 더 구비한다.
상기 NMOS 트랜지스터 스위칭수단(MN8)의 게이트에는 상기 제1제어신호가 접속되고, 상기 NMOS 트랜지스터 스위칭수단(MN8)에 직렬접속된 NMOS 트랜지스터(MN9)의 게이트에는 상기 서브 워드라인 드라이버(400a)의 출력(SWL)의 논리하이 전압레벨보다 낮은 전압, 즉 외부 전원전압 및 외부 전원전압보다 낮은 내부 전원전압(IVC)중 선택된 어느하나가 접속된다.
상기 제1제어신호(WDi)는 WDi발생기(300)의 출력신호로서 서브 워드 데코더(200)의 출력신호(PXiB)가 공급전압으로 승압전압(VBOOT)을 갖는 인버터에서 인버팅된 신호이고, 상기 제2제어신호(WDiB)는 상기 WDi발생기(300)의 또 다른 출력신호로서 상기 제1제어신호(WDi)가 공급전압으로 내부 전원전압(IVC)을 갖는 인버터에서 인버팅된 신호이다. 이는 제1도의 종래기술에서와 동일하다.
또한 메인 워드 데코더(100)의 전원전압으로 제1도의 종래기술에서는 승압전압(VBOOT)을 사용했던 것을 내부 전원전압(IVC)을 사용함으로써, 로우 데코더를 구성하는 트랜지스터의 게이트 산화막 양단에 걸리는 전압차를 감소시킨다.
제3도를 참조하여 작동관계를 간단히 설명하면 다음과 같다.
반도체 메모리장치가 엑티브 상태가 되면, 메인 워드 데코더(100)에 입력되는 어드레스(A2 내지 Ai)에 대응하여 메인 워드라인(MWL)이 내부 전원전압(IVC) 레벨로 인에이블 되고, 노드(A)는 제1NMOS 트랜지스터(MN7)에 의하여 문턱전압(VT) 만큼 전압강하되어 IVC-VT의 전압레벨로 상승한다. 이후 서브 워드 데코더(200)에 입력되는 어드레스(A0,A1)에 대응하여 WDi발생기(300)의 출력인 하나의 제1제어신호(WDi)와 하나의 제2제어신호(WDiB)가 각각 승압전압(VBOOT) 레벨과 접지전압(VSS) 레벨로 천이하면, 노드(A)가 (IVC-VT)+VBOOT=(IVC-VT)+(IVC+2VT)=2IVC+VT의 전압레벨로 상승하여 제2NMOS 트랜지스터(MN10)가 완전히 도통된다. 이에 따라 서브 워드라인(SWL)은 제1제어신호(WDi)의 전압레벨인 승압전압(VBOOT) 레벨로 인에이블된다.
NMOS 트랜지스터 스위칭수단(MN8)은 메인 워드라인(MWL)이 논리로우이고 제1 및 제2제어신호(WDi, WDiB)가 각각 논리하이와 논리로우 상태일 때, 서브 워드라인(SWL)을 접지전압(VSS) 레벨로 유지하는 역할을 하고, 제3NMOS 트랜지스터(MN11)는 제1 및 제2제어신호(WDi, WDiB)가 각각 논리로우와 논리하이 상태일 때 서브 워드라인(SWL)을 접지전압(VSS) 레벨로 유지하는 역할을 한다.
제1도의 종래기술에서의 문제점이었던, 메인 워드라인(MWL)이 논리하이레벨(IVC 레벨)이고 제1제어신호(WDi)가 논리하이레벨(VBOOT 레벨)일 경우, NMOS 트랜지스터 스위칭수단(MN8)이 도통됨으로써 서브 워드라인(SWL)을 승압전압(VBOOT) 레벨로 유지할 수 없었던 문제는, 제3도의 본 발명에서는 NMOS 트랜지스터(MN9)가 메인 워드라인(MWL)과 서브 워드라인(SWL) 사이의 전류경로에 연결됨으로써 해결될 수 있다. 왜냐하면 NMOS 트랜지스터(MN9)의 게이트에는 내부 전원전압(IVC)이 접속됨으로써 상기와 같은 조건에서도 상기 NMOS 트랜지스터(MN9)가 도통되지 않기 때문이다.
따라서 상술한 본 발명에 따른 반도체 메모리장치의 서브 워드라인 드라이버는, 상기 메인 워드 데코더의 출력라인과 상기 서브 워드라인 사이에 NMOS 트랜지스터 스위칭수단에 직렬연결되고 게이트에 내부 전원전압(IVC)이 접속된 NMOS 트랜지스터를 연결함으로써, 메인 워드 데코더의 전원전압 레벨을 승압전압(VBOOT)이 아닌 내부 전원전압(IVC)을 사용할 수 있다. 이에 따라 메인 워드 데코더의 게이트 산화막의 신뢰성을 향상시켜 소자의 신뢰성을 보장할 수 있는 장점이 있다.
또한 본 발명은 상기 실시예에 한정되지 않으며, 다양한 변형이 본 발명의 기술적 사상내에서 당 기술분야에서 통상의 지식을 가진자에 의하여 가능하다.

Claims (11)

  1. 다수개의 메모리셀이 로우방향 및 칼럼방향으로 배열된 메모리셀어레이와, 상기 각각의 메모리셀에 연결되는 서브 워드라인 및 바트라인과, 상기 서브 워드라인에 출력단이 연결된 다수개의 서브 워드라인 드라이버와, 어드레스 신호에 대응하여 상기 서브 워드라인 드라이버를 선택하는 메인 워드 데코더 및 서브 워드 데코더를 구비하는 반도체 메모리장치에 있어서, 상기 서브 워드라인 드라이버가, 상기 메인 워드 데코더의 출력라인과 상기 서브 워드라인 사이에, 스위칭수단 및 상기 스위칭수단에 직렬연결된 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리장치
  2. 제1항에 있어서, 상기 NMOS 트랜지스터의 게이트에 상기 서브 워드라인 드라이버의 출력의 논리하이 전압레벨보다 낮은 전압이 바이어싱되는 것을 특징으로 하는 반도체 메모리장치.
  3. 제1항에 있어서, 상기 NMOS 트랜지스터의 게이트에 외부 전원전압 및 내부 전원전압중 선택된 어느하나가 접속되는 것을 특징으로 하는 반도체 메모리장치.
  4. 제3항에 있어서, 상기 내부 전원전압은 상기 외부 전원전압보다 낮은 것을 특징으로 하는 반도체 메모리장치.
  5. 제1항에 있어서, 상기 스위칭수단이 NMOS 트랜지스터인 것을 특징으로 하는 반도체 메모리장치.
  6. 제5항에 있어서, 상기 NMOS 트랜지스터의 게이트에 제1제어신호가 접속되는 것을 특징으로 하는 반도체 메모리장치.
  7. 제6항에 있어서, 상기 제1제어신호는 상기 서브 워드 데코더의 출력신호가 전원전압으로 승압전압을 갖는 인버터에서 인버팅된 신호인 것을 특징으로 하는 반도체 메모리장치.
  8. 제1항에 있어서, 상기 서브 워드라인 드라이버가, 소오스가 상기 메인 워드 데코더의 출력라인에 접속되고 게이트가 외부 전원전압 및 내부 전원전압중 선택된 어느 하나에 접속되는 제1NMOS 트랜지스터와, 소오스가 제1제어신호에 접속되고 게이트가 상기 제1NMOS 트랜지스터의 드레인에 접속되고 드레인이 상기 서브 워드라인에 접속되는 제2NMOS 트랜지스터와, 드레인이 상기 서브 워드라인에 접속되고 게이트가 제2제어신호에 접속되고 소오스가 접지전압에 접속되는 제3NMOS 트랜지스터를 더 구비하는 것을 특징으로 하는 반도체 메모리장치.
  9. 제8항에 있어서, 상기 내부 전원전압은 상기 외부 전원전압보다 낮은 것을 특징으로 하는 반도체 메모리장치.
  10. 제8항에 있어서, 상기 제1제어신호는 상기 서브 워드 데코더의 출력신호가 공급전압으로 승압전압을 갖는 인버터에서 인버팅된 신호인 것을 특징으로 하는 반도체 메모리장치.
  11. 제7항에 있어서, 상기 제2제어신호는 상기 제1제어신호가 공급전압으로 내부 전원전압을 갖는 인버터에서 인버팅된 신호인 것을 특징으로 하는 반도체 메모리장치.
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