KR100207532B1 - 반도체 메모리장치의 로우 어드레스 체인회로 - Google Patents

반도체 메모리장치의 로우 어드레스 체인회로 Download PDF

Info

Publication number
KR100207532B1
KR100207532B1 KR1019960060501A KR19960060501A KR100207532B1 KR 100207532 B1 KR100207532 B1 KR 100207532B1 KR 1019960060501 A KR1019960060501 A KR 1019960060501A KR 19960060501 A KR19960060501 A KR 19960060501A KR 100207532 B1 KR100207532 B1 KR 100207532B1
Authority
KR
South Korea
Prior art keywords
output
inverter
row address
input
precharge
Prior art date
Application number
KR1019960060501A
Other languages
English (en)
Other versions
KR19980041222A (ko
Inventor
조일재
Original Assignee
윤종용
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 윤종용, 삼성전자주식회사 filed Critical 윤종용
Priority to KR1019960060501A priority Critical patent/KR100207532B1/ko
Publication of KR19980041222A publication Critical patent/KR19980041222A/ko
Application granted granted Critical
Publication of KR100207532B1 publication Critical patent/KR100207532B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Abstract

본 발명은 반도체 메모리 장치의 로우 어드레스 체인 회로에 관한 것으로서, RASB 신호를 입력으로하는 액티브 및 프리차지 신호 발생기와, 상기 액티브 및 프리차지 신호 발생기의 출력과 어드레스 신호를 입력으로하는 로우 어드레스 버퍼와, 상기 로우 어드레스 버퍼의 출력을 입력으로하여 상기 로우 어드레스 버퍼의 출력 신호를 펄스로 만드는 로우 어드레스 펄스 발생기와, 상기 로우 어드레스 펄스 발생기의 출력을 입력으로하여 제1 제어 신호와 제2 제어 신호를 출력하는 로우 퓨즈 박스와, 상기 로우 퓨즈 박스의 출력을 입력으로하여 제1 프리차지 펄스를 발생하여 상기 로우 퓨즈 박스로 출력하는 제1 프리차지 펄스 발생기와, 상기 액티브 및 프리차지 신호 발생기의 출력을 입력으로하여 제2 프리차지 펄스를 발생하는 제2 프리차지 펄스 발생기와, 상기 제2 프리차지 펄스 발생기의 출력과 상기 로우 퓨즈 박스의 출력을 입력으로하여 스페어 워드 라인을 제어하는 스페어 로우 디코더 및 상기 제2 프리차지 펄스 발생기와 상기 로우 어드레스 펄스 발생기의 출력을 입력으로하여 워드라인을 제어하는 로우 디코더를 구비함으로써 반도체 메모리 장치의 동작 속도가 향상된다.

Description

반도체 메모리 장치의 로우 어드레스(row address) 체인(chain) 회로
본 발명은 반도체 메모리 장치의 로우 어드레스 체인 회로에 관한 것으로서, 특히 동작 속도를 향상시킨 반도체 메모리 장치의 로우 어드레스 체인 회로에 관한 것이다.
반도체 메모리 장치가 발달하면서 반도체 메모리 장치를 이용한 시스템의 고속화가 요구되어왔다. 때문에 반도체 메모리 장치의 동작 속도를 향상시키기 위한 연구가 계속 진행되었고 그 결과 지금은 반도체 메모리 장치 내의 메모리 셀에 저장된 데이터를 억세스(access)하는 시간이 수 나노(nano)초에서 수십 나노초에 이르게 되었다. 그러나 반도체 메모리 장치의 동작 속도는 빠르면 빠를수록 고품질의 제품으로 인정받기 때문에 반도체 메모리 장치의 동작 속도를 향상시키려는 노력은 앞으로도 계속되어야 한다.
도 1은 종래의 반도체 메모리 장치(10)의 로우 어드레스 체인 블록도이다. 그 구조는 RASB 신호를 입력으로하는 액티브(active) 및 프리차지(precharge) 신호 발생기(11)와, 상기 액티브 및 프리차지 신호 발생기(11)의 출력과 어드레스 신호인 ADR을 입력으로하여 상기 액티브 및 프리차지 신호 발생기의 출력 신호에 의하여 제어되는 로우 어드레스 버퍼(13)와, 상기 로우 어드레스 버퍼(13)의 출력을 입력으로하여 상기 로우 어드레스 버퍼(13)의 출력 신호인 RAi를 프리디코딩(predecoding)하는 로우 프리디코더(row predecodr)(15)와, 상기 로우 프리디코더(15)의 출력과 상기 액티브 및 프리차지 신호 발생기(11)의 출력 신호인 PDPX1을 입력으로하며 상기 로우 프리디코더(15)의 출력 신호인 DRAij를 디코딩하여 워드 라인인 WLi를 제어하는 로우 디코더(17)와, 상기 로우 어드레스 버퍼(13)의 출력과 상기 액티브 및 프리차지 신호 발생기(11)의 출력 신호인 PDPX0를 입력으로하여 리던던시(redundancy) 제어 신호인 RED 신호를 출력하는 로우 퓨즈 박스(row fuse box)(19), 및 상기 로우 퓨즈 박스(19)의 출력과 상기 PDPX1을 입력으로하여 스페어 워드 라인인 SWLi를 제어하는 스페어 로우 디코더(20)로 구성되어있다.
도 2는 상기 도 1의 로우 퓨즈 박스(19) 회로도이다. 전원 전압인 VDD에 각 소오스가 연결된 제1 내지 제2 PMOS트랜지스터들(21,23)과, 상기 제1 내지 제2 PMOS트랜지스터들(21,23)의 드레인들에 각 일단이 연결된 6개의 퓨즈들(31,32,33,34,35,36)과, 상기 퓨즈들(31,32,33,34,35,36)의 각 타단에 각 드레인이 연결되고 각 소오스는 접지 전압인 GND에 연결되며 각 게이트는 어드레스 신호들인 RA0 내지 RA2에 각각 연결된 제1 내지 제6 NMOS트랜지스터들(41,42,43,44,45,46)과, 상기 제2 PMOS트랜지스터(23)의 게이트에 출력단이 연결되고 상기 퓨즈들(31,32,33,34,35,36)의 일단들에 입력단이 연결된 제1 인버터(25)와, 로우 어드레스 신호쌍인 RAi와 RAiB를 입력으로 하는 노아 게이트(NOR gate)(51)와, 상기 노아 게이트(51)의 출력을 입력으로 하는 제2 인버터(53)와, 상기 제2 인버터(53)의 출력과 상기 상기 제1 인버터(25)의 출력을 입력으로 하는 낸드 게이트(55), 및 상기 낸드 게이트(55)의 출력을 입력으로하여 출력 신호인 REDi를 출력하는 제3 인버터(57)로 구성되어있다. 그리고 상기 제1 PMOS트랜지스터(21)의 게이트는 프리차지 신호인 PDPX0에 연결되어있다.
도 3은 상기 도 1의 로우 디코더(rOw decoder)(17) 회로도이다. 그 구조는 VDD에 각 소오스가 연결된 제3 내지 제4 PMOS트랜지스터들(61,63)과, 상기 제3 내지 제4 PMOS트랜지스터들(61,63)의 각 드레인에 직렬로 연결된 제7 내지 제10 NMOS트랜지스터들(71,73,75,77)과, 상기 제10 PMOS트랜지스터(77)의 드레인에 입력단이 연결되고 상기 제4 PMOS트랜지스터(63)의 게이트에 출력단이 연결된 제4 인버터(65), 및 상기 제4 인버터(65)의 입력단에 입력단이 연결되고 워드 라인인 WLi에 출력단이 연결된 제5 인버터(67)로 구성되어있다. 그리고 상기 제3 PMOS트랜지스터(61)의 게이트에 프리차지 신호인 PDPX1이 연결되어있다.
도 4는 상기 도 1의 스페어(spare) 로우 디코더(20) 회로도이다. 그 구조는 VDD에 각 소오스가 연결된 제5 내지 제6 PMOS트랜지스터들(81,83)과, 상기 제5 내지 제6 PMOS트랜지스터들(81,83)의 각 드레인에 드레인이 연결되고 게이트는 리던던시 제어 신호인 REDi에 연결되며 소오스는 GND에 연결된 제11 NMOS트랜지스터(85)와, 상기 제11 NMOS트랜지스터(85)의 드레인에 입력단이 연결되고 상기 제6 PMOS트랜지스터(83)의 게이트에 출력단이 연결된 제6 인버터(87), 및 상기 제6 인버터(87)의 입력단에 입력단이 연결되고 출력단에 스페어 워드 라인인 SWLi가 연결된 제7 인버터(89)로 구성되어있다. 그리고 상기 제5 PMOS트랜지스터(81)의 게이트는 프리차지 신호인 PDPX1에 연결되어있다.
도 5는 상기 도1의 신호들의 타이밍도이다. 도 5를 참조하여 도 2에 도시된 로우 퓨즈 박스 회로(19)의 작용을 설명하기로 한다. RASB 신호가 인에이블(enable)되면 PDPX0가 논리 하이가 되고 t1 시간이 경과한 후에 RAi가 인에이블된다. 그 이유는 만일 RAi가 PDPX0보다 먼저 인에이블되면 VDD로부터 제1 PMOS트랜지스터(21)와 퓨즈들(31,32,33,34,35,36) 및 제1 내지 제6 NMOS트랜지스터들(41,42,43,44,45,46)을 통하여 GND까지 전류 통로가 형성되어 전류가 흐르게 되므로 회로의 오동작을 유발시킬 수가 있기 때문이다. 상기 RAi가 논리 하이로 인에이블됨에 따라 REDi 신호가 논리 하이로 인에이블된다.
도 5를 참조하여 도 3에 도시된 로우 디코더(17) 회로의 작용을 설명하기로 한다. 상기 도 2의 PDPX0가 논리 하이가 되면 PDPX1이 논리 하이가 되고 t2 시간이 경과한 후에 DRAi가 인에이블된다. 그 이유는 만일 DRAi가 PDPX1보다 먼저 인에이블되면 VDD로부터 제3 PMOS트랜지스터(61)와 제7 내지 제10 NMOS트랜지스터들(71,73,75,77)을 통하여 GND까지 전류 통로가 형성되어 전류가 흐르게 되므로 회로의 오동작을 유발시킬 수가 있기 때문이다. 상기 DRAi가 인에이블됨에 따라 WLi가 논리 하이가 된다.
도 5를 참조하여 도 4에 도시된 스페어 로우 디코더(20) 회로의 작용을 설명하기로 한다. 상기 도 2의 PDPX0가 논리 하이가 되면 PDPX1이 논리 하이가 되고 t3 시간이 경과한 후에 REDi가 인에이블된다. 그 이유는 만일 REDi가 PDPX1보다 먼저 인에이블되면 VDD로부터 제5 PMOS트랜지스터(81)와 제11 NMOS트랜지스터(85)를 통하여 GND까지 전류 통로가 형성되어 전류가 흐르게 되므로 회로의 오동작을 유발시킬 수가 있기 때문이다. 상기 REDi가 인에이블됨에 따라 SWLi가 논리 하이가 된다.
그리고 프리차지 신호인 PDPX0와 PDPX1이 인에이블되기 전에 즉, 논리 로우가 되기 전에 RAi와 DRAij가 각각 t4와 t5만큼 먼저 디세이블된다.
상술한 바와 같이 종래 기술에 따르면, 로우 어드레스 신호인 RAi가 인에이블되기 전에 프리차지 신호들이 먼저 디세이블(disable)되어야 한다. 이와 같이 프리차지 신호에 의해 제약을 받게 되어 반도체 메모리 장치의 동작 속도를 향상시키는데 한계가 따른다. 반도체 메모리 장치의 동작 속도를 향상시키려면 프리차지 신호에 관계없이 동작될 수 있는 로우 어드레스 체인 회로가 필요하다.
본 발명이 이루고자 하는 기술적 과제는 프리차지 신호에 관계없이 동작함으로써 동작 속도가 향상되는 반도체 메모리 장치의 로우 어드레스 체인 회로를 제공하는데 있다.
도 1은 종래의 반도체 메모리 장치의 로우 어드레스 체인 블록도.
도 2는 상기 도 1의 로우 퓨즈 박스(row fuse box) 회로도.
도 3은 상기 도 1의 로우 디코더(rOw decoder) 회로도.
도 4는 상기 도 1의 스페어(spare) 로우 디코더 회로도.
도 5는 상기 도1의 신호들의 타이밍도.
도 6은 본 발명에 따른 반도체 메모리 장치의 로우 어드레스 체인 블록도.
도 7은 상기 도 6의 로우 퓨즈 박스 회로도.
도 8은 상기 도 6의 제1 프리차지(precharge) 펄스 발생기 회로도.
도 9는 상기 도 6의 로우 디코더의 회로도.
도 10은 상기 도 6의 제2 프리차지 펄스 발생기 회로도.
도 11은 상기 도 6의 스페어 로우 디코더 회로도.
도 12는 상기 도 6의 신호들의 타이밍도.
상기 과제를 이루기 위하여 본 발명은, RASB 신호를 입력으로하는 액티브 및 프리차지 신호 발생기와, 상기 액티브 및 프리차지 신호 발생기의 출력과 어드레스 신호를 입력으로하는 로우 어드레스 버퍼와, 상기 로우 어드레스 버퍼의 출력을 입력으로하여 상기 로우 어드레스 버퍼의 출력 신호를 펄스로 만드는 로우 어드레스 펄스 발생기와, 상기 로우 어드레스 펄스 발생기의 출력을 입력으로하여 제1 제어 신호와 제2 제어 신호를 출력하는 로우 퓨즈 박스와, 상기 로우 퓨즈 박스의 출력을 입력으로하여 제1 프리차지 펄스를 발생하여 상기 로우 퓨즈 박스로 출력하는 제1 프리차지 펄스 발생기와, 상기 액티브 및 프리차지 신호 발생기의 출력을 입력으로하여 제2 프리차지 펄스를 발생하는 제2 프리차지 펄스 발생기와, 상기 제2 프리차지 펄스 발생기의 출력과 상기 로우 퓨즈 박스의 출력을 입력으로하여 스페어 워드 라인을 제어하는 스페어 로우 디코더 및 상기 제2 프리차지 펄스 발생기와 상기 로우 어드레스 펄스 발생기의 출력을 입력으로하여 워드라인을 제어하는 로우 디코더를 구비하는 반도체 메모리 장치의 로우 어드레스 체인 회로를 제공한다.
바람직하기는, 상기 로우 퓨즈 박스는 전원 전압에 소오스가 연결되고 상기 제1 프리차지 펄스에 게이트가 연결된 제1 PMOS트랜지스터와, 상기 제1 PMOS트랜지스터의 드레인에 병렬로 연결된 두 개 이상의 퓨즈들과, 상기 두 개 이상의 퓨즈들에 각 드레인이 연결되고 각 게이트는 상기 로우 어드레스 버퍼에 각각 연결되며 각 소오스는 접지된 두 개 이상의 NMOS트랜지스터들과, 상기 제1 PMOS트랜지스터의 드레인과 상기 퓨즈들 사이에 연결된 제1 래취 회로와, 상기 로우 어드레스 버퍼의 출력을 입력으로 하는 노아 게이트와, 상기 노아 게이트의 출력을 입력으로하여 제1 제어 신호를 출력하는 제1 인버터와, 상기 제1 인버터의 출력과 상기 제1 래취 회로의 출력을 입력으로 하는 제1 낸드 게이트, 및 상기 제1 낸드 게이트의 출력을 입력으로하여 제2 제어 신호를 출력하는 제2 인버터로 구성하고, 상기 제1 래취 회로는 상기 제1 PMOS트랜지스터의 드레인에 입력단이 연결된 제3 인버터와, 상기 제3 인버터의 출력단과 입력단에 각각 입력단과 출력단이 연결된 제4 인버터로 구성한다.
또, 상기 제1 프리차지 펄스 발생기는 상기 제1 제어 신호를 입력으로하는 제5 인버터와, 상기 제5 인버터의 출력단에 직렬로 연결된 세 개 이상의 기수개의 인버터들, 및 상기 세 개 이상의 기수개의 인버터들의 끝번째 인버터의 출력과 첫 번째 인버터의 출력을 입력으로하여 제1 프리차지 펄스를 출력하는 제2 낸드 게이트로 구성하고, 상기 세 개 이상의 기수개의 인버터들은 상기 제5 인버터의 출력을 입력으로 하며 제어단과 접지단 사이에 연결된 제1 저항을 갖는 제6 인버터와, 상기 제6 인버터의 출력을 입력으로 하며 전원 전압과 제어단 사이에 연결된 제2 저항을 갖는 제7 인버터, 및 상기 제7 인버터의 출력을 입력으로 하고 출력은 상기 제2 낸드 게이트의 입력단에 연결되며 접지단과 제어단 사이에 연결된 제3 저항을 갖는 제8 인버터로 구성한다.
또한, 상기 로우 디코더는 전원에 소오스가 연결되고 상기 제2 프리차지 펄스에 게이트가 연결된 제2 PMOS트랜지스터와, 상기 제2 PMOS트랜지스터의 드레인과 접지단 사이에 직렬로 연결된 다른 두 개 이상의 NMOS트랜지스터들과, 상기 제2 PMOS트랜지스터의 드레인에 입력단이 연결된 제2 래취 회로, 및 상기 제1 래취 회로의 출력단에 입력단이 연결되고 워드 라인에 출력단이 연결된 제11 인버터로 구성하고, 상기 제2 래취 회로는 상기 제2 PMOS트랜지스터의 드레인에 입력단이 연결된 제9 인버터와, 상기 제9 인버터의 출력단과 입력단에 각각 입력단과 출력단이 연결된 제10 인버터로 구성한다.
또한, 상기 제2 프리차지 펄스 발생기는 상기 액티브 및 프리차지 신호 발생기의 출력단에 직렬로 연결된 다른 세 개 이상의 기수개의 인버터들과, 상기 다른 세 개 이상의 기수개의 인버터들의 끝번째 인버터의 출력단과 첫 번째 인버터의 입력단에 두 개의 입력단이 각각 연결된 제3 낸드 게이트, 및 상기 제3 낸드 게이트의 출력을 입력으로하여 제2 프리차지 펄스를 출력하는 제15 인버터로 구성하고, 상기 다른 세 개 이상의 기수개의 인버터들은 상기 액티브 및 프리차지 신호 발생기의 출력을 입력으로 하며 제어단과 접지단 사이에 연결된 제4 저항을 갖는 제12 인버터와, 상기 제12 인버터의 출력을 입력으로 하며 전원 전압과 제어단 사이에 연결된 제5 저항을 갖는 제13 인버터, 및 상기 제13 인버터의 출력을 입력으로 하고 출력은 상기 제3 낸드 게이트의 입력단에 연결되며 접지단과 제어단 사이에 연결된 제6 저항을 갖는 제14 인버터로 구성한다.
또한, 상기 스페어 로우 디코더는 전원에 소오스가 연결되고 상기 제2 프리차지 펄스에 게이트가 연결된 제3 PMOS트랜지스터와, 상기 제3 PMOS트랜지스터의 드레인에 드레인이 연결되고 상기 제2 제어 신호에 게이트가 연결되며 접지단에 소오스가 연결된 다른 하나의 NMOS트랜지스터와, 상기 다른 하나의 NMOS트랜지스터의 드레인에 입력단과 출력단이 연결된 제3 래취 회로, 및 상기 제3 래취 회로의 출력단에 입력단이 연결되고 출력단은 스페어 워드 라인에 연결된 제18 인버터로 구성하고, 상기 제3 래취 회로는 상기 제3 PMOS트랜지스터의 드레인에 입력단이 연결된 제16 인버터와, 상기 제16 인버터의 출력단과 입력단에 각각 입력단과 출력단이 연결된 제17 인버터로 구성한다.
상기 본 발명에 의하여 반도체 메모리 장치의 동작 속도가 향상된다.
이하, 실시예를 통하여 본 발명을 상세히 설명하기로 한다.
도 6은 본 발명에 따른 반도체 메모리 장치(100)의 로우 어드레스 체인 블록도이다. 그 구조는 RASB 신호를 입력으로하는 액티브 및 프리차지 신호 발생기(101)와, 상기 액티브 및 프리차지 신호 발생기(101)의 출력과 어드레스 신호인 ADR을 입력으로하는 로우 어드레스 버퍼(103)와, 상기 로우 어드레스 버퍼(103)의 출력을 입력으로하여 상기 로우 어드레스 버퍼(103)의 출력 신호를 펄스로 만드는 로우 어드레스 펄스 발생기(105)와, 상기 로우 어드레스 펄스 발생기(105)의 출력을 입력으로하여 제1 제어 신호인 PREDP와 제2 제어 신호인 REDPi를 출력하는 로우 퓨즈 박스(111)와, 상기 로우 퓨즈 박스(111)의 출력을 입력으로하여 제1 프리차지 펄스인 PDPXP0를 발생하여 상기 로우 퓨즈 박스(111)로 출력하는 제1 프리차지 펄스 발생기(113)와, 상기 액티브 및 프리차지 신호 발생기(101)의 출력을 입력으로하여 제2 프리차지 펄스인 PDPXP1를 발생하는 제2 프리차지 펄스 발생기(115)와, 상기 제2 프리차지 펄스 발생기(115)의 출력과 상기 로우 퓨즈 박스(111)의 출력을 입력으로하여 스페어 워드 라인인 SWLi를 제어하는 스페어 로우 디코더(117)와, 상기 로우 어드레스 펄스 발생기(105)의 출력을 입력으로하여 상기 로우 어드레스 펄스 발생기(105)의 출력 신호를 프리디코딩(predecoding)하는 로우 프리디코더(107), 및 상기 제2 프리차지 펄스 발생기(115)와 상기 로우 프리디코더(107)의 출력을 입력으로하여 워드 라인인 WLi를 제어하는 로우 디코더(109)로 구성되어있다.
도 7은 상기 도 6의 로우 퓨즈 박스(111) 회로도이다. 그 구조는 전원 전압인 VDD에 소오스가 연결되고 상기 PDPXP0에 게이트가 연결된 제1 PMOS트랜지스터(121)와, 상기 제1 PMOS트랜지스터(121)의 드레인에 병렬로 연결된 6개의 퓨즈들(131,132,133,134,135,136)과, 상기 퓨즈들(131,132,133,134,135,136)에 각 드레인이 연결되고 각 게이트는 상기 로우 어드레스 펄스 발생기(105)에 각각 연결되며 각 소오스는 접지단인 GND에 연결된 제1 내지 제6 NMOS트랜지스터들(141,142,143,144,145,146)과, 상기 제1 PMOS트랜지스터(121)의 드레인에 연결된 제1 래취 회로(123)와, 상기 로우 어드레스 펄스 발생기(105)의 출력을 입력으로 하는 노아 게이트(151)와, 상기 노아 게이트(151)의 출력을 입력으로하여 PDPXP0를 출력하는 제1 인버터(153)와, 상기 제1 인버터(153)의 출력과 상기 제1 래취 회로(123)의 출력을 입력으로 하는 제1 낸드 게이트(155), 및 상기 제1 낸드 게이트(155)의 출력을 입력으로하여 PDPXP1을 출력하는 제2 인버터(157)로 구성되어있다. 상기 제1 PMOS트랜지스터(121)의 드레인은 N2 노드라 한다.
상기 제1 래취 회로(123)는 상기 제1 PMOS트랜지스터(121)의 드레인에 입력단이 연결된 제3 인버터(125)와, 상기 제3 인버터(125)의 출력단과 입력단에 각각 입력단과 출력단이 연결된 제4 인버터(127)로 구성되어있다.
도 8은 상기 도 6의 제1 프리차지 펄스 발생기(113) 회로도이다. 그 구조는 상기 PREDP를 입력으로하는 제5 인버터(161)와, 상기 제5 인버터(161)의 출력단에 직렬로 연결된 제6 내지 제8 인버터들(163,165,167), 및 상기 제8 인버터들(167)의 출력과 제6 인버터(163)의 출력을 입력으로하여 PDPXP0를 출력하는 제2 낸드 게이트(169)로 구성되어있다.
상기 세 개 이상의 기수개의 인버터들은 상기 제5 인버터의 출력을 입력으로 하며 제어단과 접지단 사이에 연결된 제1 저항을 갖는 제6 인버터와, 상기 제6 인버터의 출력을 입력으로 하며 전원 전압과 제어단 사이에 연결된 제2 저항을 갖는 제7 인버터, 및 상기 제7 인버터의 출력을 입력으로 하고 출력은 상기 제2 낸드 게이트의 입력단에 연결되며 접지단과 제어단 사이에 연결된 제3 저항을 갖는 제8 인버터로 구성한다.
상기 제6 인버터(163)는 그 제어단과 GND 사이에 연결된 제1 저항(164)을 가지며, 제7 인버터는 VDD와 그 제어단 사이에 연결된 제2 저항(166을 가지며, 상기 제7 인버터는 그 제어단과 GND 사이에 제3 저항(168)을 갖는다.
도 9는 상기 도 6의 로우 디코더(109)의 회로도이다. VDD에 소오스가 연결되고 상기 PDPXP1에 게이트가 연결된 제2 PMOS트랜지스터(171)와, 상기 제2 PMOS트랜지스터(171)의 드레인과 GND 사이에 직렬로 연결된 제7 내지 제10 NMOS트랜지스터들(181,182,183,184)과, 상기 제2 PMOS트랜지스터(171)의 드레인에 입력단이 연결된 제2 래취 회로(173), 및 상기 제2 래취 회로(173)의 출력단에 입력단이 연결되고 WLi에 출력단이 연결된 제11 인버터(179)로 구성되어있다. 상기 제2 PMOS트랜지스터(171)의 드레인은 N3 노드라 한다.
상기 제2 래취 회로(173)는 상기 제2 PMOS트랜지스터(171)의 드레인에 입력단이 연결된 제9 인버터(175)와, 상기 제9 인버터(175)의 출력단과 입력단에 각각 입력단과 출력단이 연결된 제10 인버터(177)로 구성되어있다.
도 10은 상기 도 6의 제1 프리차지 펄스 발생기(115) 회로도이다. 상기 액티브 및 프리차지 신호 발생기(101)의 출력단에 직렬로 연결된 제12 내지 제14 인버터들(191,193,195)과, 상기 제14 인버터(195)인버터의 출력단과 제12 인버터(191)의 입력단에 두 개의 입력단이 각각 연결된 제3 낸드 게이트(197), 및 상기 제3 낸드 게이트(197)의 출력을 입력으로하여 PDPXP1를 출력하는 제15 인버터(199)로 구성한다.
상기 상기 제12 인버터(191)는 그 제어단과 GND 사이에 연결된 제4 저항(192)을 가지며, 상기 제13 인버터는 그 제어단과 VDD 사이에 제5 저항을 가지며, 제14 인버터는 그 제어단과 GND 사이에 연결된 제6 저항(196)을 가진다.
도 11은 상기 도 6의 스페어 로우 디코더(117) 회로도이다. 그 구조는 VDD에 소오스가 연결되고 상기 PDPXP1에 게이트가 연결된 제3 PMOS트랜지스터(201)와, 상기 제3 PMOS트랜지스터(201)의 드레인에 드레인이 연결되고 상기 PDPXP1에 게이트가 연결되며 GND에 소오스가 연결된 제11 NMOS트랜지스터(209)와, 상기 제11 NMOS트랜지스터(209)의 드레인에 입력단과 출력단이 연결된 제3 래취 회로(203), 및 상기 제3 래취 회로(203)의 출력단에 입력단이 연결되고 출력단은 스페어 워드 라인인 SWLi에 연결된 제18 인버터(211)로 구성되어있다. 상기 제3 PMOS트랜지스터(201)의 드레인은 N4 노드라 한다.
상기 제3 래취 회로(203)는 상기 제3 PMOS트랜지스터(201)의 드레인에 입력단이 연결된 제16 인버터(205)와, 상기 제16 인버터(205)의 출력단과 입력단에 각각 입력단과 출력단이 연결된 제17 인버터(207)로 구성되어있다.
도 12는 상기 도 6의 신호들의 타이밍도이다. 도 12를 참조하여 도 7과 도 8에 도시된 로우 퓨즈 박스(111) 및 제1 프리차지 펄스 발생기(113)의 작용을 설명하기로 한다. 초기에는 N2노드는 프리차지 되어있다. 그러다가 RASB 신호가 인에이블되어 로우 어드레스 펄스(P1)인 RAiP가 입력될 경우, 상기 제1 인버터(153)에 의해 펄스인 PREDP가 발생하고 이어서 펄스인 REDPi가 제2 인버터(157)의 출력단에서 발생한다. 그리고 상기 RAiP가 끊어지지 않은 퓨즈로 입력되면 N2 노드는 접지 전압이 되어 REDPi는 논리 로우가 되고, 상기 RAi가 끊어진 퓨즈로 입력되면 상기 N2 노드는 프리차지 상태를 유지하게 되어 REDPi의 전압 레벨은 PREDP에 의해 결정된다. 상기 N2 노드가 프리차지된 상태에서 PREDP가 논리 로우가 되면 상기 제1 프리차지 발생기(113)는 논리 로우 펄스의 PDPXP0를 발생한다. 그러면 제1 PMOS트랜지스터(121)는 PDPXP0가 논리 로우인 동안 도통하여 N2 노드는 전원 전압 레벨이 된다. N2 노드의 VDD 전압은 상기 제1 래취 회로(123)에 의해 래취되므로 상기 N2 노드는 계속 전원 전압 레벨로 유지된다. 상기 RAiP가 논리 로우 레벨로 디세이블되면 PREDP와 REDPi는 논리 로우 레벨로 디세이블된다.
도 12를 참조하여 도 9와 도 10에 도시된 로우 디코더(109) 회로와 제2 펄스 발생기(115)의 동작을 설명하기로 한다. RAiP에 의해 DRAijP가 인에이블되어 논리 하이 레벨의 펄스를 발생하면 제7 내지 제10 NMOS트랜지스터들(181,182,183,184)은 도통하고 그로 인하여 N3 노드는 접지 전압 레벨인 논리 로우가 된다. 논리 로우 레벨의 N3 노드의 전압은 상기 제2 래취 회로(173)에 의해 래취되므로 상기 DRAijP가 논리 로우가 되더라도 N3의 전압은 논리 로우 레벨로 계속 유지된다. N3 노드가 논리 로우이므로 워드 라인 WLi는 논리 하이가 된다. 로우 프리차지 명령이 인가되면 쓰기 허용 신호인 WEB가 논리 로우로 인에이블되고 그로 인하여 PRB가 논리 로우에서 논리 하이로 천이된다. 그러면 제2 프리차지 펄스 발생기(115)는 논리 로우 펄스인 PDPXP1을 발생시키고 그로 인하여 제2 PMOS트랜지스터(171)는 도통하고 상기 N3 노드는 전원 전압 레벨로 차지(charge)된다. 따라서 제11 인버터(179)의 출력단은 논리 로우가 되어 상기 WLi는 논리 로우 레벨로 디세이블된다. 상기 N3가 논리 하이가 되면 상기 제2 래취 회로는 이 상태를 래취시켜서 상기 PDPXP1이 논리 하이가 되더라도 N3의 전압 레벨을 논리 하이로 계속 유지된다.
도 12를 참조하여 상기 도 11에 도시된 스페어 로우 디코더(117)의 동작을 설명하기로 한다. 도 7의 REDPi가 인에이블되어 논리 하이가 되면 상기 제11 NMOS트랜지스터(209)가 도통한다. 그로 인하여 N4 노드는 접지 전압 레벨인 논리 로우가 된다. 논리 로우 레벨의 N4 노드의 전압은 상기 제3 래취 회로(203)에 의해 래취되므로 상기 REDPi가 논리 로우가 되더라도 N4의 전압은 논리 로우 레벨로 계속 유지된다. N4 노드가 논리 로우이므로 스페어 워드라인 SWLi는 논리 하이로 인에이블된다. 로우 프리차지 명령이 인가되면 WEB가 논리 로우로 인에이블되고 그로 인하여 PRB가 논리 로우에서 논리 하이로 천이된다. 그러면 제2 프리차지 펄스 발생기(115)는 논리 로우 펄스인 PDPXP1을 발생시키고 그로 인하여 제3 PMOS트랜지스터(201)는 도통하고 상기 N4 노드는 전원 전압 레벨로 차지된다. 따라서 제18 인버터(211)의 출력단은 논리 로우가 되어 상기 SWLi는 논리 로우 레벨로 디세이블된다. 상기 N4가 논리 하이가 되면 상기 제3 래취 회로(203)는 이 상태를 래취시켜서 상기 PDPXP1이 논리 하이가 되더라도 N4의 전압 레벨을 논리 하이로 계속 유지된다.
본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.
상술한 바와 같이 프리차지 신호에 상관 없이 워드 라인과 스페어 워드 라인을 인에이블시킬 수 있으므로 프리차지 신호를 디세이블시키는 시간을 제거하여 반도체 메모리 장치의 동작 속도가 향상된다.

Claims (11)

  1. RASB 신호를 입력으로하는 액티브 및 프리차지 신호 발생기;
    상기 액티브 및 프리차지 신호 발생기의 출력과 어드레스 신호를 입력으로하는 로우 어드레스 버퍼;
    상기 로우 어드레스 버퍼의 출력을 입력으로하여 상기 로우 어드레스 버퍼의 출력 신호를 펄스로 만드는 로우 어드레스 펄스 발생기;
    상기 로우 어드레스 펄스 발생기의 출력을 입력으로하여 제1 제어 신호와 제2 제어 신호를 출력하는 로우 퓨즈 박스;
    상기 로우 퓨즈 박스의 출력을 입력으로하여 제1 프리차지 펄스를 발생하여 상기 로우 퓨즈 박스로 출력하는 제1 프리차지 펄스 발생기;
    상기 액티브 및 프리차지 신호 발생기의 출력을 입력으로하여 제2 프리차지 펄스를 발생하는 제2 프리차지 펄스 발생기;
    상기 제2 프리차지 펄스 발생기의 출력과 상기 로우 퓨즈 박스의 출력을 입력으로하여 스페어 워드 라인을 제어하는 스페어 로우 디코더; 및
    상기 제2 프리차지 펄스 발생기와 상기 로우 어드레스 펄스 발생기의 출력을 입력으로하여 워드라인을 제어하는 로우 디코더를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 로우 어드레스 체인 회로.
  2. 제1항에 있어서, 상기 로우 퓨즈 박스는 전원 전압에 소오스가 연결되고 상기 제1 프리차지 펄스에 게이트가 연결된 제1 PMOS트랜지스터와, 상기 제1 PMOS트랜지스터의 드레인에 병렬로 연결된 두 개 이상의 퓨즈들과, 상기 두 개 이상의 퓨즈들에 각 드레인이 연결되고 각 게이트는 상기 로우 어드레스 버퍼에 각각 연결되며 각 소오스는 접지된 두 개 이상의 NMOS트랜지스터들과, 상기 제1 PMOS트랜지스터의 드레인과 상기 퓨즈들 사이에 연결된 제1 래취 회로와, 상기 로우 어드레스 버퍼의 출력을 입력으로 하는 노아 게이트와, 상기 노아 게이트의 출력을 입력으로하여 제1 제어 신호를 출력하는 제1 인버터와, 상기 제1 인버터의 출력과 상기 제1 래취 회로의 출력을 입력으로 하는 제1 낸드 게이트, 및 상기 제1 낸드 게이트의 출력을 입력으로하여 제2 제어 신호를 출력하는 제2 인버터로 구성하는 것을 특징으로 하는 반도체 메모리 장치의 로우 어드레스 체인 회로.
  3. 제2항에 있어서, 상기 제1 래취 회로는 상기 제1 PMOS트랜지스터의 드레인에 입력단이 연결된 제3 인버터와, 상기 제3 인버터의 출력단과 입력단에 각각 입력단과 출력단이 연결된 제4 인버터로 구성하는 것을 특징으로 하는 반도체 메모리 장치의 로우 어드레스 체인 회로.
  4. 제1항에 있어서, 상기 제1 프리차지 펄스 발생기는 상기 제1 제어 신호를 입력으로하는 제5 인버터와, 상기 제5 인버터의 출력단에 직렬로 연결된 세 개 이상의 기수개의 인버터들, 및 상기 세 개 이상의 기수개의 인버터들의 끝번째 인버터의 출력과 첫 번째 인버터의 출력을 입력으로하여 제1 프리차지 펄스를 출력하는 제2 낸드 게이트로 구성하는 것을 특징으로하는 반도체 메모리 장치의 로우 어드레스 체인 회로.
  5. 제4항에 있어서, 상기 세 개 이상의 기수개의 인버터들은 상기 제5 인버터의 출력을 입력으로 하며 제어단과 GND 사이에 연결된 제1 저항을 갖는 제6 인버터와, 상기 제6 인버터의 출력을 입력으로 하며 전원 전압과 제어단 사이에 연결된 제2 저항을 갖는 제7 인버터, 및 상기 제7 인버터의 출력을 입력으로 하고 출력은 상기 제2 낸드 게이트의 입력단에 연결되며 GND과 제어단 사이에 연결된 제3 저항을 갖는 제8 인버터로 구성하는 것을 특징으로하는 반도체 메모리 장치의 로우 어드레스 체인 회로.
  6. 제1항에 있어서, 상기 로우 디코더는 전원에 소오스가 연결되고 상기 제2 프리차지 펄스에 게이트가 연결된 제2 PMOS트랜지스터와, 상기 제2 PMOS트랜지스터의 드레인과 GND 사이에 직렬로 연결된 다른 두 개 이상의 NMOS트랜지스터들과, 상기 제2 PMOS트랜지스터의 드레인에 입력단이 연결된 제2 래취 회로, 및 상기 제2 래취 회로의 출력단에 입력단이 연결되고 워드 라인에 출력단이 연결된 제11 인버터로 구성하는 것을 특징으로 하는 반도체 메모리 장치의 로우 어드레스 체인 회로.
  7. 제6항에 있어서, 상기 제2 래취 회로는 상기 제2 PMOS트랜지스터의 드레인에 입력단이 연결된 제9 인버터와, 상기 제9 인버터의 출력단과 입력단에 각각 입력단과 출력단이 연결된 제10 인버터로 구성하는 것을 특징으로 하는 반도체 메모리 장치의 로우 어드레스 체인 회로.
  8. 제1항에 있어서, 상기 제2 프리차지 펄스 발생기는 상기 액티브 및 프리차지 신호 발생기의 출력단에 직렬로 연결된 다른 세 개 이상의 기수개의 인버터들과, 상기 다른 세 개 이상의 기수개의 인버터들의 끝번째 인버터의 출력단과 첫 번째 인버터의 입력단에 두 개의 입력단이 각각 연결된 제3 낸드 게이트, 및 상기 제3 낸드 게이트의 출력을 입력으로하여 제2 프리차지 펄스를 출력하는 제15 인버터로 구성하는 것을 특징으로하는 반도체 메모리 장치의 로우 어드레스 체인 회로.
  9. 제8항에 있어서, 상기 다른 세 개 이상의 기수개의 인버터들은 상기 액티브 및 프리차지 신호 발생기의 출력을 입력으로 하며 제어단과 GND 사이에 연결된 제4 저항을 갖는 제12 인버터와, 상기 제12 인버터의 출력을 입력으로 하며 전원 전압과 제어단 사이에 연결된 제5 저항을 갖는 제13 인버터, 및 상기 제13 인버터의 출력을 입력으로 하고 출력은 상기 제3 낸드 게이트의 입력단에 연결되며 GND과 제어단 사이에 연결된 제6 저항을 갖는 제14 인버터로 구성하는 것을 특징으로하는 반도체 메모리 장치의 로우 어드레스 체인 회로.
  10. 제1항에 있어서, 상기 스페어 로우 디코더는 전원에 소오스가 연결되고 상기 제2 프리차지 펄스에 게이트가 연결된 제3 PMOS트랜지스터와, 상기 제3 PMOS트랜지스터의 드레인에 드레인이 연결되고 상기 제2 제어 신호에 게이트가 연결되며 GND에 소오스가 연결된 다른 하나의 NMOS트랜지스터와, 상기 다른 하나의 NMOS트랜지스터의 드레인에 입력단과 출력단이 연결된 제3 래취 회로, 및 상기 제3 래취 회로의 출력단에 입력단이 연결되고 출력단은 스페어 워드 라인에 연결된 제18 인버터로 구성하는 것을 특징으로 하는 반도체 메모리 장치의 로우 어드레스 체인 회로.
  11. 제10항에 있어서, 상기 제3 래취 회로는 상기 제3 PMOS트랜지스터의 드레인에 입력단이 연결된 제16 인버터와, 상기 제16 인버터의 출력단과 입력단에 각각 입력단과 출력단이 연결된 제17 인버터로 구성하는 것을 특징으로 하는 반도체 메모리 장치의 로우 어드레스 체인 회로
KR1019960060501A 1996-11-30 1996-11-30 반도체 메모리장치의 로우 어드레스 체인회로 KR100207532B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019960060501A KR100207532B1 (ko) 1996-11-30 1996-11-30 반도체 메모리장치의 로우 어드레스 체인회로

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019960060501A KR100207532B1 (ko) 1996-11-30 1996-11-30 반도체 메모리장치의 로우 어드레스 체인회로

Publications (2)

Publication Number Publication Date
KR19980041222A KR19980041222A (ko) 1998-08-17
KR100207532B1 true KR100207532B1 (ko) 1999-07-15

Family

ID=19485109

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019960060501A KR100207532B1 (ko) 1996-11-30 1996-11-30 반도체 메모리장치의 로우 어드레스 체인회로

Country Status (1)

Country Link
KR (1) KR100207532B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9818483B2 (en) 2015-09-22 2017-11-14 Samsung Electronics Co., Ltd. Row decoder and a memory device having the same

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111835336A (zh) * 2020-07-29 2020-10-27 佛山中科芯蔚科技有限公司 一种io端口复用的可编程熔丝修调电路系统

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9818483B2 (en) 2015-09-22 2017-11-14 Samsung Electronics Co., Ltd. Row decoder and a memory device having the same

Also Published As

Publication number Publication date
KR19980041222A (ko) 1998-08-17

Similar Documents

Publication Publication Date Title
US7990788B2 (en) Refresh characteristic testing circuit and method for testing refresh using the same
KR100507379B1 (ko) 워드라인 구동 회로
US6426911B1 (en) Area efficient method for programming electrical fuses
KR100297193B1 (ko) 리던던트 로우 대체 구조를 가지는 반도체 메모리 장치 및 그것의 로우 구동 방법
JP3695614B2 (ja) 半導体メモリ装置の冗長用ヒューズ回路
US6765842B2 (en) Hole driver in semiconductor memory device
KR100386950B1 (ko) 워드 라인 순차적 비활성화가 가능한 반도체 메모리장치의 디코딩 회로
KR100384559B1 (ko) 반도체 메모리 소자의 컬럼 디코딩 장치
KR100207532B1 (ko) 반도체 메모리장치의 로우 어드레스 체인회로
KR100535814B1 (ko) 서브워드라인 드라이버의 안정된 부스팅 마진을 얻을 수있는 워드라인 제어신호 발생회로, 워드라인 제어신호발생방법, 및 그것을 구비한 반도체 메모리 장치
US6252808B1 (en) Semiconductor memory device having improved row redundancy scheme and method for curing defective cell
KR100361863B1 (ko) 반도체 메모리 장치
KR950009082B1 (ko) 반도체 메모리 소자의 로오 리던던시 회로
US6256257B1 (en) Memory device including a burn-in controller for enabling multiple wordiness during wafer burn-in
KR20080040207A (ko) 반도체 메모리 장치
KR100287183B1 (ko) 안정적인 데이터 마스킹 스킴을 갖는 반도체 메모리장치 및 이의 데이터 마스킹 방법
KR101770739B1 (ko) 반도체 메모리 장치 및 그의 구동 방법
KR20010055932A (ko) 서브 워드라인 구동 동작을 안정화시킨 반도체 메모리 소자
KR0172431B1 (ko) 저전력 소비용 반도체 메모리장치
KR100250928B1 (ko) 서브 로오 디코더 회로
KR100247648B1 (ko) 로오 디코더 회로
KR0167679B1 (ko) 듀얼 커런트패스를 구비하는 로우어드레스버퍼
KR20000032852A (ko) 반도체 메모리 장치의 리던던시 테스트 회로
KR0145850B1 (ko) 승압레벨 래치회로를 구비한 반도체 메모리 장치
KR0161734B1 (ko) 반도체 기억장치의 컬럼 리던던시 회로

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20070327

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee