KR100247648B1

KR100247648B1 - 로오 디코더 회로

Info

Publication number: KR100247648B1
Application number: KR1019960080230A
Authority: KR
Inventors: 안기용
Original assignee: 김영환; 현대전자산업주식회사
Priority date: 1996-12-31
Filing date: 1996-12-31
Publication date: 2000-03-15
Also published as: KR19980060863A

Abstract

본 발명은 워드라인 드라이브시 종래의 로오 디코더에 비해 부트스트랩 노드에 충분한 전위를 전달해 줌으로써, 저전원 상태에서 워드라인을 빠른 시간내에 드라이브할 수 있도록 구현한 로오 디코더 회로에 관한 것이다. 이를 구현하기 위하여, 1개의 프라차지 신호와 다수개의 디코딩된 어드레스 신호에 대응되는 신호를 출력하는 디코딩 수단과, 상기 디코딩 수단의 출력 신호를 입력하여 전원전위보다 높게 승압된 제 3 전원전압원을 발생시키는 전위레벨승압수단과, 워드라인을 드라이브하기 위한 풀-업 드라이버단과 상기 워드라인을 디스에이블시키기 위한 풀-다운 드라이버단으로 구성된 워드라인 드라이빙 수단과, 상기 전위레벨승압수단의 출력신호를 반전시켜 상기 풀-다운 드라이버단으로 입력시키는 반전수단과, 상기 전위레벨승압수단의 출력신호를 전원전압보다 높은 고전위로 승압시켜 상기 풀-업 드라이버단으로 입력시키는 부트스트랩핑 수단을 구비하였다.

Description

로오 디코더 회로

디램(DRAM : Dynamic Random Access Memory)은 일반적으로 컬럼(Column; 또는 'Y'라 함)에 해당하는 비트라인(Bit Line; 'BL')과 로오(Row; 또는 'X'라 함)에 해당하는 워드라인(Word Line; 'WL')들의 매트리스(Matrix) 형태로 구성되어 있으며, 이 비트라인(BL)과 워드라인(WL)의 교차점 근처에 메모리 셀(cell)들이 위치한다. 메모리 셀들은 NMOST.(Transister)(이 Tr.을 보통 Cell Tr.이라고 한다.)에 의해 BL과 연결되어 있으며, NMOS Tr.인 이 셀 트랜지스터의 게이트(gate)에는 WL이 연결되어 셀(cell)에 저장된 데이타가 BL에 전달 되거나, BL의 데이타가 셀(cell)에 저장될 수 있도록 셀 트랜지스터를 턴-온(turn-on)시키는 역할을 한다. 이때 WL의 전위 레벨은 셀 트랜지스터(cell Tr.)의 문턱전위(Vt)의 손실(loss)로 인해, "하이(High)"데이타를 셀(cell)에서 읽거나 혹은 저장하기 위해 'Vcc+Vt' 이상이어야 한다.

디램(DRAM)에서는 일반적으로 칩 어레이(chip area)를 줄이기 위해 워드라인 풀-업 트랜지스터(WL Pull-up Tr.)와 풀-다운 트랜지스터(Pull down Tr.)를 모두 엔모스 트랜지스터(NMOS Tr.)로 사용하므로, WL을 'Vcc+Vt' 이상으로 구동하기 위해서는 상기 풀-업 트랜지스터의 게이트 전위는 최소한 'Vcc+2Vt' 이상이어야 한다. 따라서 상기 풀-업 트랜지스터의 게이트 전위를 높이 올려 주기 위해서 부트스트랩(Bootstrap) 회로가 이용된다.

도 1은 부트스트랩 회로를 사용한 디램의 일반적인 로오 디코더 회로를 도시한 것이다.

여기서 xdpb는 로오 디코더 인에이블 신호이며, ax23, ax45, ax67은 어드레스 입력 신호이며, pxi는 선택된 WL을 'Vcc+Vt' 이상의 레벨로 끌어올려 주는 역할을 하는 워드라인 부스팅 신호이다. 이 회로가 WL을 선택하여 'Vcc+Vt' 레벨 이상으로 올려주는 동작을 도 2에 도시된 동작 타이밍도를 참조하여 설명하기로 한다.

먼저 디코딩 동작이 이루어지기 위해 xdpb 신호(a)가 '하이' 상태가 되면, 다이나믹 로직(Dynamic Logic)으로 구성된 3 입력 낸드 게이트(input NAND gate)의 출력단은 "하이(Vcc)" 상태로 플로팅(Floating) 상태에 놓이게 한다. 다음으로 ax23, ax45, ax67의 어드레스 입력 신호(b)가 모두 "하이" 상태가 되면, 3 입력 NAND 게이트의 출력단이 "로우" 상태가 되면서 디코딩이 이루어지게 된다. 여기서 래치 백 트랜지스터(Latch back Tr.)인 P-모스 MP4는 3 입력 NAND 게이트의 출력단이 "하이(Vcc)" 상태로 플루팅 상태에 놓여 있을 때 래키지(Leakage)나 전하 공유(Charge Sharing)로 인한 레벨 저하를 방지하기 위함이다. 결국, 워드라인 풀-업 트랜지스터의 게이트 입력에는 'Vcc+Vt'가 전달되고 워드라인 풀-다운 트랜지스터의 게이트 입력에는 'Vss'가 전달된다. 이때 pxi 신호(c)가 인에이블되어 'Vpp' 레벨로 올라가면 부트스트랩핑(Bootstraping) 동작이 일어나 워드라인 풀-업 트랜지스터의 게이트 전위(d)는 'Vcc+Vt' 이상의 레벨로 올라가 선택된 WL(e)을 Vpp 레벨로 구동할 수 있게된다.

그러나 이와 같은 회로의 사용에도 불구하고 낮은 전위의 전원(Low Vcc)에서는 부트스트랩 노드 N4에 전달되는 전위의 문턱전위(Vt) 손실 및 부트스트랩 효율 감소 등으로 인해 WL이 짧은 시간 내에 'Vcc+Vt' 이상 충분히 구동되지 못해 디바이스(Device) 성능저하나 오동작이 발생하게 된다. 이와 같은 문제를 해결하기 위해, 종래기술에서는 부트스트랩 노드에 전원 전위(Vcc)를 전달하는 N-모스 트랜지스터의 문턱전위 손실을 없애기 위해 상기 N-모스 트랜지스터의 게이트에 'Vcc+Vt' 레벨을 갖는 기준전압 Vxg를 사용하거나, 공정을 추가하여 상기 N-모스 트랜지스터의 문턱전위만을 특별히 낮추는 방법들이 사용되기도 한다. 그러나 상기 N-모스 트랜지스터의 게이트에 기준 전압 Vxg를 사용하는 방법의 경우 기준 전압을 정확히 'Vcc+Vt'로 유지하기 어렵고, 만약 'Vcc+Vt' 보다 레벨이 올라갈 경우 역전류 현상으로 인해 부트스트랩핑 동작이 일어 나지않게 되는 문제점이 있다. 또 상기 N-모스 트랜지스터의 문턱전위를 낮추는 방법 역시 공정 스탭(Step)이 추가되는 문제가 있으며, 문턱전위 손실을 완전히 제거시키지 못하는 문제점이 있었다.

따라서 본 발명에서는 워드라인 드라이브시 종래의 로오 디코더에 비해 부트스트랩 노드에 충분한 전위를 전달해 줌으로써, 저전원 상태에서 워드라인을 빠른 시간내에 드라이브할 수 있도록 구현한 로오 디코더 회로를 제공하는데에 그 목적이 있다.

제1도는 종래의 로오 디코더 회로도.

제2도는 제1도에 도시된 각 신호의 동작 타이밍도.

제3도는 본 발명의 제 1 실시예에 따른 로오 디코더 회로도.

제4도는 제3도에 도시된 각 신호의 동작 타이밍도.

제5도는 본 발명의 제 2 실시예에 따른 로오 디코더 회로도.

〈도면의 주요부분에 대한 부호의 설명〉

10 : 디코딩부 20 : 전위레벨 승압부

30 : 반전 회로부 40 : 워드라인 드라이버부

상기 목적을 달성하기 위하여, 본 발명에 의한 로오 디코더 회로는 워드라인을 선택 구동하는 반도체 메모리 장치의 로오 디코더 회로에 있어서, 프리차지 신호와 다수개의 디코딩된 어드레스 신호에 대응되는 신호를 출력하는 디코딩 수단과, 상기 디코딩 수단의 출력 신호가 입력되어 전원전압보다 높은 전압을 발생시키는 전위레벨승압수단과, 워드라인을 드라이브하기 위한 풀-업 드라이버단과 상기 워드라인을 디스에이블시키기 위한 풀-다운 드라이버단으로 구성된 워드라인 드라이빙 수단과, 상기 전위레벨승압수단의 출력신호를 반전시켜 상기 워드라인 드라이빙 수단의 풀-다운 드라이버단으로 입력시키는 제1 반전 수단과, 상기 전위레벨승압수단의 출력신호를 상기 워드라인 드라이빙 수단의 풀-업 드라이버단에 입력시키는 부트스트랩핑 수단을 구비하는 것을 특징으로 한다.

상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부된 도면과 관련한 다음의 상세할 설명을 통하여 보다 분명해 질 것이다. 이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.

도 3은 본 발명의 제1 실시예에 의한 로오 디코더 회로를 도시한 것으로, 1개의 프라차지 신호와 다수개의 어드레스 신호에 의한 분압된 신호를 출력하는 디코딩부(1)와, 상기 디코딩부(10)의 출력 신호를 입력하여 전원전위보다 높은 승압된 전위 신호를 발생시키는 전위레벨승압부(20)와, 상기 전위레벨승압부(20)의 출력신호를 반전시키기 위한 반전 회로부(30), 상기 전위레벨승압부(20)의 출력 신호와 상기 반전 회로부(30)의 출력 신호를 입력하여 워드라인을 구동시키기 위한 워드라인 드라이브부(40)로 구성한다. 여기서, xdpb는 다이나믹 로직(Dynamic Logic)으로 구성된 3 입력 낸드 게이트(input NAND Gate)의 동작을 위한 로오 디코더 프라차지(X-decoder Precharge) 신호이며, ax23, ax45, ax67은 로오 디코더의 입력어드레스 신호들이다. 그리고, pxi는 내부 고전원 발생 장치의 출력(Vpp)레벨을 가지며(내부 고전원 발생 장치의 출력은 'Vcc+Vt' 이상이며, 이하 'Vpp'라 칭함) 최종 로오 어드레스, 즉 WL을 선택하고 Vpp 레벨로 구동한다.

상기 디코딩부(10)는 전원전압(Vcc)와 노드 N1 사이에 접속되며 게이트로 프리차지 신호 xdpb가 인가되는 P-모스 트랜지스터 MP1과, 상기 노드 N1과 접지전압(Vss) 사이에 직렬 접속되며 각각의 게이트로 어드레스 신호 ax23, ax45, ax67이 각각 입력되는 N-모스 트랜지스터 MN1 내지 MN3로 구성된다. 상기 로오 디코더 프라차지 신호 xdpb는 프리차지 구간에서는 '로우(Vss)' 전위를, WL 인에이블 구간에서는 '하이(Vcc)' 전위를, WL 디스에이블 구간에서는 '로우(Vss)' 전위를 갖는다. xdpb 신호가 '로우'일때 노드 N1의 전위는 '하이'가 되고, 이때 어드래스 입력 신호 ax23, ax45, ax67가 모두 '하이'로 되면 노드 N1은 '로우'가 된다.

상기 전위레벨승압수단은 상기 디코딩부(10)의 출력 노드 N1과 노드 N2 사이에 접속되며 게이트로 전원전압(Vcc)이 인가되는 N-모스 MN4와, 고전위 Vpp와 접지전압 Vss 사이에서 접속되며 상기 노드 N2의 신호를 반전시키는 인버터(MP2및 MN5)와, 상기 고전위 Vpp와 노드 N2 사이에 접속되며 게이트가 상기 인버터의 출력 단자노드 N3에 연결된 P-모스 MP4로 구성된다. 그리고, 상기 반전 회로부(30)는 전원전압 Vcc와 접지전압 Vss 사이에 접속된 인버터(MP3및 MN6)로 구성된다. 상기 워드라인 드라이브부(40)는 상기 전원레벨승압부(20)의 출력 단자노드 N3과 노드 N4 사이에 접속되며 게이트로 고전위 Vpp가 인가되는 N-모스 MN7과, 워드라인부스팅신호(pxi) 라인과 워드라인(WL) 사이에 접속되며 게이트가 상기 노드 N4에 연결된 풀-업 드라이브 MN8과, 상기 워드라인(WL)과 접지전압 Vss 사이에 접속되며 게이트가 상기 반전 회로부(30)의 출력 단자노드 N5에 연결된 풀-다운 드라이브 MN9로 구성된다.

상기 구성에 의한 동작을 도 4에 도시한 동작 타이밍도를 참조하여 상세히 설명하기로 한다.

도면을 참조하면, ①,④에 해당하는 프리차지(Precharge) 동작 구간, ②에 해당하는 WL 인에이블(Enable) 동작 구간, ③에 해당하는 WL 디스에이블(Disable) 구간으로 나누어 설명한다.

첫째, 프리자치 동작 구간(①)에서는 ax23, ax45, ax67의 입력 신호가 모두 '로우(Vss)' 상태로서 노드 N1과 vss 사이는 턴-오프(Turn Off) 상태이며, xdpb 신호는 "로우(Vss)" 상태로써 P-모스 MP1을 턴-온시켜 노드 N1을 Vcc로 프리차지한다. 노드 N2의 전위는 N-모스 MN4를 거쳐 'Vcc+Vt'가 되며, 다음단 인버터(MP2, MN5)의 출력은 '로우(Vss)' 상태로 가면서 래치 백 트랜지스터인 MP4를 턴-온시켜 노드 N2의 전위를 Vpp로 끌어 올리게 된다. 이때 N-모스 MN4의 Vgs=0이므로, 노드 N2에서 노드 N1으로의 역전류 현상은 일어나지 않는다. 한편, 노드 N3의 전위가 Vss이므로, 노드 N4는 Vss, 노드 N5는 Vcc로써 WL은 Vss를 유지한다. 여기서 유의할 점은 트랜지스터 MP2 및 MN5로 구성된 인버터는 Vcc-Vt보다 낮은 레벨의 스위칭 포인트(Swiching Point)를 갖도록 설계되어야 한다는 점이다.

둘째, WL 인에이블 동작 구간(②)에서는 먼저 xdpb신호가 Vss에서 Vcc가 되어 P-모스 MP1을 턴-오프시키고 노드 N1을 Vss인 상태로 플로팅(Floating) 상태에 놓이게 한다. 다음으로 어드레스 ax23, ax45, ax67 신호가 모두 Vcc가 되면 모두 N1의 전위는 Vss상태가 되어 해당 어드레스에 대한 선택이 이루어진다. 노드 N1의 Vss 전위는 N-모드 MN4를 통해 노드 N2에 전달되고, 노드 N2의 전위가 Vss로 감에 따라 Vpp를 전원으로 하는 인버터(MP2,MN5)의 출력단 노드 N3은 Vpp 레벨로 가게 된다. 인버터(MP2,MN5)의 출력노드 N3은 래치 백 트랜지스터 MP4의 게이트 입력에 피드 백(Feed back)되어 Vpp에 연결 되어 있는 MP4를 완전히 턴-오프 시킨다. 노드 N3의 전위가 Vpp이므로 부트스트랩 노드인 N4는 Vpp-Vt, 노드 N5는 Vss가 된다. 특히 부트스트랩(Bootstrap) 노드인 N4는 Vcc-Vt,즉 Vcc+α가 됨으로써 다음으로 워드라인 부스팅 신호인 pxi신호가 Vpp로 될 때 부트스트랩핑(Bootstraping) 동작을 통해 Vpp를 WL에 전달할 수 있는 충분한 전위로 올라 간다. 따라서 저 전위 레벨의 전원(Low Vcc)에서는 종래의 로오 디코더(X-Decoder)에 비해 빠른 시간내에 WL을 충분히 Vpp 레벨까지 구동할 수 있다.

마지막으로, WL 디스에이블(Disable) 구간(③)에서는 각 입력 신호들이 WL 인에이블시와 반대 순서로 변화한다. 먼저 pxi가 vss로 가면 부트스트랩 노드 N4는 다시 Vpp-Vt로 떨어지며 WL 레벨도 Vss로 가게 된다. 다음으로 어드레스 신호 ax23, ax45, ax67이 vss로 가면 부트스트랩 노드 N4는 Vss, 노드 N5는 Vcc가 되어 WL은 Vss로 고정된다. 그리고, 마지막으로 xdpb가 Vss로 변하면 초기의 프리차지(Precharge) 상태로 되돌아간다.

도 5은 본 발명의 제 2 실시예에 따른 로오 디코더 회로도로써, 도 3의 제 1 실시예에서 N-모스 트랜지스터 MN4를 제거하고, 대신 3 입력 낸드 게이트(input NAND Gate)(MP2 및 MN5)의 전원을 Vpp로 사용한 것이다. 이경우에는 xdpb신호가 '하이'상태시 P-모스 트랜지스터 MP1을 완전히 턴-오프할 수 있도록 xdpb 신호의 '하이' 레벨을 Vpp 전위 레벨로 사용하였다. 이때 xdpb 신호는 고전위(Vpp) 발생 회로의 출력 신호이다.

이상에서 설명한 바와 같이, 본 발명의 로오 디코더 회로는 WL 드라이브(Drive)시 종래의 로오 디코더에 비해 저 전원(Low Vcc)상태에서 부트스트랩 노드로 빠른 시간내에 Vcc+Vt 전위 이상으로 드라이브할 수 있어 디바이스(Device)의 저 전원(Low Vcc) 동작 특성을 향상 시킬 수 있는 효과가 있다.

아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허 청구의 범위에 속하는 것으로 보아야 할 것이다.

본 발명은 반도체 메모리 장치의 로오 디코더 회로에 관한 것으로, 특히 워드라인 드라이브(drive)시 종래의 로오 디코더에 비해 부트스트랩(bootstrap) 노드에 충분한 전위를 전달해 줌으로써, 저전원 상태에서 워드 라인을 빠른 시간내에 드라이브할 수 있도록 구현한 로오 디코더 회로에 관한 것이다.

Claims

워드라인을 선택 수동하는 반도체 메모리 장치의 로오 디코더 회로에 있어서, 프라차지 신호와 다수개의 디코딩된 어드레스 신호에 대응되는 신호를 출력하는 디코딩 수단과, 상기 디코딩 수단의 출력 신호가 입력되어 전원전압보다 높은 전압을 발생시키는 전위레벨승압수단과, 워드라인을 드라이브하기 위한 풀-업 드라이버단과 상기 워드라인을 디스에이블시키기 위한 풀-다운 드라이버단으로 구성된 워드라인 드라이빙 수단과, 상기 전원레벨승압수단의 출력신호를 반전시켜 상기 워드라인 드라이빙 수단의 풀-다운 드라이버단으로 입력시키는 제1 반전 수단과, 상기 전위레벨승압수단의 출력신호를 상기 워드라인 드라이빙 수단의 풀-업 드라이버단에 입력시키는 부트스트랩핑 수단을 구비하는 것을 특징으로 하는 로오 디코더 회로.
제1항에 있어서, 상기 디코딩 수단은 상기 전원전압과 출력 단자 사이에 접속되며 게이트로 프리차지 신호가 인가되는 P-모스 트랜지스터와, 상기 출력 단자와 접지전압 사이에 직렬 접속되며 각각의 게이트로 다수개의 어드레스 신호가 입력되는 다수개의 N-모스 트랜지스터로 구성된 것을 특징으로 하는 로오 디코더 회로.
제2항에 있어서, 상기 프리차지 신호는 하이일때 전원전압레벨, 로우일때 접지전압레벨을 갖는 펄스 신호인 것을 특징으로 하는 로우 디코더 회로.
제1항에 있어서, 상기 디코딩 수단은 상기 전원전압보다 높은 전압과 출력 단자 사이에 접속되며 게이트로 프리차지 신호가 인가되는 P-모스 트랜지스터와, 상기 출력 단자와 접지전압 사이에 직렬 접속되며 각각의 게이트로 다수개의 어드레스 신호가 입력되는 다수개의 N-모스 트랜지스터로 구성되고, 상기 전위레벨승압수단은, 전원전압보다 높은 전압과 접지전압 사이에 접속되며 상기 디코딩 수단의 출력 신호를 반전시키는 제2 반전 수단과, 상기 전원전압보다 높은 전압과 상기 디코딩 수단의 출력 단자 사이에 접속되며 상기 제2 반전 수단의 출력 단자에 연결된 P-모스 트랜지스터로 구성된 것을 특징으로 하는 로오 디코더 회로.
제4항에 있어서, 상기 프리차지 신호는 하이일때 전원전압보다 높은 전압 레벨, 로우일때 접지전압레벨을 갖는 펄스 신호인 것을 특징으로 하는 로오 디코더 회로.
제1항에 있어서, 상기 전위레벨승압수단은 드레인전극 또는 소스전극 중 어느 한 전극이 디코딩 수산의 출력 단자에 접속되고, 게이트에 전원전압이 인가되는 N-모스 트랜지스터와, 전원전압보다 높은 전압과 접지전압 사이에 접속되며 상기 N-모스 트랜지스터의 다른 한 전극에서의 전위를 반전시키는 제2 반전 수단과, 상기 전원전압보다 높은 전압과 상기 N-모스 트랜지스터의 다른 한전극 사이에 접속되며 게이트에 상기 제2 반전 수단의 출력신호가 인가되는 P-모스 트랜지스터로 구성된 것을 특징으로 하는 로오 디코더 회로.
제1항에 있어서, 상기 제1 반전 수단은 전원전압과 접지전압 사이에 직렬 접속되어, 게이트가 공통 접속되어 상기 전위레벨승압수단의 출력단자에 연결되고, 공통 접속된 드레인이 출력단자를 형성하는 P-모스 트랜지스터 및 N-모스 트랜지스터를 포함하여 구성된 것을 특징으로 하는 로오 디코더 회로.
제1항에 있어서, 상기 워드라인 드라이빙 수단은 드레인에 워드라인 부스팅신호가 인가되고, 소스가 워드라인에 접속되고, 게이트가 상기 부트 스트랩핑 수단의 출력단자에 연결된 풀-업 드라이브단과, 드레인이 상기 워드라인에 접속되고, 소스가 접지전압에 접속되고, 게이트가 상기 제1 반전 수단의 출력 단자에 연결된 풀-다운 드라이브단으로 구성된 것을 특징으로 하는 로오 디코더 회로.
제8항에 있어서, 상기 워드라인 부스팅 신호는 적어도 전원전압보다 문턱전위만큼 높은 전위를 갖는 것을 특징으로 하는 로오 디코더 회로.