KR100384559B1 - 반도체 메모리 소자의 컬럼 디코딩 장치 - Google Patents

반도체 메모리 소자의 컬럼 디코딩 장치 Download PDF

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Abstract

본 발명은 반도체 메모리 소자의 컬럼 디코딩 장치에 관한 것으로, 선택된 블록의 컬럼 선택신호를 인에이블함으로써 컬럼 디코더의 부하 트랜지스터의 개수를 줄여 컬럼 선택신호의 상승/하강 시간을 향상시키는 반도체 메모리 소자의 컬럼 디코딩 장치를 제공하는 것을 목적으로 한다. 이를 위해, 다수의 메모리 셀 어레이 블록부, 다수의 비트라인 센스앰프 어레이부, 다수의 블록 제어부, 컬럼 디코더, 및 상기 다수의 비트라인 센스앰프 어레이부와 데이터 라인 사이에 형성된 트랜지스터를 포함하는 본 발명에 따른 반도체 메모리 소자의 컬럼 디코딩 장치는, 상기 블록 제어부의 제어신호와 상기 컬럼 디코더의 출력신호를 입력받아 선택된 블록에서만 활성화되는 컬럼선택신호를 발생하여 상기 컬럼 선택 트랜지스터를 구동하는 컬럼선택신호 발생부를 구비한 것을 특징으로 한다.

Description

반도체 메모리 소자의 컬럼 디코딩 장치{COLUMN DECODING APPARATUS OF SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 메모리 소자의 컬럼 디코딩 장치에 관한 것으로, 특히 선택된 블록 내에서만 컬럼 선택신호를 인에이블하는 컬럼 디코딩 장치에 관한 것이다.
도 1은 일반적인 반도체 메모리 소자의 메모리 셀 어레이를 나타내고, 도 2는 종래의 컬럼 디코딩 장치를 나타낸다.
도 1에 나타낸 반도체 메모리 소자는 여러 개(16, 32개 등)의 메모리 셀 어레이 블록부, 메모리 셀 어레이 블록을 선택하기 위한 다수의 블록 제어부, 메모리 셀을 판독/기록하기 위한 다수의 비트라인 센스앰프(BLSA) 어레이부, 및 컬럼을 선택하기 위한 컬럼 디코더(Y-DEC)로 구성된다.
이때, 컬럼 디코더(Y-DEC)의 출력, 즉 컬럼 선택신호(YI)가 모든 블록의 컬럼 선택 트랜지스터에 연결되어 컬럼 디코더(Y-DEC)의 트랜지스터 부하가 상당히 크다.
예를 들면, 메모리 셀 어레이 블록이 16개인 경우에 하나의 컬럼 선택신호(YI)의 부하 트랜지스터 개수는 68개(4개의 컬럼 선택 트랜지스터 * 17개의 비트라인 센스앰프(BLSA) 어레이)이다. 이로써 컬럼 선택신호(YI)의 상승/하강 시간이 커져 메모리 액세스 타임이 증가한다. 또한, 컬럼 선택신호(YI)가 펄스로동작하기 때문에 고주파수에서 동작하는 메모리에서의 컬럼 선택신호(YI)가 열화(degradation)되어 메모리의 판독/기록을 정확하게 수행할 수 없었다.
따라서, 본 발명은 상술한 종래의 문제점을 감안하여 이루어진 것으로, 선택된 블록의 컬럼 선택신호를 인에이블함으로써 컬럼 디코더의 부하 트랜지스터의 개수를 줄여 컬럼 선택신호의 상승/하강(rising/falling)시간을 향상시키는 반도체 메모리 소자의 컬럼 디코딩 장치를 제공하는 것을 목적으로 한다.
이를 위해, 다수의 메모리 셀 어레이 블록부, 다수의 비트라인 센스앰프 어레이부, 다수의 블록 제어부, 컬럼 디코더, 및 상기 다수의 비트라인 센스앰프 어레이부와 데이터 라인 사이에 형성된 컬럼 선택 트랜지스터를 포함하는 본 발명에 따른 반도체 메모리 소자의 컬럼 디코딩 장치는,
상기 블록 제어부의 제어신호와 상기 컬럼 디코더의 출력신호를 입력받아 선택된 블록에서만 활성화되는 컬럼선택신호를 발생하여 상기 컬럼 선택 트랜지스터를 구동하는 컬럼선택신호 발생부를 구비한 것을 특징으로 한다.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해질 것이다.
도 1은 일반적인 반도체 메모리 소자의 메모리 셀 어레이 구조를 나타낸 도면,
도 2는 종래의 컬럼 디코딩 장치를 나타낸 도면,
도 3은 도 2에 나타낸 컬럼 디코딩 장치의 파형을 나타낸 도면,
도 4는 본 발명의 바람직한 제1 실시예에 따른 컬럼 디코딩 장치를 나타낸 도면,
도 5는 본 발명의 바람직한 제2 실시예에 따른 컬럼 디코딩 장치를 나타낸 도면,
도 6은 본 발명의 바람직한 제3 실시예에 따른 컬럼 디코딩 장치를 나타낸 도면,
도 7은 본 발명의 컬럼 디코딩 장치의 파형을 나타낸 도면.
<도면의 주요부분에 대한 부호의 설명>
401, 402, 501, 502, 601, 602: 컬럼선택신호 발생부
NR1, NR2: 노어 게이트
P1, P2, P11, P12: PMOS 트랜지스터
N11, N12: NMOS 트랜지스터
이하, 첨부도면을 참조하면서 본 발명의 바람직한 실시예에 따른 반도체 메모리 소자의 컬럼 디코딩 장치를 상세히 설명하기로 한다.
종래에서 설명한 바와 같이 반도체 메모리 소자는 다수의 메모리 셀 어레이블록부, 메모리 셀을 판독/기록할 수 있는 비트라인 센스앰프(BLSA) 어레이부, 메모리 셀 블록을 선택하기 위한 블록 제어부, 및 컬럼 어드레스를 디코딩하여 컬럼 셀을 선택하는 컬럼 디코더(Y-DEC)로 구성되어 있다.
도 4, 도 5, 및 도 6에 나타낸 본 발명에 따른 컬럼 디코딩 장치는 워드라인이 액티브되어 있는 블록만 컬럼 선택신호(즉, Y-DEC의 출력신호)를 인에이블함으로써 컬럼 선택신호에 달려 있는 트랜지스터 부하를 줄일 수 있는 컬럼 디코딩 장치들이다.
도 4는 본 발명에 제1 실시예에 따른 노어 게이트(nor gate)를 이용한 컬럼 디코딩 장치를 나타낸 것이다.
도 4에 나타낸 컬럼 디코딩 장치는, 상술한 블록 제어부의 제어신호인 비트라인 이퀄라이즈(bleq)신호와 컬럼 디코더의 출력신호(YI)를 입력받아 선택된 블록만에서만 활성화되는 컬럼선택신호를 발생하여 다수의 비트라인 센스앰프 어레이부와 데이터 라인 사이에 형성된 트랜지스터를 구동하는 컬럼선택신호 발생부(401, 402)를 구비한다.
상술한 컬럼선택신호 발생부(401, 402)는 블록 제어부의 비트라인 이퀄라이즈(bleq)신호와 컬럼 디코더의 출력신호(YI)를 입력받는 노어 게이트(NR1, NR2)로 구성되어 있다.
이때, 컬럼 디코더(Y-DEC)에 연결되는 트랜지스터는 2개의 노어 게이트(NR1, NR2)*17개의 비트라인 센스앰프 어레이(BLSA을 공유)=34개로 종래의 컬럼 디코딩 장치보다 절반으로 줄어든다.
따라서, 컬럼 디코더의 부하를 줄임으로써 컬럼 선택신호(YI)의 상승/하강 시간을 더욱 빠르게 할 수 있다. 또한, 부하의 감소로 펄스의 열화(degradation)를 방지하여 판독/기록 동작을 정확하게 수행할 수 있다.
도 5는 본 발명의 바람직한 제2 실시예에 따른 패스 게이트(pass gate)를 이용한 컬럼 디코딩 장치를 나타낸다.
이 컬럼 디코딩 장치는 블록 제어부의 출력신호와 컬럼 디코더의 출력신호를 입력받아 선택된 블록만에서만 활성화되는 컬럼 선택신호를 발생하여 다수의 비트라인 센스앰프 어레이부와 데이터 라인 사이에 형성된 트랜지스터를 구동하는 컬럼선택신호 발생부(501, 502)를 구비한다.
상기 컬럼선택신호 발생부(501, 502)는 블록 제어부의 출력신호를 게이트로 입력받고 컬럼 디코더의 출력신호를 드레인으로 입력받는 PMOS 트랜지스터(P1, P2)로 구성된다.
이하, 도 5에 나타낸 컬럼 디코딩 장치의 동작을 설명한다.
컬럼 디코더(Y-DEC)의 출력신호(YI)가 액티브되었을 때, 비트라인 이퀄라이즈(bleq)가 로우(선택된 블록)인 경우에만 블록 컬럼 선택신호(BYI)가 액티브된다. 비트라인 이퀄라이즈(bleq)신호가 하이(선택안된 블록)인 경우에는 블록 컬럼 선택신호(BYI)가 디스에이블 상태로 존재하게 된다. 이때, 컬럼 선택신호(YI)에 연결되는 트랜지스터 부하 개수는 1개의 블록 *17개의 비트라인 센스앰프 어레이(BLSA 공유 때문에)=17개로 종래의 컬럼 디코딩 장치의 경우보다 1/4배 정도로 줄게 된다.
따라서, 부하의 감소로 컬럼 선택 신호의 상승/하강 시간을 더욱 빠르게 할수 있다. 또한, 고주파수에서 동작하는 반도체 메모리 소자에서 컬럼 선택신호(YI)의 펄스의 열화를 줄일 수 있어 판독/기록 동작을 정확하게 수행할 수 있다.
덧붙여, 도 5에 나타낸 패스 게이트(PMOS) 트랜지스터는 패스 게이트 트랜지스터(NMOS 또는 NMOS+PMOS 트랜지스터)로 대체할 수 있다.
도 6은 본 발명의 바람직한 제3 실시예에 따른 인버터 형태의 컬럼 디코딩 장치를 나타낸다.
이 컬럼 디코딩 장치는 이 컬럼 디코딩 장치는 블록 제어부의 출력신호와 컬럼 디코더의 출력신호를 입력받아 선택된 블록만에서만 활성화되는 컬럼 선택신호를 발생하여 다수의 비트라인 센스앰프 어레이부와 데이터 라인 사이에 형성된 트랜지스터를 구동하는 컬럼선택신호 발생부(601, 602)를 구비한다.
상술한 도 6에 나타낸 컬럼선택신호 발생부(601, 602)는 상기 블록 제어부의 출력신호의 반전신호를 소스로 입력받고 상기 컬럼 디코더의 출력신호를 게이트로 입력받는 PMOS 트랜지스터(P11, P12)와, 상기 블록 제어부의 출력신호를 소스로 입력받고 상기 컬럼 디코더의 출력신호를 게이트로 입력받는 NMOS 트랜지스터(N11, N12)로 구성된 컬럼선택신호 발생부를 구비한다.
도 6에 나타낸 컬럼 디코딩 장치는 블록 제어부에서 생성되는 비트라인 이퀄라이즈(bleq) 및 비트라인 이퀄라이즈 바(bleqb)신호와 인버버 형태를 이용한 것이다.
인버터 형태의 전원전압(vcc)의 전력은 비트라인 이퀄라이즈 바(bleqb) 신호를 연결하고, 접지전위(vss)의 전력은 비트라인 이퀄라이즈(bleq)신호를 연결한다.그리고, 컬럼 디코더의 출력신호를 인버터의 입력으로 사용하여, 선택된 블록(bleq=L) 내의 인버터만이 동작하게 되어 선택된 블록에서만 컬럼 선택신호(YI)가 액티브된다.
이때, 컬럼 디코더(Y-DEC)의 출력신호의 부하 트랜지스터의 개수는 2개의 블록 * 17개의 비트라인 센스앰프 어레이(BLSA을 공유)=34로 종래의 컬럼 디코더 장치의 경우보다 절반으로 줄게 된다.
따라서, 도 7에 나타낸 본 발명의 컬럼 디코딩 장치에 따른 파형을 보면, 컬럼 선택신호의 상승/하강 시간을 빠르게 할뿐만 아니라 컬럼 선택신호의 펄스의 열화도 막을 수 있어 판독/기록 동작을 원활하게 수행할 수 있다는 것을 알 수 있다.
상술한 바와 같이, 블록단위로 컬럼 어드레스를 디코딩함으로써 글로벌 컬럼 디코딩 방식보다 컬럼 선택신호의 부하을 줄임으로써 컬럼 선택신호의 상승/하강 시간을 작게 할 수 있어 메모리 셀의 데이터의 판독/기록 동작을 빠르게 수행할 수 있다. 또한, 컬럼 선택신호의 펄스의 열화를 방지할 수 있어 판독/기록 동작을 정확하게 수행할 수 있다.
본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가 등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구의 범위에 속하는 것으로 보아야 할 것이다.

Claims (7)

  1. 다수의 메모리 셀 어레이 블록부, 다수의 비트라인 센스앰프 어레이부, 다수의 블록 제어부, 컬럼 디코더 및 상기 다수의 비트라인 센스앰프 어레이부와 데이터 라인 사이에 형성된 컬럼 선택 트랜지스터를 포함하는 반도체 메모리 소자의 컬럼 디코딩 장치에 있어서,
    상기 블록 제어부의 제어신호와 상기 컬럼 디코더의 출력신호를 이용하여, 컬럼선택신호를 선택적으로 상기 컬럼 선택 트랜지스터에 인가하도록 함으로써, 상기 컬럼 선택 트랜지스터를 선택적으로 구동하는 컬럼선택신호 발생부를 구비하는 것을 특징으로 하는 반도체 메모리 소자의 컬럼 디코딩 장치.
  2. 제 1 항에 있어서,
    상기 컬럼선택신호 발생부는 상기 블록 제어부의 출력신호와 상기 컬럼 디코더의 출력신호을 이용하여 논리 조합하는 논리회로로 구성된 것을 특징으로 하는 반도체 메모리 소자의 컬럼 디코딩 장치.
  3. 제 2 항에 있어서,
    상기 논리회로는 노어 게이트인 것을 특징으로 하는 반도체 메모리 소자의 컬럼 디코딩 장치.
  4. 제 1 항에 있어서,
    상기 컬럼선택신호 발생부는,
    상기 블록 제어부의 제어신호를 게이트로 입력받고 상기 컬럼 디코더의 출력신호를 드레인으로 입력받는 트랜지스터로 구성된 것을 특징으로 하는 반도체 메모리 소자의 컬럼 디코딩 장치.
  5. 제 4 항에 있어서,
    상기 트랜지스터는 PMOS 트랜지스터 또는 NMOS 트랜지스터인 것을 특징으로 하는 반도체 메모리 소자의 컬럼 디코딩 장치.
  6. 제 1 항에 있어서,
    상기 컬럼선택신호 발생부는,
    상기 블록 제어부의 출력신호의 반전신호를 소스로 입력받고 상기 컬럼 디코더의 출력신호를 게이트로 입력받는 제1 트랜지스터와, 상기 블록 제어부의 출력신호를 소스로 입력받고 상기 컬럼 디코더의 출력신호를 게이트로 입력받는 제2 트랜지스터로 구성된 것을 특징으로 하는 반도체 메모리 소자의 컬럼 디코딩 장치.
  7. 제 6 항에 있어서,
    상기 제1 및 제2 트랜지스터는 서로 직렬로 접속된 PMOS 트랜지스터 및 NMOS 트랜지스터인 것을 특징으로 하는 반도체 메모리 소자의 컬럼 디코딩 장치.
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