KR100200312B1 - 반도체 소자의 비트 라인 센스 앰프와 데이타 버스 라인 연결 방법 - Google Patents

반도체 소자의 비트 라인 센스 앰프와 데이타 버스 라인 연결 방법

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Abstract

본 발명은 반도체 메모리 장치의 비트 라인 센스 앰프와 데이타 버스 라인의 연결 방법에 관한 것으로, 기가비트(Gigabit)급 초고집적 메모리 소자에서 컬럼 디코더 및 그 출력라인의 피치를 증가시켜 셀 코아 지역의 설계 마진을 확보하고 메탈 공정상의 난점을 감소시키기 위한 반도체 소자의 비트 라인 센스 앰프와 데이타 버스 라인 연결장치에 관한 것으로, 상기 목적 달성을 위해 인에이블 신호 및 컬럼 어드레스 신호에 의해 생성되는 비트 라인 센스 앰프 그룹 선택 수단과, 상기 비트 라인 센스 앰프 그룹 선택 수단에 의해 턴-온되어 증폭 데이타를 데이타 버스 라인으로 전달하는 전달 수단을 구비한다.

Description

반도체 소자의 비트 라인 센스 앰프와 데이타 버스 라인 연결 방법
본 발명은 반도체 메모리 장치에서의 셀 코아 지역의 설계상의 마진을 확보하고 메탈 공정상의 난점을 줄이기 위하여 창안된 반도체 소자의 비트 라인 센스 앰프와 데이타 버스 라인 연결장 방법에 관한 것으로, 특히 컬럼 디코더 및 그 출력라인의 거리(Pitch)를 증가시키기 위한 반도체 소자의 비트 라인 센스 앰프와 데이타 버스 라인 연결 방법에 관한 것이다.
일반적으로 폴리-실리콘(Poly-Silicon)으로 되어 있는 워드라인의 저항을 감소시키기 위하여 폴리-실리콘 워드라인 위에 메탈 라인을 배치하여 연결하므로써 워드라인의 저항을 감소시키고 있다.
그러나 메탈라인이 워드라인의 피치로 배치되므로 메탈 공정상의 마진을 확보하지 못해 메모리 소자의 수율을 상당히 감소시키게 된다.
따라서, 64메가 비트 디램에서 부터는 계층적 워드라인 구조를 필수적으로 적용하여 메탈라인의 피치를 증가시키므로써 메탈 공정상의 마진을 확보하고 있다. 마찬가지로 컬럼 디코더 및 그 출력라인의 피치도 기가비트(Gb)급 메모리에서는 감소된 피치에 의하여 메탈 공정의 어려움이 예상되고 있다.
본 발명은 기가비트급의 초고집적 메모리 소자에 적용되어 컬럼 디코더 및 그 출력라인의 피치를 증가시켜 메탈 공정의 마진을 확보할 수 있는 메모리 코아 구성에 대한 기술이다.
제1도는 종래의 비트 라인 센스 앰프와 데이타 버스 라인 연결도로서, 접힌 비트 라인 구조의 셀 블럭 일부분에 대하여 비트 라인 센스 앰프와 컬럼 디코더 출력라인의 연결을 나타내고 있다.
컬럼 디코더의 제1 출력라인이 각 셀 블럭에 대하여 4개의 비트 라인 센스 앰프를 선택하여 4개의 데이타 버스 라인에 연결시키고, 상기 컬럼 디코더의 제2 출력라인 또한 각 셀 블럭에 대하여 4개의 비트 라인 센스 앰프를 선택하여 4개의 데이타 버스 라인에 동시에 연결시키고 있어 상기 컬럼 디코더의 제1, 제2 출력라인의 피치는 비트 라인 피치의 8배가 된다.
따라서 기존에는 컬럼 디코더나 그 출력라인의 피치가 별 다른 문제가 되지 않았다.
그런데 메모리 소자의 집적도가 증가한 기가비트(Gigabit)급 메모리(4Gb나 16Gb 이상)에서는 비트 라인 피치가 상당히 감속되어 컬럼 디코더 설계와 그 출력라인의 메탈 공정에 상기와 같은 구조는 사용하기가 어렵게 되었다.
이처럼 기가비트(Gigabit)급 초고집적 메모리 소자에는 종래의 반도체 소자의 비트 라인 센스 앰프와 데이타 버스 라인 연결장치로는 비트 라인 피치가 상당히 감소되어 컬러 디코더 설계 및 그 출력라인의 메탈 공정에 많은 문제점이 발생하였다.
따라서, 본 발명은 상기한 문제점을 해결하기 위한 것으로 기가비트(Gigabit)급 메모리 소자에 있어서 컬럼 디코더 및 그 출력라인의 피치를 증가시켜 셀 코아 지역의 설계상의 마진을 확보하고 메탈 공정상의 난점을 줄이기 위한 반도체 소자의 비트 라인 센스 앰프와 데이타 버스 라인 연결 방법을 제공함에 그 목적이 있다.
상기 목적 달성을 위한 본 발명의 반도체 소자의 비트 라인 센스 앰프와 데이타 버스 라인 연결 방법은 복수개의 모스 트랜지스터 공통 게이트 단자에 접속된 컬럼 디코더 출력라인과,
제2 전달부로 입력된 증폭 데이타를 데이타 버스 라인으로 전달시키기 위한 제1 전달 수단과,
비트 라인 센스 앰프에 의해 증폭된 데이타를 제1 전달부 입력단으로 전달시키기 위한 제2 전달 수단을 포함하는 것을 특징으로 한다.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해질 것이다.
이하, 첨부도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 한다.
제1도는 종래의 비트 라인 센스 앰프와 데이타 버스 라인의 연결도.
제2도는 본 발명의 제1 실시예에 따른 비트 라인 센스 앰프와 데이타 버스 라인의 연결도.
제3도는 본 발명의 제2 실시예에 따른 비트 라인 센스 앰프와 데이타 버스 라인의 연결도.
제4도는 본 발명의 제3 실시예에 따른 비트 라인 센스 앰프와 데이타 버스 라인의 연결도.
제5도는 본 발명을 셀 어레이에 적용한 경우로 제1 비트 라인 센스 앰프 그룹 및 제2 비트 라인 센스 앰프 그룹선택 라인 연결의 제1 실시예.
제6도는 본 발명을 셀 어레이에 적용한 경우로 제1 비트 라인 센스 앰프 그룹 및 제2 비트 라인 센스 앰프 그룹 선택 라인 연결의 제2 실시예.
제7도는 본 발명에 따른 비트 라인 센스 앰프 그룹 선택 신호를 발생시키기 위한 회로도.
* 도면의 주요부분에 대한 부호의 설명
10, 20 : 제2 전달부 11, 21 : 제1 전달부
제2도는 본 발명의 제1 실시예에 따른 비트 라인 센스 앰프와 데이타 버스 라인의 연결도로서, 셀 블럭의 데이타를 증폭시켜 데이타 버스 라인으로 출력시키기 위한 제1, 제2, 제3, 그리고 제4 비트 라인 센스 앰프와, 상기 비트 라인 센스 앰프에 의해 증폭된 데이타들을 제1 전달부(11) 입력단으로 전달시키기 위한 제2 전달부(10)와, 상기 제2 전달부(10)에 의해 전달된 데이타들을 데이타 버스 라인으로 전달시키기 위한 제1 전달부(11)와, 상기 제1 전달부(11)에 의해 전달된 데이타들을 데이타 출력 버퍼로 전달시켜 주는 데이타 버스 라인들과, 컬럼 디코더에서 출력되어 상기 제1 전달부(11)의 모스 트랜지스터들을 턴-온시키는 신호를 전달하기 위한 컬럼 디코더 출력단과 상기 제1 전달부(11) 공통 게이트 단자 사이에 접속된 컬럼 디코더 출력라인과, 상기 제1 전달부(11) 모스 트랜지스터들을 턴-온시키는 신호를 발생시키기 위한 컬럼 디코더부로 구성된다.
이하, 상기 구성으로 이루어진 본 발명의 제1 실시예에 대한 동작을 보면 컬럼 디코더에 의해 발생된 하이 신호에 의해 상기 제1 전달부(11) 엔모스형 트랜지스터들이 동시에 턴-온된다.
종래의 반도체 소자의 비트 라인 센스 앰프와 데이타 버스 라인 연결 방법에서는 셀 블럭 하단의 4개의 비트 라인 센스 앰프 중에서 2개의 비트 라인 센스 앰프는 제1 출력라인에 의해 연결되고 다른 2개의 비트 라인 센스 앰프는 제2 출력라인에 의해 다시 연결되어 제1 데이타 버스 라인 또는 제2 데이타 버스 라인에 서로 다른 증폭 데이타가 동시에 전달되는 경우는 존재하지 않았다.
그러나, 제1 실시예에서는 셀 블럭 하단의 4개의 비트 라인 센스 앰프가 한 컬럼 디코더 출력라인에 연결되어 있어 컬럼 디코더의 출력신호에 의해 동시에 턴-온되므로 서로 다른 증폭 데이타가 동시에 제1 데이타 버스 라인 또는 제2 데이타 버스 라인에 전달되는 경우가 존재하게 된다.
이를 방지하기 위해 인에이블 신호와 컬럼 어드레스 신호에 의해 발생되는 제1 비트 라인 센스 앰프 그룹 선택 신호 및 제2 비트 라인 센스 앰프 그룹 선택 신호를 필요로 하고 상기 제1 비트 라인 센스 앰프 그룹 선택 신호 및 상기 제2 비트 라인 센스 앰프 그룹 선택 신호에 의해 턴-온되는 한 데이타 버스라인에 서로 다른 증폭 데이타가 전달되는 것을 방지하기 위한 여러 개의 모스 트랜지스터들이 필요하게 된다.
따라서, 제1 전달부(11)의 여러 개의 모스 트랜지스터들이 동시에 턴-온된 상태에서 제1 비트 라인 센스 앰프 그룹 선택 신호가 하이이고 제2 비트 라인 센스 앰프 그룹 선택 신호가 로우이면 제1 비트 라인 센스 앰프 그룹 선택 라인에 접속된 제31, 제32, 제33 그리고 제34 엔모스형 트랜지스터들이 턴-온되어 제1 비트 라인 센스 앰프와 제2 비트 라인 센스 앰프에 의해 증폭된 데이타들이 제1 데이타 버스 라인과 제2 데이타 버스 라인에 전달되고 제2 비트 라인 센스 앰프 그룹 선택 라인에 접속된 트랜지스터들은 턴-오프되어 데이타의 전달은 이루어지지 않는다.
상기 제1도에 도시된 종래의 장치와 본 발명의 제1 실시예를 상호 비교해 보면 다음과같은 차이점이 있다.
종래의 셀 블럭 하단의 4개의 비트 라인 센스 앰프 중에서 2개는 제1 출력라인에 연결시키고 나머지 2개는 제2 출력라인에 접속시켜 컬럼 디코더 출력라인의 피치가 감소하게 되어 상기에서 논한 바와 같은 문제점이 따르게 된다.
반면, 본 발명의 제1 실시예에서는 상기 셀 블럭 하단의 4개의 비트 라인 센스 앰프를 하나의 컬럼 디코더 출력라인으로 연결시켜 컬럼 디코더 출력라인의 피치가 증가하게 되므로 메탈 공정상의 난점이 해소된다.
제3도 및 제4도는 본 발명의 제2, 제3 실시예로써 상기한 제2도에서 변형된 것으로 상기 제3도는 비트 라인 센스 앰프 출력단에 제1 전달부(21)가 접속되고자 상기 제1 전달부(21)와 데이타 버스 라인 사이에 제2 전달부(20)가 접속되어 구성상의 차이 이외에는 상기 제2도와 동작이 동일하므로 이에 대한 설명은 약하기로 한다.
상기 제4도는 비트 라인 센스 앰프와 데이타 버스 라인 사이에 제1 전달부 모스 트랜지스터와 제2 전달부 트랜지스터의 게이트가 상호 대각선 방향으로 접속되어 구성되어 있을 뿐 동작 결과는 상기한 제2도 및 제3도과 동일하므로 이에 대한 설명 또한 약하기로 한다.
상기 제2도와 비교하여 상기 제3도 및 제4도는 전체 칩 면적에 영향이 큰 비트 라인 센스 앰프 어레이의 면적 증가를 최대한 억제하기 위하여 상기와 같은 연결 구조를 채택한 것이다.
제5도는 본 발명을 셀 어레이에 적용한 경우로 제1 비트 라인 센스 앰프 그룹 및 제2 비트 라인 센스 앰프 그룹 선택 라인 연결의 제1 실시예로서, 복수개의 셀 블럭과, 각 셀 블럭의 상·하에 존재하는 비트 라인 센스 앰프 어레이와, 상기 비트 라인 센스 앰프 어레이에 존재하는 제1 비트 라인 센스 앰프 그룹 선택 라인 및 제2 비트 라인 센스 앰프 그룹 선택 라인과, 일부분의 컬럼 어드레스 신호를 디코딩하여 생성된 수직 방향의 제1 비트 라인 센스 앰프 그룹 선택 라인 및 제2 비트 라인 센스 앰프 그룹 선택 라인과 게이트로 로오 디코더 및 제어 회로부에 의해 발생되는 블럭 선택 신호가 인가되어 수평방향의 제1, 제2 비트 라인 센스 앰프 그룹 선택 라인과 수직방향의 제1, 제2 비트 라인 센스 앰프 그룹 선택 라인을 연결시켜 주기 위한 모스 트랜지스터들로 구성된다.
일반적으로 각각의 선택된 셀 블럭마다 위, 아래의 비트 라인 센스 앰프 어레이가 동작하므로, 동작하는 비트 라인 센스 앰프 어레이의 블럭 선택 신호가 활성화되어 비트 라인 센스 앰프 그룹 선택 신호가 미리 선택된다.
제1 비트 라인 센스 앰프와 제2 비트 라인 센스 앰프 중에서 하나는 하이가 되고 다른 하나는 로우가 되어 컬럼 디코더 출력신호에 의해 선택된 비트 라인 센스 앰프 중에서 1/2의 비트 라인 센스 앰프만 데이타 버스 라인에 연결된다. Timing으로는 비트 라인 센스 앰프 그룹 선택 라인이 먼저 활성화되고난 후 컬럼 디코더의 출력신호가 활성화된다.
선택된 셀 블럭의 블럭 선택 신호가 활성화되어 일부분의 컬럼 어드레스를 디코딩하여 생성된 수직 방향의 제1 비트 라인 센스 앰프 그룹 선택 라인 및 제2 비트 라인 센스 앰프 그룹 선택 라인과 선택된 비트 라인 센스 앰프 어레이 위를 지나는 수평방향의 제1 비트 라인 센스 앰프 그룹 선택 라인과 제2 비트 라인 센스 앰프 그룹 선택 라인을 연결한다. 즉, 동작하는 비트 라인 센스 앰프 어레이의 제1 비트 라인 센스 앰프 그룹 선택 라인 및 제2 비트 라인 센스 앰프 그룹 선택 라인만 전달 트랜지스터를 통해 수직방향의 제1 비트 라인 센스 앰프 그룹 선택 라인 및 제2 비트 라인 센스 앰프 그룹 선택 라인과 연결된다. 만약, 선택되지 않은 셀 블럭에 해당하는 블럭 선택 신호에 의해 수평방향의 제1 비트 라인 센스 앰프 그룹 선택 라인 및 제2 비트 라인 센스 앰프 그룹 선택 라인이 수직방향의 제1 비트 라인 센스 앰프 그룹 선택 라인 및 제2 비트 라인 센스 앰프 그룹 선택 라인과 분리되지 않으면 수직 방향의 제1 비트 라인 센스 앰프 그룹 선택 라인 및 제2 비트 라인 센스 앰프 그룹 선택 라인의 부하가 지나치게 증가되어 전력소모가 증가한다.
제6도는 본 발명을 셀 어레이에 적용한 경우로 제1 비트 라인 센스 앰프 그룹 및 제2 비트 라인 센스 앰프 그룹 선택 라인 연결의 제2 실시예로서, 셀 어레이를 컬럼 방향으로 나누는 경우 각각의 나누어진 블럭에 대해 본 발명의 제1 비트 라인 센스 앰프 그룹 선택 라인 및 제2 비트 라인 센스 앰프 그룹 선택 라인 배치를 적용한다.
그러나 이 경우에도 각 셀 블럭에 해당하는 블럭 선택 신호는 각각의 트랜지스터 스위치에 공유되어 사용된다.
제6도의 경우 블럭 선택 신호는 제91, 제92, 제93, 제94, 제95, 제96, 제97, 제98 엔모스형 트랜지스터에 공유되며 나머지 셀 블럭의 블럭 선택 신호에 대해서도 마찬가지이다.
제7도는 본 발명에 따른 비트 라인 센스 앰프 그룹 선택 신호를 발생시키기 위한 회로도로서, 컬럼 어드레스 신호를 반전시켜 제1 낸드 게이트(ND1) 일측 입력단으로 출력하는 제1 인버터(IV1)와, 상기 제1 인버터(IV1) 출력신호와 인에이블 신호를 논리 연산하여 제2 인버터(IV2) 입력단으로 출력하는 제1 낸드 게이트(ND1)와, 제1 낸드 게이트(ND1)의 출력신호를 반전시켜 제1 비트 라인 센스 앰프 그룹 선택 신호를 출력시키기 위한 제2 인버터(IV2)와, 상기 인에이블 신호와 컬럼 어드레스 신호를 논리 연산하여 제3 인버터(IV3) 입력단으로 출력시키기 위한 제2 낸드 게이트(ND2)와, 상기 제2 낸드 게이트(ND2) 출력신호를 반전시켜 제2 비트 라인 센스 앰프 그룹 선택 신호를 출력시키기 위한 제3 인버터(IV3)로 구성된다.
상기 제7도의 경우에는 한 개의 컬럼 어드레스 신호를 디코딩하여 제1 비트 라인 센스 앰프 그룹 선택 신호 및 제2 비트 라인 센스 앰프 그룹 선택 신호를 생성하며 셀 어레이를 선택하여 리드 또는 라이트 동작을 하는 경우에만 인에이블 신호가 활성화되어 디코딩을 수행한다.
따라서, 셀 어레이가 대기 상태에 있는 경우에는 인에이블 신호가 로우가 되어 제1 비트 라인 센스 앰프 그룹 선택 신호 및 제2 비트 라인 센스 앰프 그룹 선택 신호가 모두 로우가 된다. 버스트 리드 또는 버스트 라이트 동작을 수행할 때 컬럼 어드레스의 하위 비트가 연속적으로 변하므로 비트 라인 센스 앰프 그룹 선택 신호는 컬럼 어드레스의 상위 비트를 사용한다.
이상에서 설명한 바와 같이, 본 발명의 반도체 소자의 비트 라인 센스 앰프와 데이타 버스 라인 연결 방법을 반도체 메모리 장치에 구현하게 되면 셀코아 지역의 설계 마진이 확보되고 메탈 공정상의 난점이 해결되는 효과가 있다.
본 발명의 바람직한 실시예들은 예시의 목적을 위한 것으로 당업자라면 첨부된 특허청구의 범위에 개시된 본 발명의 사상과 범위를 통해 각종 수정, 변경, 대체 및 부가가 가능할 것이다.

Claims (14)

  1. 다수의 셀로 구성된 메모리 셀 어레이와, 각각의 셀 블럭 사이에 다수의 비트 라인 센스 앰프로 구성되는 비트 라인 센스 앰프 어레이와, A개의 컬럼 어드레스를 디코딩하여 2A개의 출력을 생성하는 컬럼 디코더를 포함하는 반도체 소자의 비트 라인 센스 앰프와 데이타 버스 라인 연결장치에 있어서, 상기 컬럼 디코더의 한 출력이 비트 라인 센스 앰프 어레이마다 2M개의 비트 라인 센스 앰프를 선택할 때 B개의 컬럼 어드레스를 디코딩한 출력으로 상기 각 컬럼 디코더의 출력이 선택한 2M개의 비트 라인 센스 앰프를 2B개의 그룹으로 나누어 2M-B개의 비트 라인 센스 앰프를 선택적으로 데이타 버스 라인에 연결하는 것을 특징으로 하는 반도체 소자의 비트 라인 센스 앰프와 데이타 버스 라인 연결 방법.
  2. 상기 청구항 1에 있어서, 비트 라인 센스 앰프 그룹 선택 신호를 생성하는 B개의 컬럼 어드레스는 버스트 리드 또는 버스트 라이트 동작을 수행할 때 컬럼 어드레스의 하위 비트가 연속적으로 변하므로 상위 비트를 사용하는 것을 특징으로 하는 반도체 소자의 비트 라인 센스 앰프와 데이타 버스 라인 연결 방법.
  3. 반도체 소자의 비트 라인 센스 앰프와 데이타 버스 라인 연결 장치는 복수개의 비트 라인 센스 앰프와 컬럼 디코더의 출력신호에 의해 제어되는 제1 전달부 사이에 접속되며 비트 라인 센스 앰프 그룹 선택 신호에 의해 제어되어 증폭된 데이타를 데이타 버스 라인으로 전달하는 제2 전달부를 포함하는 것을 특징으로 하는 반도체 소자의 비트 라인 센스 앰프와 데이타 버스 라인 연결 장치.
  4. 상기 청구항 3에 있어서, 제2 전달 수단은 상기 1개의 컬럼 어드레스 신호에 의해 생성된 제1 비트 라인 센스 앰프 그룹 선택 라인과 제2 비트 라인 센스 앰프 그룹 선택 라인이 있어 복수개/2의 비트 라인 센스 앰프는 상기 제1 비트 라인 센스 앰프 그룹 선택 라인에 공통 게이트가 접속된 모스 트랜지스터를 통해 데이타 버스 라인으로 전달되고, 나머지 복수개/2의 비트 라인 센스 앰프는 상기 제2 비트 라인 센스 앰프 그룹 선택 라인에 공통 게이트가 접속된 모스 트랜지스터를 통해 데이타 버스 라인으로 전달되는 것을 특징으로 하는 반도체 소자의 비트 라인 센스 앰프와 데이타 버스 라인 연결 장치.
  5. 상기 청구항 4에 있어서, 모스 트랜지스터는 엔모스형 트랜지스터를 포함하는 것을 특징으로 하는 반도체 소자의 비트 라인 센스 앰프와 데이타 버스 라인 연결 장치.
  6. 반도체 소자의 비트 라인 센스 앰프와 데이타 버스 라인 연결 장치는 컬럼 디코더의 출력신호에 의해 제어되는 제1 전달부와 데이타 버스 라인 사이에 접속되며 비트 라인 센스 앰프 그룹 선택 신호에 의해 제어되어 증폭된 데이타를 데이타 버스 라인으로 전달하는 제2 전달 수단을 포함하는 것을 특징으로 하는 반도체 소자의 비트 라인 센스 앰프와 데이타 버스 라인 연결 장치.
  7. 상기 청구항 6에 있어서, 제2 전달 수단은 상기 1개의 컬럼 어드레스 신호에 의해 생성된 제1 비트 라인 센스 앰프 그룹 선택 라인과 제2 비트 라인 센스 앰프 그룹 선택 라인이 있어 복수개/2의 비트 라인 센스 앰프는 상기 제1 비트 라인 센스 앰프 그룹 선택 라인에 공통 게이트가 접속된 모스 트랜지스터를 통해 데이타 버스 라인으로 전달되고, 나머지 복수개/2의 비트 라인 센스 앰프는 상기 제2 비트 라인 센스 앰프 그룹 선택 라인에 공통 게이트가 접속된 모스 트랜지스터를 통해 데이타 버스 라인으로 전달되는 것을 특징으로 하는 반도체 소자의 비트 라인 센스 앰프와 데이타 버스 라인 연결 장치.
  8. 상기 청구항 7에 있어서, 모스 트랜지스터는 엔모스형 트랜지스터를 포함하는 것을 특징으로 하는 반도체 소자의 비트 라인 센스 앰프와 데이타 버스 라인 연결 장치.
  9. 반도체 소자의 비트 라인 센스 앰프와 데이타 버스 라인 연결 장치는 복수개의 비트 라인 센스 앰프와 데이타 버스 라인 사이에 제1 전달부의 모스 트랜지스터들이 대각선 방향으로 게이트가 접속되어 컬럼 디코더의 출력라인에 접속되고, 제2 전달부의 모스 트랜지스터들이 대각선 방향으로 게이트가 접속되어 복수개/2의 비트 라인 센스 앰프는 상기 제1 비트 라인 센스 앰프 그룹 선택 신호에 의해 데이타 버스 라인과 접속되고, 나머지 복수개/2의 비트 라인 센스 앰프는 상기 제2 비트 라인 센스 앰프 그룹 선택 신호에 의해 데이타 버스 라인과 접속되는 것을 특징으로 하는 반도체 소자의 비트 라인 센스 앰프와 데이타 버스 라인 연결 방법.
  10. 상기 청구항 9에 있어서, 모스 트랜지스터는 엔모스형 트랜지스터를 포함하는 것을 특징으로 하는 반도체 소자의 비트 라인 센스 앰프와 데이타 버스 라인 연결 방법.
  11. 다수의 셀로 구성된 메모리 소자의 셀 어레이와, 각각의 셀 블럭 사이에 다수의 비트 라인 센스 앰프로 구성되는 비트 라인 센스 앰프 어레이와, A개의 컬럼 어드레스를 디코딩하여 2A개의 출력을 생성하는 컬럼 디코더를 포함하는 반도체 메모리 장치의 반도체 소자의 비트 라인 센스 앰프와 데이타 버스 라인 연결장치에 있어서, 상기 컬럼 디코더의 한 출력이 비트 라인 센스 앰프 어레이마다 2M개의 비트 라인 센스 앰프를 선택할 때 각각 선택되는 2M개의 비트 라인 센스 앰프를 2B개의 그룹으로 나누는 수평방향의 2B개의 비트 라인 센스 앰프 그룹 선택 라인을 블럭 선택 신호에 의해 B개의 컬럼 어드레스 신호를 디코딩하여 발생된 수직방향의 2B개의 비트 라인 센스 앰프 그룹 선택 라인에 연결하는 것을 특징으로 하는 반도체 소자의 비트 라인 센스 앰프와 데이타 버스 라인 연결 방법.
  12. 상기 청구항 11에 있어서, 수평방향의 비트 라인 센스 앰프 그룹 선택 라인과 수직방향의 비트 라인 센스 앰프 그룹 선택 라인을 연결하는 수단이 모스 트랜지스터를 포함하는 것을 특징으로 하는 반도체 소자의 비트 라인 센스 앰프와 데이타 버스 라인 연결 방법.
  13. 상기 청구항 11에 있어서, 셀 어레이가 N개로 나누어져 있어 각각 나누어진 셀 어레이에 대하여 각 비트 라인 센스 앰프 어레이마다 있는 2B개의 수평방향의 비트 라인 센스 앰프 그룹 선택 라인을 블럭 선택 신호에 의해 B개의 컬럼 어드레스가 디코딩되어 출력된 2B개의 수직방향이 비트 라인 센스 앰프 그룹 선택 라인에 연결하는 것을 특징으로 하는 반도체 소자의 비트 라인 센스 앰프와 데이타 버스 라인 연결 방법.
  14. 상기 청구항 13에 있어서, 수평방향의 비트 라인 센스 앰프 그룹 선택 라인과 수직방향의 비트 라인 센스 앰프 그룹 선택 라인을 연결하는 수단이 모스 트랜지스터를 포함하는 것을 특징으로 하는 반도체 소자의 비트 라인 센스 앰프와 데이타 버스 라인 연결 방법.
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