JPH10149684A - 半導体素子のビットラインセンスアンプとデータバスライン連結方法及び装置 - Google Patents

半導体素子のビットラインセンスアンプとデータバスライン連結方法及び装置

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JPH10149684A
JPH10149684A JP9327240A JP32724097A JPH10149684A JP H10149684 A JPH10149684 A JP H10149684A JP 9327240 A JP9327240 A JP 9327240A JP 32724097 A JP32724097 A JP 32724097A JP H10149684 A JPH10149684 A JP H10149684A
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sense amplifier
line sense
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Abstract

(57)【要約】 【課題】 半導体メモリ装置のビットラインセンスアン
プとデータバスラインの連結に関し、ギガビット（Giga
bit）級超高集積メモリ素子でカラムデコーダ及びその
出力ラインのピッチを増加させ、セルコア地域の設計マ
ージンを確保してメタル工程上の問題点を減少させるた
めの半導体素子のビットラインセンスアンプとデータバ
スライン連結方法及び装置を提供する。 【解決手段】 イネーブル信号及びカラムアドレス信号
により生成されるビットラインセンスアンプグループ選
択手段と、前記ビットラインセンスアンプグループ選択
手段によりターンオンされ、増幅データをデータバスラ
インに伝える伝達手段を備える。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体メモリ装置
でのセルコア地域の設計上のマージンを確保し、メタル
工程上の難点を低減するため考案された半導体素子のビ
ットラインセンスアンプとデータバスライン連結に関
し、特に、カラムデコーダ及びその出力ラインの距離
（Pitch ）を増加させるための半導体素子のビットライ
ンセンスアンプとデータバスライン連結方法及び装置に
関する。
【０００２】さらに、本発明はギガビット級の超高集積
メモリ素子に適用されカラムデコーダ及びその出力ライ
ンのピッチを増加させ、メタル工程のマージンを確保で
きる半導体素子のビットラインセンスアンプとデータバ
スライン連結方法及び装置に関する。
【０００３】
【従来の技術】一般に、メタル工程技術はポリシリコン
（Poly Silicon）でなっているワードラインの抵抗を減
少させるためポリシリコンワードライン上にメタルライ
ンを配置し連結することにより、ワードラインの抵抗を
減少させている。
【０００４】しかし、このメタルラインはワードライン
のピッチが配置されるためメタル工程上のマージンを確
保できずメモリ素子の収率を相当減少させることにな
る。同様に、カラムデコーダ及びその出力ラインのピッ
チもギガビット（Gb）級メモリでは減少したピッチによ
りメタル工程の困難が予想されている。
【０００５】従って、メタル工程上のマージンを確保す
るため６４メガビットディラムからは段層的ワードライ
ン構造を必然的に適用してメタルラインのピッチを増加
させている。
【０００６】
【発明が解決しようとする課題】図１は、従来のビット
ラインセンスアンプとデータバスラインの連結図で、セ
ルアレイが折畳した（Folded）ビットライン構造となっ
ているセルブロックの一部分に対し、ビットラインセン
スアンプとカラムデコーダ出力ラインの連結を表してい
る。
【０００７】カラムデコーダの第１出力ラインが、各セ
ルブロックに対し４個のビットラインセンスアンプを選
択して４個のデータバスラインに連結させ、前記カラム
デコーダの第２出力ライン又は各セルブロックに対し４
個のビットラインセンスアンプを選択して４個のデータ
バスラインに同時に連結させているので、前記カラムデ
コーダの第１、第２出力ラインのピッチはビットライン
ピッチの８倍となる。
【０００８】従って、今まではカラムデコーダやその出
力ラインのピッチが何等問題にならなかった。
【０００９】ところが、メモリ素子の集積度が増加した
ギガビット（Giga bit）級メモリ（4Gb や16Gb以上）で
は、ビットラインピッチが相当減少しカラムデコーダ設
計とその出力ラインのメタル工程に前記のような構造は
使用が困難となった。
【００１０】このように、ギガビット級超高集積メモリ
素子では従来の半導体素子のビットラインセンスアンプ
とデータバスライン連結方法としては、ビットラインピ
ッチが相当減少しカラムデコーダ設計及びその出力ライ
ンのメタル工程に多数の問題点が発生した。
【００１１】従って、本発明は前記した問題点を解決す
るためのもので、ギガビット級メモリ素子においてカラ
ムデコーダ及びその出力ラインのピッチを増加させセル
コア地域の設計上のマージンを確保し、メタル工程上の
問題点を減少させるための半導体素子のビットラインセ
ンスアンプと、データバスライン連結方法及び装置を提
供することにその目的がある。
【００１２】
【課題を解決するための手段】前記目的の達成のための
本発明によれば、半導体素子のビットラインセンスアン
プとデータバスライン連結装置は、複数個のモストラン
ジスタ共通ゲート端子に接続したカラムデコーダ出力ラ
インと、第２伝達部に入力された増幅データをデータバ
スラインに伝えるための第１伝達手段と、ビットライン
センスアンプにより増幅したデータを第１伝達部入力端
に伝えるための第２伝達手段を含み、前記カラムデコー
ダの少なくとも一つの出力がビットラインセンスアンプ
アレイごとに２M 個のビットラインセンスアンプを選択
する時、Ｂ個のカラムアドレスをデコーディングした出
力をもって前記各カラムデコーダの出力が選択した２M
個のビットラインセンスアンプを２B 個のグループに分
け、２M-B 個のビットラインセンスアンプを選択的にデ
ータバスラインに連結する。
【００１３】さらに、半導体メモリ装置の半導体素子の
ビットラインセンスアンプとデータバスライン連結方法
は、前記カラムデコーダの少なくとも一つの出力がビッ
トラインセンスアンプアレイごとに２M 個のビットライ
ンセンスアンプを選択する時、それぞれ選択される２M
個のビットラインセンスアンプを２B 個のグループに分
ける水平方向の２B 個のビットラインセンスアンプグル
ープ選択ラインを、ブロック選択信号によりＢ個のカラ
ムアドレス信号をデコーディングして発生した垂直方向
の２B 個のビットラインセンスアンプグループ選択ライ
ンに連結する。
【００１４】前述した目的及びその他の目的と本発明の
特徴、及び利点は添付図面と係る次の詳細な説明に介し
より明らかになるだろう。
【００１５】
【発明の実施の形態】以下、添付図面を参照して本発明
の実施形態等を詳細に説明することにする。
【００１６】図２は、本発明の第１実施形態に係るビッ
トラインセンスアンプとデータバスラインの連結図で、
セルブロックのデータを増幅させデータバスラインに出
力させるための第１、第２、第３、又は第４ビットライ
ンセンスアンプと、前記ビットラインセンスアンプによ
り増幅されたデータ等を第１伝達部（１１）入力端に伝
えるための第２伝達部（１０）と、前記第２伝達部（１
０）により伝えられたデータ等を、データバスラインに
伝えるための第１伝達部（１１）と、前記第１伝達部
（１１）により伝えられたデータ等を、データ出力バッ
ファに伝える最小限一つのデータバスラインと、カラム
デコーダから出力し前記第１伝達部（１１）のモストラ
ンジスタ等をターンオンさせる信号を伝えるためのカラ
ムデコーダ出力端と、前記第１伝達部（１１）の共通ゲ
ート端子の間に接続したカラムデコーダ出力ラインと、
前記第１伝達部（１１）のモストランジスタ等をターン
オンさせる信号を発生させるたのカラムデコーダ部で構
成される。
【００１７】前記構成でなる本発明の第１実施形態に対
するビットラインセンスアンプと、データバスライン連
結方法の動作を考察して見れば、以下に記述される通
り、カラムデコーダにより発生したハイ信号により前記
第１伝達部（１１）Ｎモス型トランジスタ等が同時にタ
ーンオンされる。
【００１８】再言すれば以下の通りである。従来の半導
体素子のビットラインセンスアンプと、データバスライ
ン連結方法においては、セルブロック下端の４個のビッ
トラインセンスアンプ中で２個のビットラインセンスア
ンプは第１出力ラインにより連結され、他の２個のビッ
トラインセンスアンプは第２出力ラインにより連結され
るため、第１データバスライン又は第２データバスライ
ンに互いに異なる増幅データが同時に伝えられる場合は
存在しなかった。
【００１９】しかし、第１実施形態ではセルブロック下
端の４個のビットラインセンスアンプが少なくとも一つ
のカラムデコーダ出力ラインに連結されており、カラム
デコーダの出力信号により同時にターンオンされるた
め、互いに異なる増幅データが同時に第１データバスラ
イン、又は第２データバスラインに伝えられる場合が存
在することになる。
【００２０】これを防止するためイネーブル信号とカラ
ムアドレス信号により発生する第１ビットラインセンス
アンプグループ選択信号、及び第２ビットラインセンス
アンプグループ選択信号を必要とし、前記第１及び第２
ビットラインセンスアンプグループ選択信号によりター
ンオンされる少なくとも一つのデータバスラインに、互
いに異なる増幅データが伝えられるのを防止するための
多数個のモストランジスタ等が必要となる。
【００２１】従って、第１伝達部（１１）の多数個のモ
ストランジスタ等が同時にターンオンされた状態で、第
１ビットラインセンスアンプグループ信号がハイであ
り、第２ビットラインセンスアンプグループ選択信号が
ローであれば、第１ビットラインセンスアンプグループ
選択ラインに接続した第３１、３２、３３、さらに第３
４のＮモス型トランジスタ等がターンオンされ、第１ビ
ットラインセンスアンプと第２ビットラインセンスアン
プにより増幅したデータ等が第１データバスラインと第
２データバスラインに伝えられ、第２ビットラインセン
スアンプグループ選択ラインに接続したトランジスタ等
はターンオフされデータの伝達はなされない。
【００２２】前記図１に示す従来の装置と、本発明の第
１実施形態を相互比較して見れば次のような相違点があ
る。
【００２３】従来はセルブロック下端の４個のビットラ
インセンスアンプ中で２個は第１出力ラインに連結させ
て、残りの２個は第２出力ラインに接続させカラムデコ
ーダ出力ラインのピッチが減少することになり、前記で
のような問題点が伴うことになる。
【００２４】逆に、本発明の第１実施形態では前記セル
ブロック下端の４個のビットラインセンスアンプを一つ
のカラムデコーダ出力ラインに連結させ、カラムデコー
ダ出力ラインのピッチが増加することになるのでメタル
工程上の難問題点が解消される。
【００２５】図３及び図４は、本発明の第２、第３実施
形態であり、前記の図２で変形されたもので前記図３
は、ビットラインセンスアンプ出力端に第１伝達部（２
１）が接続し、前記第１伝達部（２１）とデータバスラ
インの間に第２伝達部（２０）が接続し、図２との構成
上の差以外には前記図２とその動作が同じなのでこれに
対する説明は省略することにする。
【００２６】前記図４は、ビットラインセンスアンプと
データバスラインの間に第１伝達部モストランジスタ
と、第２伝達部モストランジスタのゲートが相互対角線
方向に接続して構成されているだけで、動作結果は前記
の図２及び図３と同じなのでこれに対した説明もまた省
略することにする。
【００２７】前記図２と比べ前記図３及び図４は、全チ
ップ面積に影響が大きいビットラインセンスアンプアレ
イの面積増加を最大限抑制するため前記のような連結構
造を採用したものである。
【００２８】図５は、本発明をセルアレイに適用した場
合で、第１ビットラインセンスアンプグループ及び第２
ビットラインセンスアンプグループ選択ライン連結の第
４実施形態を示すブロック図である。図５で、グループ
選択ラインの連結は複数個のセルブロックと、各セルブ
ロックの上・下に存在するビットラインセンスアンプア
レイと、前記ビットラインセンスアンプアレイに存在す
る第１ビットラインセンスアンプグループ選択ライン、
及び第２ビットラインセンスアンプグループ選択ライン
と、一部分のカラムアドレス信号をデコーディングして
生成された垂直方向の第１ビットラインセンスアンプグ
ループ選択ライン、及び第２ビットラインセンスアンプ
グループ選択ラインと、ゲートにローデコーダ及び制御
回路により発生するブロック選択信号が印加され、水平
方向の第１、第２ビットラインセンスアンプグループ選
択ラインと、垂直方向の第１、第２ビットラインセンス
アンプグループ選択ラインを連結させるためのモストラ
ンジスタで構成される。
【００２９】一般に、それぞれの選択されたブロックご
とに上・下のビットラインセンスアンプアレイが動作す
るため、動作するビットラインセンスアンプアレイのブ
ロック選択信号が活性化し、ビットラインセンスアンプ
グループ選択信号が予め選択される。
【００３０】第１ビットラインセンスアンプと第２ビッ
トラインセンスアンプ中で一つはハイとなり、他の一つ
はローとなりカラムデコーダ出力信号により選択された
ビットラインセンスアンプ中で１／２のビットラインセ
ンスアンプのみデータバスラインに連結される。Timing
ではビットラインセンスアンプグループ選択ラインが先
ず活性化した後、カラムデコーダの出力信号が活性化す
る。
【００３１】次に、選択されたセルブロックのブロック
選択信号が活性化し、一部分のカラムアドレスをデコー
ディングして生成された垂直方向の第１ビットラインセ
ンスアンプグループ選択ライン、及び第２ビットライン
センスアンプグループ選択ラインと、選択されたビット
ラインセンスアンプアレイ上を通過する水平方向の第１
ビットラインセンスアンプグループ選択ラインと、第２
ビットラインセンスアンプグループ選択ラインを連結す
る。
【００３２】即ち、動作するビットラインセンスアンプ
アレイの第１ビットラインセンスアンプグループ選択ラ
イン、及び第２ビットラインセンスアンプグループで選
択ラインのみ、伝達トランジスタを介し垂直方向の第１
ビットラインセンスアンプグループ選択ライン、及び第
２ビットラインセンスアンプグループ選択ラインと連結
される。
【００３３】若し、選択されないセルブロックに該当す
るブロック選択信号により水平方向の第１ビットライン
センスアンプグループ選択ライン、及び第２ビットライ
ンセンスアンプグループ選択ラインが垂直方向の第１ビ
ットラインセンスアンプグループ選択ライン及び第２ビ
ットラインセンスアンプグループ選択ラインと分離され
なければ、垂直方向の第１ビットラインセンスアンプグ
ループ選択ライン、及び第２ビットラインセンスアンプ
グループ選択ラインの負荷が異常に増加し電力消耗が増
加する。
【００３４】図６は、本発明をセルアレイに適用した場
合で第１ビットラインセンスアンプグループ、及び第２
ビットラインセンスアンプグループ選択ライン連結の第
５実施形態を示すブロック図である。図６では、セルア
レイをカラム方向に分割する場合、それぞれの分割され
たブロックに対し本発明の第１及び第２ビットラインセ
ンスアンプグループ選択ライン配置を適用する。
【００３５】しかし、この場合にも各セルブロックに該
当するブロック選択信号は、それぞれのトランジスタス
イッチに共通的に用いられる。
【００３６】図６の場合、ブロック選択信号は第９１、
第９２、第９３、第９４、第９５、第９６、第９７、第
９８Ｎモス型トランジスタに共有され、残りのセルブロ
ックのブロック選択信号に対しても同様である。
【００３７】図７は、本発明に係るビットラインセンス
アンプグループ選択信号を発生させるための回路図で、
カラムアドレス信号を反転させ第１ナンドゲート（ND1
）一側の入力端に出力する第１インバータ（IV1 ）
と、前記第１インバータ（IV1 ）出力信号とイネーブル
信号を論理演算して第２インバータ（IV2 ）入力端に出
力する第１ナンドゲート（ND1 ）と、第１ナンドゲート
（ND1 ）の出力信号を反転させ第１ビットラインセンス
アンプグループ選択信号を出力させるための第２インバ
ータ（IV2 ）と、前記イネーブル信号とカラムアドレス
信号を論理演算し、第３インバータ（IV3 ）入力端に出
力させるための第２ナンドゲート（ND2 ）と、前記第２
ナンドゲート（ND2 ）出力信号を反転させ第２ビットラ
インセンスアンプグループ選択信号を出力させるための
第３インバータ（IV3 ）で構成される。
【００３８】前記図７の場合には、少なくとも一つのカ
ラムアドレス信号をデコーディングし第１ビットライン
センスアンプグループ選択信号、及び第２ビットライン
センスアンプグループ選択信号を生成し、セルアレイを
選択してリード又はライト動作を行う場合にのみイネー
ブル信号が活性化されデコーディングを行う。
【００３９】従って、セルアレイが待機状態にある場合
にはイネーブル信号がローとなり第１ビットラインセン
スアンプグループ選択信号及び第２ビットラインセンス
アンプグループ選択信号が全てローとなる。バーストリ
ード又はバーストライト動作を行う時、カラムアドレス
の下位ビットが連続的に変化するためビットラインセン
スアンプグループ選択信号はカラムアドレスの上位ビッ
トを用いる。
【００４０】本発明の好ましい実施形態等は、例示の目
的のためのものであり、当業者であれば添付の特許請求
の範囲に開示された本発明の思想と範囲を介し各種の修
正、変更、代替及び付加が可能なはずである。
【００４１】
【発明の効果】以上で説明したように、本発明の半導体
素子のビットラインセンスアンプとデータバスライン連
結方法を半導体メモリ装置に具現することになれば、カ
ラムデコーダのレイアウトピッチを増加させセルコア地
域の設計マージンが確保され、カラムデコーダの出力ラ
インのピッチを増加させメタル工程上の問題点が解決さ
れる効果がある。
【図面の簡単な説明】
【図１】従来のビットラインセンスアンプとデータバス
ラインの連結図である。
【図２】本発明の第１実施形態に係るビットラインセン
スアンプとデータバスラインの連結図である。
【図３】本発明の第２実施形態に係るビットラインセン
スアンプとデータバスラインの連結図である。
【図４】本発明の第３実施形態に係るビットラインセン
スアンプとデータバスラインの連結図である。
【図５】本発明をセルアレイに適用した場合で、第１ビ
ットラインセンスアンプグループ、及び第２ビットライ
ンセンスアンプグループ選択ライン連結の第４実施形態
を示すブロック図である。
【図６】本発明をセルアレイに適用した場合で、第１ビ
ットラインセンスアンプグループ、及び第２ビットライ
ンセンスアンプグループ選択ライン連結の第５実施形態
を示すブロック図である。
【図７】本発明に係るビットラインセンスアンプグルー
プ選択信号を発生させるための回路図である。
【符号の説明】
１０、２０ 第２伝達部 １１、２１ 第１伝達部

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】 多数のセルでなるメモリセルアレイと、
    それぞれのセルブロックの間に多数のビットラインセン
    スアンプでなるビットラインセンスアンプアレイと、Ａ
    個のカラムアドレスをデコーディングして２A 個の出力
    を生成するカラムデコーダを含む半導体素子のビットラ
    インセンスアンプと、データバスライン連結装置におい
    て、 複数個のモストランジスタ共通ゲート端子に接続したカ
    ラムデコーダ出力ラインと、第２伝達部に入力された増
    幅データをデータバスラインに伝えるための第１伝達手
    段と、ビットラインセンスアンプにより増幅したデータ
    を第１電圧部入力端に伝えるための第２伝達手段を含
    み、 前記カラムデコーダの少なくとも一つの出力がビットラ
    インセンスアンプごとに２M 個のビットラインセンスア
    ンプを選択する時、Ｂ個のカラムアドレスをデコーディ
    ングした出力をもって前記各カラムデコーダの出力が選
    択した２M 個のビットラインセンスアンプを２B 個のグ
    ループに分け、２M-B 個のビットラインセンスアンプを
    選択的にデータバスラインに連結することを特徴とす
    る、半導体素子のビットラインセンスアンプとデータバ
    スライン連結装置。
  2. 【請求項２】 ビットラインセンスアンプグループ選択
    信号を生成するＢ個のカラムアドレスは、バーストリー
    ド又はバーストライト動作を行う時、カラムアドレスの
    下位ビットが連続的に変化するため上位ビットを用いる
    ことを特徴とする、請求項１記載の半導体素子のビット
    ラインセンスアンプとデータバスライン連結装置。
  3. 【請求項３】 半導体素子のビットラインセンスアンプ
    とデータバスライン連結装置において、 複数個のモストランジスタ共通ゲート端子に連結したカ
    ラムデコーダ出力ラインと、 複数個のビットラインセンスアンプとカラムデコーダの
    出力信号により制御される第１伝達部と、 ビットラインセンスアンプグループ選択信号により制御
    され増幅したデータを、データバスラインに伝える第２
    伝達部を含むことを特徴とする、半導体素子のビットラ
    インセンスアンプとデータバスライン連結装置。
  4. 【請求項４】 前記第２伝達部は、前記一つのカラムア
    ドレス信号により生成した第１ビットラインセンスアン
    プグループ選択ラインと第２ビットラインセンスアンプ
    グループ選択ラインがあるので、複数個／２のビットラ
    インセンスアンプは前記第１ビットラインセンスアンプ
    グループ選択ラインに共通ゲートが接続したモストラン
    ジスタを介してデータバスラインに伝えられ、 残りの複数個／２のビットラインセンスアンプは、前記
    第２ビットラインセンスアンプグループ選択ラインに共
    通ゲートが接続したモストランジスタを介しデータバス
    ラインに伝えられることを特徴とする、請求項３記載の
    半導体素子のビットラインセンスアンプとデータバスラ
    イン連結装置。
  5. 【請求項５】 モストランジスタは、Ｎモス型トランジ
    スタを含むことを特徴とする請求項４記載の半導体素子
    のビットラインセンスアンプとデータバスライン連結装
    置。
  6. 【請求項６】 多数のセルでなるメモリセルアレイと、
    それぞれのセルブロックの間に多数のビットラインセン
    スアンプでなるビットラインセンスアンプアレイと、Ａ
    個のカラムアドレスをデコーディングして２A 個の出力
    を生成するカラムデコーダを含む半導体素子のビットラ
    インセンスアンプと、データバスライン連結装置におい
    て、 複数個のビットラインセンスアンプとデータバスライン
    の間に、モストランジスタ等が対角線方向にゲートが接
    続しカラムデコーダ出力ラインに接続される第１伝達部
    と、 モストランジスタ等が対角線方向にゲートが接続し、複
    数個／２のビットラインセンスアンプは第１ビットライ
    ンセンスアンプグループ選択信号によりデータバスライ
    ンと接続し、残りの複数個／２のビットラインセンスア
    ンプは第２ビットラインセンスアンプグループ選択信号
    によりデータバスラインと接続される第２伝達部を含む
    ことを特徴とする、半導体素子のビットラインセンスア
    ンプとデータバスライン連結装置。
  7. 【請求項７】 モストランジスタは、Ｎモス型トランジ
    スタを含むことを特徴とする請求項６記載の半導体素子
    のビットラインセンスアンプとデータバスライン連結装
    置。
  8. 【請求項８】 多数のセルでなるメモリセルアレイと、
    それぞれのセルブロックの間に多数のビットラインセン
    スアンプでなるビットラインセンスアンプアレイと、Ａ
    個のカラムアドレスをデコーディングして２A 個の出力
    を生成するカラムデコーダを含む半導体素子のビットラ
    インセンスアンプとデータバスライン連結方法におい
    て、 前記カラムデコーダの少なくとも一つの出力が、ビット
    ラインセンスアンプアレイごとに２M 個のビットライン
    センスアンプを選択する時、それぞれ選択される２M 個
    のビットラインセンスアンプを２B 個のグループに分け
    る水平方向の２B 個のビットラインセンスアンプグルー
    プ選択ラインを、ブロック選択信号によりＢ個のカラム
    アドレス信号をデコーディングし発生した垂直方向の２
    B 個のビットラインセンスアンプグループ選択ラインに
    連結することを特徴とする、半導体素子のビットライン
    センスアンプとデータバスライン連結方法。
  9. 【請求項９】 水平方向及び垂直方向のビットラインセ
    ンスアンプグループ選択ラインを連結するモストランジ
    スタを含むことを特徴とする、請求項８記載の半導体素
    子のビットラインセンスアンプとデータバスライン連結
    方法。
  10. 【請求項１０】 それぞれ分割されたセルアレイに対
    し、 各ビットラインセンスアンプごとにある２B 個の水平方
    向のビットラインセンスアンプグループ選択ラインを、
    ブロック選択信号によりＢ個のカラムアドレスがデコー
    ディングし出力された２B 個の垂直方向のビットライン
    センスアンプグループ選択ラインに連結することを特徴
    とする、請求項８記載の半導体素子のビットラインセン
    スアンプとデータバスライン連結方法。
  11. 【請求項１１】 水平方向のビットラインセンスアンプ
    グループ選択ラインと、垂直方向のビットラインセンス
    アンプグループ選択ラインを連結する手段がモストラン
    ジスタを含むことを特徴とする、請求項１０記載の半導
    体素子のビットラインセンスアンプとデータバスライン
    連結方法。
JP9327240A 1996-11-13 1997-11-13 半導体素子のビットラインセンスアンプとデータバスライン連結方法及び装置 Pending JPH10149684A (ja)

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