JPH0696582A - メモリアレイアーキテクチャ - Google Patents
メモリアレイアーキテクチャInfo
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Abstract
(57)【要約】
【目的】 ６４メガビット以上の容量のメモリ装置に採
用することのできる、高速のセンシングを可能にする進
歩したメモリセルアーキテクチャを得る。 【構成】 複数個のメモリセル（１）、複数個のセンス
増幅器、複数個の副入力／出力データライン対（１
６）、複数個のローカル入力／出力データライン対（２
０）、複数個の主入力／出力データライン対（２４）、
を含み、前記ローカル入力／出力ライン（２０）と前記
主入力／出力データライン（２４）から情報を受信する
ことが可能な、電流増幅およびデータ入力回路、列読み
出しおよび列書き込みラインを受信することが可能な列
デコーダ（８）を含むメモリアレイアーキテクチャ。
用することのできる、高速のセンシングを可能にする進
歩したメモリセルアーキテクチャを得る。 【構成】 複数個のメモリセル（１）、複数個のセンス
増幅器、複数個の副入力／出力データライン対（１
６）、複数個のローカル入力／出力データライン対（２
０）、複数個の主入力／出力データライン対（２４）、
を含み、前記ローカル入力／出力ライン（２０）と前記
主入力／出力データライン（２４）から情報を受信する
ことが可能な、電流増幅およびデータ入力回路、列読み
出しおよび列書き込みラインを受信することが可能な列
デコーダ（８）を含むメモリアレイアーキテクチャ。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関する
ものであり、更に詳細には半導体集積回路メモリのアー
キテクチャに関するものである。
ものであり、更に詳細には半導体集積回路メモリのアー
キテクチャに関するものである。
【０００２】
【従来の技術】メモリアーキテクチャ、特にダイナミッ
クランダムアクセスメモリ（ＤＲＡＭ）のアーキテクチ
ャは現在１６メガビットのサイズまでは存在している。
しかし、現在まで、６４メガビットあるいはそれ以上の
容量の次世代のメモリに適したメモリアーキテクチャは
存在していない。
クランダムアクセスメモリ（ＤＲＡＭ）のアーキテクチ
ャは現在１６メガビットのサイズまでは存在している。
しかし、現在まで、６４メガビットあるいはそれ以上の
容量の次世代のメモリに適したメモリアーキテクチャは
存在していない。
【０００３】図１はグループ化された入力／出力ライン
（入力／出力はＩ／Ｏとも呼ばれる）を特徴とするメモ
リアレイのアーキテクチャを示している。図１は、１個
の５１２，０００ビットのメモリアレイ（以下、５１２
ｋアレイと呼ぶ）とそれの付随回路を、一般に２として
示している。このアレイおよびそれの付随回路の２５６
個の区分うちの１区分が説明を分かりやすくするため拡
大されて一般に４として示され、それは矩形のボックス
で囲まれた回路を含んでいる。この５１２ｋアレイには
センス増幅器グループが一対付随している。各グループ
は１０２４個のセンス増幅器を含んでいる。各グループ
のうちから１個のセンス増幅器が拡大された区分４内に
含まれ、各センス増幅器（センスアンプとも呼ばれる）
はＳ／Ａと記されている。各グループの残りの１０２３
個のセンス増幅器は一般に１ｋＳ／Ａと記される。セン
ス増幅器の各垂直列（矢印ｖの方向に沿って示されてい
る）は２個の５１２ｋメモリアレイに対して使用され
る。一般に６で示したビットラインはツイスト（ｔｗｉ
ｓｔ）型のもので（各々のツイスト対が真の信号とそれ
の相補信号とを含む）、各々の５１２ｋアレイから２つ
のセンス増幅器へつながれている。従って、各センス増
幅器は、図示されたように、４個のビットラインへつな
がっている。しかし１個の５１２ｋアレイしか示されて
いないので、各センス増幅器に対する一対のビットライ
ン接続は、もう一方の５１２ｋアレイについての外枠に
沿って切り捨てられて示されていることに注意された
い。メモリセルに対する動作に関しては、Ｙデコーダ
８、あるいはしばしば用いられる別の呼び名では列デコ
ーダがメモリセルの少なくとも１つの列の選択を許可す
る。行デコーダ１０がメモリセルの行を選択する。行デ
コーダ１０からの通信媒体はワードラインである。図示
されたように、行デコーダ１０から延びた矢印が行デコ
ーダ１０によるワードラインの選択を示している。Ｙデ
コーダ８から延びた矢印はＹデコーダ８による列選択を
示している。ワードラインとビットラインとの交点付近
が５１２ｋアレイ中のメモリセルの位置に対応すると考
えられる。行デコーダ１０とＹデコーダ８による行と列
のそれぞれの選択の結果としてメモリセルが選択された
後に、２４で示された主入力／出力ラインと、各センス
増幅器グループ従って指定された入力／出力ライングル
ープとの間で、４対までの入力／出力データの受け渡し
が行われる。データ対は真のデータと相補データとに対
応する。従って、動作サイクル当たり８対までの入力／
出力データが主入力／出力ラインとセンス増幅器の両グ
ループとの間で受け渡しされる。
（入力／出力はＩ／Ｏとも呼ばれる）を特徴とするメモ
リアレイのアーキテクチャを示している。図１は、１個
の５１２，０００ビットのメモリアレイ（以下、５１２
ｋアレイと呼ぶ）とそれの付随回路を、一般に２として
示している。このアレイおよびそれの付随回路の２５６
個の区分うちの１区分が説明を分かりやすくするため拡
大されて一般に４として示され、それは矩形のボックス
で囲まれた回路を含んでいる。この５１２ｋアレイには
センス増幅器グループが一対付随している。各グループ
は１０２４個のセンス増幅器を含んでいる。各グループ
のうちから１個のセンス増幅器が拡大された区分４内に
含まれ、各センス増幅器（センスアンプとも呼ばれる）
はＳ／Ａと記されている。各グループの残りの１０２３
個のセンス増幅器は一般に１ｋＳ／Ａと記される。セン
ス増幅器の各垂直列（矢印ｖの方向に沿って示されてい
る）は２個の５１２ｋメモリアレイに対して使用され
る。一般に６で示したビットラインはツイスト（ｔｗｉ
ｓｔ）型のもので（各々のツイスト対が真の信号とそれ
の相補信号とを含む）、各々の５１２ｋアレイから２つ
のセンス増幅器へつながれている。従って、各センス増
幅器は、図示されたように、４個のビットラインへつな
がっている。しかし１個の５１２ｋアレイしか示されて
いないので、各センス増幅器に対する一対のビットライ
ン接続は、もう一方の５１２ｋアレイについての外枠に
沿って切り捨てられて示されていることに注意された
い。メモリセルに対する動作に関しては、Ｙデコーダ
８、あるいはしばしば用いられる別の呼び名では列デコ
ーダがメモリセルの少なくとも１つの列の選択を許可す
る。行デコーダ１０がメモリセルの行を選択する。行デ
コーダ１０からの通信媒体はワードラインである。図示
されたように、行デコーダ１０から延びた矢印が行デコ
ーダ１０によるワードラインの選択を示している。Ｙデ
コーダ８から延びた矢印はＹデコーダ８による列選択を
示している。ワードラインとビットラインとの交点付近
が５１２ｋアレイ中のメモリセルの位置に対応すると考
えられる。行デコーダ１０とＹデコーダ８による行と列
のそれぞれの選択の結果としてメモリセルが選択された
後に、２４で示された主入力／出力ラインと、各センス
増幅器グループ従って指定された入力／出力ライングル
ープとの間で、４対までの入力／出力データの受け渡し
が行われる。データ対は真のデータと相補データとに対
応する。従って、動作サイクル当たり８対までの入力／
出力データが主入力／出力ラインとセンス増幅器の両グ
ループとの間で受け渡しされる。
【０００４】グループ化された入力／出力ラインメモリ
アレイアーキテクチャの配置に関しては、１個のセンス
増幅器のピッチ内に４個の入力／出力ライン対が納まっ
ている。メモリの並列試験のために比較器のランダム論
理配置が存在する。
アレイアーキテクチャの配置に関しては、１個のセンス
増幅器のピッチ内に４個の入力／出力ライン対が納まっ
ている。メモリの並列試験のために比較器のランダム論
理配置が存在する。
【０００５】もし、このアーキテクチャを６４メガビッ
トメモリに採用しようとすると、５１２ｋアレイが１２
８組必要となる。従って、センス増幅器の駆動は各５１
２ｋアレイ毎の行デコーダによって決定される。従っ
て、５１２ｋアレイ当たりのワードライン毎に２０４８
個のセンス増幅器が駆動されることになる。６４メガビ
ット仕様に適応したこのメモリで６４ビットの並列試験
が許可される。そうすると、１２８ビットが同時に試験
され、その結果２５６ワードラインが駆動される。セン
ス増幅器から付随する入力／出力ラインへの直接接続が
存在する。従って、入力／出力当たり２５６個のワード
センス増幅器が存在するため、各入力／出力ラインに大
きな容量が存在することになる。このアーキテクチャを
６４メガビットへ適応することの主たる欠点は、それほ
ど多くの利用可能なデータの内で一時に選択できる部分
が小さいということである。そのような選択性の貧弱さ
は良い６４メガビットメモリ動作には適していない。
トメモリに採用しようとすると、５１２ｋアレイが１２
８組必要となる。従って、センス増幅器の駆動は各５１
２ｋアレイ毎の行デコーダによって決定される。従っ
て、５１２ｋアレイ当たりのワードライン毎に２０４８
個のセンス増幅器が駆動されることになる。６４メガビ
ット仕様に適応したこのメモリで６４ビットの並列試験
が許可される。そうすると、１２８ビットが同時に試験
され、その結果２５６ワードラインが駆動される。セン
ス増幅器から付随する入力／出力ラインへの直接接続が
存在する。従って、入力／出力当たり２５６個のワード
センス増幅器が存在するため、各入力／出力ラインに大
きな容量が存在することになる。このアーキテクチャを
６４メガビットへ適応することの主たる欠点は、それほ
ど多くの利用可能なデータの内で一時に選択できる部分
が小さいということである。そのような選択性の貧弱さ
は良い６４メガビットメモリ動作には適していない。
【０００６】図２は多重入力／出力ラインのアレイアー
キテクチャを示している。図２は１個の５１２，０００
ビットのメモリアレイとそれの付随回路を、一般に２で
示している。このアレイおよび付随回路の２５６区分の
内の１区分が説明に便利なように拡大されて４で示さ
れ、それは矩形のボックスで囲まれた回路を含んでい
る。この５１２ｋアレイには一対のセンス増幅器グルー
プが付随している。各グループには１０２４個のセンス
増幅器が含まれている。各グループの中の１個のセンス
増幅器が拡大された区分４中に含まれ、各センス増幅器
はＳ／Ａと記されている。各グループ中の残りの１０２
３個のセンス増幅器は一般に１ｋ Ｓ／Ａと記されてい
る。センス増幅器の各垂直列（矢印ｖの方向に沿って示
されている）は２個の５１２ｋメモリアレイに対して使
用される。一般に６で示したビットラインはツイスト型
のもので（各々のツイスト対が真の信号とそれの相補信
号を含む）、各々の５１２ｋアレイから２つのセンス増
幅器へつながれている。従って、各センス増幅器は、図
示されたように、４個のビットラインへつながってい
る。しかし１個の５１２ｋアレイしか示されていないの
で、各センス増幅器に対する一対のビットライン接続
は、もう一方の５１２ｋアレイについての外枠に沿って
切り捨てられて示されていることに注意されたい。各セ
ンス増幅器は、ＬＯＣＡＬ Ｉ／ＯおよびＬＯＣＡＬ
Ｉ／Ｏ＿ラインとして示されたように、一対のローカル
入力／出力ラインへ直接つながれることができる。これ
らのローカル入力／出力ラインの一対は各センス増幅器
に対して存在する。ローカル入力／出力ラインによるセ
ンス増幅器の接続は丸印で示されている。グループ化さ
れた入力／出力ラインアーキテクチャでそうであったよ
うに、行デコーダ１０がメモリセルの行を選択する。選
ばれた５１２ｋアレイ中のビットライン６の各対はセン
ス増幅器Ｓ／Ａへデータ信号を送るか、またはそれから
データ信号を受信する。この情報はワイドデータパス回
路２２との間で受け渡しされる。こうして、この段階
で、１０２４個のセンス増幅器（２グループのセンス増
幅器の内からいずれかが選択される）はワイドデータパ
ス回路２２との間で情報の受け渡しを行う。従って、５
１２ｋアレイ当たり、動作サイクル毎に１０２４対の入
力／出力ラインが駆動される。こうして、このアーキテ
クチャは高い駆動電力消費を有する。列選択はローカル
入力／出力ラインとセンス増幅器の駆動に関連して発生
するが、ワイドデータパス回路２２との間で受け渡され
るデータの選択はＹデコーダ８によって行われる。Ｙデ
コーダ８は主入力／出力ライン２４の８対上へ供給する
ために、１０２４個のセンス増幅器から受信された１０
２４対のデータの内から８対のデータを選択する。デー
タ対というのは真のデータと相補データの意味である。
キテクチャを示している。図２は１個の５１２，０００
ビットのメモリアレイとそれの付随回路を、一般に２で
示している。このアレイおよび付随回路の２５６区分の
内の１区分が説明に便利なように拡大されて４で示さ
れ、それは矩形のボックスで囲まれた回路を含んでい
る。この５１２ｋアレイには一対のセンス増幅器グルー
プが付随している。各グループには１０２４個のセンス
増幅器が含まれている。各グループの中の１個のセンス
増幅器が拡大された区分４中に含まれ、各センス増幅器
はＳ／Ａと記されている。各グループ中の残りの１０２
３個のセンス増幅器は一般に１ｋ Ｓ／Ａと記されてい
る。センス増幅器の各垂直列（矢印ｖの方向に沿って示
されている）は２個の５１２ｋメモリアレイに対して使
用される。一般に６で示したビットラインはツイスト型
のもので（各々のツイスト対が真の信号とそれの相補信
号を含む）、各々の５１２ｋアレイから２つのセンス増
幅器へつながれている。従って、各センス増幅器は、図
示されたように、４個のビットラインへつながってい
る。しかし１個の５１２ｋアレイしか示されていないの
で、各センス増幅器に対する一対のビットライン接続
は、もう一方の５１２ｋアレイについての外枠に沿って
切り捨てられて示されていることに注意されたい。各セ
ンス増幅器は、ＬＯＣＡＬ Ｉ／ＯおよびＬＯＣＡＬ
Ｉ／Ｏ＿ラインとして示されたように、一対のローカル
入力／出力ラインへ直接つながれることができる。これ
らのローカル入力／出力ラインの一対は各センス増幅器
に対して存在する。ローカル入力／出力ラインによるセ
ンス増幅器の接続は丸印で示されている。グループ化さ
れた入力／出力ラインアーキテクチャでそうであったよ
うに、行デコーダ１０がメモリセルの行を選択する。選
ばれた５１２ｋアレイ中のビットライン６の各対はセン
ス増幅器Ｓ／Ａへデータ信号を送るか、またはそれから
データ信号を受信する。この情報はワイドデータパス回
路２２との間で受け渡しされる。こうして、この段階
で、１０２４個のセンス増幅器（２グループのセンス増
幅器の内からいずれかが選択される）はワイドデータパ
ス回路２２との間で情報の受け渡しを行う。従って、５
１２ｋアレイ当たり、動作サイクル毎に１０２４対の入
力／出力ラインが駆動される。こうして、このアーキテ
クチャは高い駆動電力消費を有する。列選択はローカル
入力／出力ラインとセンス増幅器の駆動に関連して発生
するが、ワイドデータパス回路２２との間で受け渡され
るデータの選択はＹデコーダ８によって行われる。Ｙデ
コーダ８は主入力／出力ライン２４の８対上へ供給する
ために、１０２４個のセンス増幅器から受信された１０
２４対のデータの内から８対のデータを選択する。デー
タ対というのは真のデータと相補データの意味である。
【０００７】この多重入力／出力ラインのメモリアレイ
アーキテクチャを６４メガビットメモリに適応させるた
めには行デコーダによって決定されるセンス増幅器駆動
が必要である。すなわち、５１２ｋアレイ当たり、ワー
ドライン毎に２０４８個のセンス増幅器が駆動される。
センス増幅器から入力／出力ラインへ直接接続が存在す
るので、ラインは容量に支配される。この多重入力／出
力ラインのメモリアレイアーキテクチャによってワード
ライン当たり１０２４ビットの並列試験が提供される。
アーキテクチャを６４メガビットメモリに適応させるた
めには行デコーダによって決定されるセンス増幅器駆動
が必要である。すなわち、５１２ｋアレイ当たり、ワー
ドライン毎に２０４８個のセンス増幅器が駆動される。
センス増幅器から入力／出力ラインへ直接接続が存在す
るので、ラインは容量に支配される。この多重入力／出
力ラインのメモリアレイアーキテクチャによってワード
ライン当たり１０２４ビットの並列試験が提供される。
【０００８】このアーキテクチャは６４メガビットある
いはそれ以上のメモリサイズに対しては適当ではない。
特に、５１２ｋアレイ当たり、動作サイクル毎に駆動さ
れる１０２４対の入力／出力ラインによって消費される
高い駆動電力消費は６４メガビットメモリアレイアーキ
テクチャにとっては望ましくない。
いはそれ以上のメモリサイズに対しては適当ではない。
特に、５１２ｋアレイ当たり、動作サイクル毎に駆動さ
れる１０２４対の入力／出力ラインによって消費される
高い駆動電力消費は６４メガビットメモリアレイアーキ
テクチャにとっては望ましくない。
【０００９】
【発明の目的】本発明の１つの目的は高速のセンシング
を可能にする、新しい、進歩したＤＲＡＭアーキテクチ
ャを得ることである。
を可能にする、新しい、進歩したＤＲＡＭアーキテクチ
ャを得ることである。
【００１０】本発明の別の１つの目的は、少なくとも６
４メガビットの容量のメモリに対して適したＤＲＡＭア
ーキテクチャを得ることである。
４メガビットの容量のメモリに対して適したＤＲＡＭア
ーキテクチャを得ることである。
【００１１】本発明のこれらおよびその他の目的は、本
発明の特徴および利点と共に、以下の図面を参照した詳
細な説明から明かになるであろう。図面においては、適
切な符号が付されている。
発明の特徴および利点と共に、以下の図面を参照した詳
細な説明から明かになるであろう。図面においては、適
切な符号が付されている。
【００１２】
【発明の特長】本発明のアーキテクチャは５１２ｋアレ
イ当たり、ワードライン毎に２０４８個のセンス増幅器
を駆動する。更に、５１２ｋアレイ当たり、サイクル毎
に選択可能な個数の入力／出力ライン対が駆動され、そ
れによって消費される駆動電力を低減している。
イ当たり、ワードライン毎に２０４８個のセンス増幅器
を駆動する。更に、５１２ｋアレイ当たり、サイクル毎
に選択可能な個数の入力／出力ライン対が駆動され、そ
れによって消費される駆動電力を低減している。
【００１３】本発明のアーキテクチャの方式は単一のロ
ーカル差動増幅器と共に複数個のセンス増幅器を使用す
ることを許容し、従って高速のセンシングを許容する。
ーカル差動増幅器と共に複数個のセンス増幅器を使用す
ることを許容し、従って高速のセンシングを許容する。
【００１４】本発明の付加的な特長は以下に番号を付け
て列挙したようなものである。 １．複数個のセンスアップピッチ内に差動増幅器のコン
パクトな配置が行われる。 ２．共通Ｉ／Ｏラインが用いられ、空間利用が少なくて
済む。 ３．従来技術と比べて、列ＲＥＡＤおよび列ＷＲＩＴＥ
ラインが分離されていることと共に、用いられるトラン
ジスタの数が少なくて済む。
て列挙したようなものである。 １．複数個のセンスアップピッチ内に差動増幅器のコン
パクトな配置が行われる。 ２．共通Ｉ／Ｏラインが用いられ、空間利用が少なくて
済む。 ３．従来技術と比べて、列ＲＥＡＤおよび列ＷＲＩＴＥ
ラインが分離されていることと共に、用いられるトラン
ジスタの数が少なくて済む。
【００１５】
【実施例】本発明の、階層構造多重データラインＤＲＡ
Ｍアレイアーキテクチャは図３の模式図に示されてい
る。図３は１個の５１２，０００ビットメモリセルアレ
イとそれの付随回路を、一般に２で示している。このア
レイの１区分が説明の便宜上拡大されて、一般に４で示
されている。この５１２ｋアレイには１０２４個のセン
ス増幅器の一対が付随しており、それらの対は、各々４
個のセンス増幅器が集まったもの、あるいは４個のセン
ス増幅器の２５６対の組でグループ化されている。セン
ス増幅器対の１組が拡大された区分４に含まれており、
各センス増幅器（あるいはセンスアンプと呼ばれる）は
Ｓ／Ａと記されている。１０２０個のセンス増幅器の残
りの対は一般に１ｋ Ｓ／Ａと記されている。センス増
幅器の各垂直行（矢印ｖの方向に沿って示されている）
は２個の５１２ｋメモリアレイに対して使用されてい
る。一般に６で示されたビットラインはツイスト型のも
のであり、各５１２ｋアレイから２個のセンス増幅器へ
つながっている。従って、各センス増幅器は４ビットラ
インへつながれている。しかし、１個の５１２ｋアレイ
しか示されていないので、各センス増幅器に対する一対
のビットライン接続は、もう一方の５１２ｋアレイにつ
いての外枠に沿って切り捨てられて示されていることに
注意されたい。メモリセルに対する動作に関しては、Ｙ
デコーダ８あるいは列デコーダがメモリセルの列を選択
し、行デコーダ１０がメモリセルの行を選択する。行デ
コーダ１０からの通信媒体はワードラインである。図示
されたように、ワードラインと記され、ワードラインを
表す矢印線が行デコーダ１０によるワードライン選択を
示している。Ｙ選択と記された矢印線が列を表し、Ｙデ
コーダ８による列選択を示す。ワードラインと列との交
点付近が５１２ｋアレイ中のメモリセルの位置に相当す
ることに注意されたい。このように、延ばされた矢印、
Ｙ選択はＹデコーダ８に沿って他の位置にも示すことが
でき、同様に延ばされた矢印、ワードラインも行デコー
ダ１０に沿って他の位置にも示すことができるはずであ
る。図示された５１２ｋアレイとＹデコーダ８に関連し
て、センス増幅器の選択は、センス増幅器へのアクセス
が、選ばれた列に対応する適正なセンスアンプ対を選択
するセンスアンプ選択回路１２によって決定されるよう
にして、実行される。センスアンプ選択回路１２はトラ
ンジスタ対１４を含み、その対１４のトランジスタは一
方が真の信号を運ぶパストランジスタとして働き、対の
他方のトランジスタが前記真の信号に対する相補信号を
運ぶパストランジスタとして働くようになっている。し
かし、ここでｎ形であるように示された単一のトランジ
スタ１４はトランジスタ対を表しており、またｎ−ｐ−
ｎまたはｐ−ｎ−ｐのｐ形のトランジスタやバイポーラ
トランジスタのようなその他の多様なトランジスタを使
用することもできることを指摘しておく。トランジスタ
対１４は付随する副入力／出力対１６の副入力／出力ラ
インへつながれている。真の信号を通過させるためのト
ランジスタは、従って真の信号の通信のための副入力／
出力ラインへつながれ、また前記真の信号の相補信号を
通過させるためのトランジスタは前記真の信号の相補信
号を送信するように動作する、対の内の他方の副入力／
出力ラインへつながれている。一対のセンスアンプ回路
１２が５１２ｋアレイ全体の仕事を受け持つことに注目
されたい。４対のセンス増幅器の２５６組の各々に対し
て一対のパストランジスタ１８が付随している。トラン
ジスタ対１４でそうであったように、トランジスタ記号
１８はトランジスタ対を表し、ここにはｎ形トランジス
タとして示されている。しかし、ｎ−ｐ−ｎやｐ−ｎ−
ｐのｐ形やバイポーラのその他の型のトランジスタを使
用することも可能であることを指摘しておく。特定のセ
ンス増幅器Ｓ／Ａの選択に関連して、それの決定は部分
的にセンス増幅器選択回路１２と行デコーダ１０によっ
て指示され、選ばれたトランジスタ対１４がターンオン
する。センス増幅器の２５６組のうちの１つに付随する
パストランジスタ対１８がターンオンし、ローカル入力
／出力ライン対２０へのアクセスを提供する。副入力／
出力対１６とトランジスタ対１４との関係と同様に、対
１８のうちの真の信号を通過させるパストランジスタ
は、対２０のうちの真の信号を送信するためのローカル
入力／出力ラインへつながっている。同様に、対１８の
うちの相補信号を送信するためのパストランジスタはロ
ーカル入力／出力対２０のうちのもう一方のローカル入
力／出力ラインへつながっている。センス増幅器対の２
５６組の各々の組に対するローカル入力／出力対２０は
ワイドデータパス回路２２へつながれている。デコーダ
８によって決定される選択は２５６組のローカル入力／
出力対のうちの選ばれた対からのデータを主入力／出力
ライン２４上へ供給する。ここで、対というのは選ばれ
た信号の真の信号と相補信号とを含む。図３に示された
特別の場合には、データを主入力／出力対２４との間で
受け渡しするために、２５６対のローカル入力／出力ラ
インのうちから８対のローカル入力／出力対２０が選ば
れる。しかし、選択およびそれに対する操作のために、
より数少ない、またはより数多い主入力／出力ライン、
従ってより数少ない、またはより数多いローカル入力／
出力対を選ぶことも可能である。上に述べた５１２ｋメ
モリアレイを１２８個用いて６４メガビットメモリが構
成される。Ｙデコーダ８が選ばれたトランジスタ１８を
ターンオンして副入力／出力ラインからロール入力／出
力ラインへのデータの伝達を行う。選ばれたトランジス
タは矢印ｚに沿って位置している。センス増幅器選択回
路１２が、センス増幅器のどのグループから、従ってど
の５１２ｋアレイからのデータを副入力／出力対上へ供
給するかを決定する。例えば、矢印ｚに沿って１２７個
の５１２ｋアレイとそれの付随回路が位置しているとす
ると、Ｙデコーダ８からの信号は各５１２ｋアレイ中の
センス増幅器の同じ組に対するトランジスタ１８をター
ンオンさせる。同じ信号が選ばれたメモリセルの列を決
定する。各５１２ｋアレイに対して行デコーダ１０が存
在するように、各５１２ｋアレイに対してセンス増幅器
選択回路１２がｚ方向に存在する。従って、センス増幅
器選択回路は副入力／出力ライン対へつながれる。セン
ス増幅器選択回路は、矢印ｖに沿って存在するセンス増
幅器の２５６組の各々中の副入力／出力対へ、同じセン
ス増幅器をつなぐことを指摘しておく。しかし、Ｙデコ
ーダ８が２５６組のうちからどの組を選ぶかを決定し、
それによってトランジスタ１８を通して副入力／出力対
がローカル入力／出力対へつながれることになる。（ｚ
方向に沿って位置する各アレイに対して同じローカル入
力／出力対が使用され、５１２ｋアレイ当たりに２５６
対のローカル入力／出力対が存在する。）Ｙデコーダ８
はまた、主入力／出力対とローカル入力／出力対との間
でのデータの受け渡しのために、ワイドデータパス回路
２２のマルチプレックス選択を制御する。
Ｍアレイアーキテクチャは図３の模式図に示されてい
る。図３は１個の５１２，０００ビットメモリセルアレ
イとそれの付随回路を、一般に２で示している。このア
レイの１区分が説明の便宜上拡大されて、一般に４で示
されている。この５１２ｋアレイには１０２４個のセン
ス増幅器の一対が付随しており、それらの対は、各々４
個のセンス増幅器が集まったもの、あるいは４個のセン
ス増幅器の２５６対の組でグループ化されている。セン
ス増幅器対の１組が拡大された区分４に含まれており、
各センス増幅器（あるいはセンスアンプと呼ばれる）は
Ｓ／Ａと記されている。１０２０個のセンス増幅器の残
りの対は一般に１ｋ Ｓ／Ａと記されている。センス増
幅器の各垂直行（矢印ｖの方向に沿って示されている）
は２個の５１２ｋメモリアレイに対して使用されてい
る。一般に６で示されたビットラインはツイスト型のも
のであり、各５１２ｋアレイから２個のセンス増幅器へ
つながっている。従って、各センス増幅器は４ビットラ
インへつながれている。しかし、１個の５１２ｋアレイ
しか示されていないので、各センス増幅器に対する一対
のビットライン接続は、もう一方の５１２ｋアレイにつ
いての外枠に沿って切り捨てられて示されていることに
注意されたい。メモリセルに対する動作に関しては、Ｙ
デコーダ８あるいは列デコーダがメモリセルの列を選択
し、行デコーダ１０がメモリセルの行を選択する。行デ
コーダ１０からの通信媒体はワードラインである。図示
されたように、ワードラインと記され、ワードラインを
表す矢印線が行デコーダ１０によるワードライン選択を
示している。Ｙ選択と記された矢印線が列を表し、Ｙデ
コーダ８による列選択を示す。ワードラインと列との交
点付近が５１２ｋアレイ中のメモリセルの位置に相当す
ることに注意されたい。このように、延ばされた矢印、
Ｙ選択はＹデコーダ８に沿って他の位置にも示すことが
でき、同様に延ばされた矢印、ワードラインも行デコー
ダ１０に沿って他の位置にも示すことができるはずであ
る。図示された５１２ｋアレイとＹデコーダ８に関連し
て、センス増幅器の選択は、センス増幅器へのアクセス
が、選ばれた列に対応する適正なセンスアンプ対を選択
するセンスアンプ選択回路１２によって決定されるよう
にして、実行される。センスアンプ選択回路１２はトラ
ンジスタ対１４を含み、その対１４のトランジスタは一
方が真の信号を運ぶパストランジスタとして働き、対の
他方のトランジスタが前記真の信号に対する相補信号を
運ぶパストランジスタとして働くようになっている。し
かし、ここでｎ形であるように示された単一のトランジ
スタ１４はトランジスタ対を表しており、またｎ−ｐ−
ｎまたはｐ−ｎ−ｐのｐ形のトランジスタやバイポーラ
トランジスタのようなその他の多様なトランジスタを使
用することもできることを指摘しておく。トランジスタ
対１４は付随する副入力／出力対１６の副入力／出力ラ
インへつながれている。真の信号を通過させるためのト
ランジスタは、従って真の信号の通信のための副入力／
出力ラインへつながれ、また前記真の信号の相補信号を
通過させるためのトランジスタは前記真の信号の相補信
号を送信するように動作する、対の内の他方の副入力／
出力ラインへつながれている。一対のセンスアンプ回路
１２が５１２ｋアレイ全体の仕事を受け持つことに注目
されたい。４対のセンス増幅器の２５６組の各々に対し
て一対のパストランジスタ１８が付随している。トラン
ジスタ対１４でそうであったように、トランジスタ記号
１８はトランジスタ対を表し、ここにはｎ形トランジス
タとして示されている。しかし、ｎ−ｐ−ｎやｐ−ｎ−
ｐのｐ形やバイポーラのその他の型のトランジスタを使
用することも可能であることを指摘しておく。特定のセ
ンス増幅器Ｓ／Ａの選択に関連して、それの決定は部分
的にセンス増幅器選択回路１２と行デコーダ１０によっ
て指示され、選ばれたトランジスタ対１４がターンオン
する。センス増幅器の２５６組のうちの１つに付随する
パストランジスタ対１８がターンオンし、ローカル入力
／出力ライン対２０へのアクセスを提供する。副入力／
出力対１６とトランジスタ対１４との関係と同様に、対
１８のうちの真の信号を通過させるパストランジスタ
は、対２０のうちの真の信号を送信するためのローカル
入力／出力ラインへつながっている。同様に、対１８の
うちの相補信号を送信するためのパストランジスタはロ
ーカル入力／出力対２０のうちのもう一方のローカル入
力／出力ラインへつながっている。センス増幅器対の２
５６組の各々の組に対するローカル入力／出力対２０は
ワイドデータパス回路２２へつながれている。デコーダ
８によって決定される選択は２５６組のローカル入力／
出力対のうちの選ばれた対からのデータを主入力／出力
ライン２４上へ供給する。ここで、対というのは選ばれ
た信号の真の信号と相補信号とを含む。図３に示された
特別の場合には、データを主入力／出力対２４との間で
受け渡しするために、２５６対のローカル入力／出力ラ
インのうちから８対のローカル入力／出力対２０が選ば
れる。しかし、選択およびそれに対する操作のために、
より数少ない、またはより数多い主入力／出力ライン、
従ってより数少ない、またはより数多いローカル入力／
出力対を選ぶことも可能である。上に述べた５１２ｋメ
モリアレイを１２８個用いて６４メガビットメモリが構
成される。Ｙデコーダ８が選ばれたトランジスタ１８を
ターンオンして副入力／出力ラインからロール入力／出
力ラインへのデータの伝達を行う。選ばれたトランジス
タは矢印ｚに沿って位置している。センス増幅器選択回
路１２が、センス増幅器のどのグループから、従ってど
の５１２ｋアレイからのデータを副入力／出力対上へ供
給するかを決定する。例えば、矢印ｚに沿って１２７個
の５１２ｋアレイとそれの付随回路が位置しているとす
ると、Ｙデコーダ８からの信号は各５１２ｋアレイ中の
センス増幅器の同じ組に対するトランジスタ１８をター
ンオンさせる。同じ信号が選ばれたメモリセルの列を決
定する。各５１２ｋアレイに対して行デコーダ１０が存
在するように、各５１２ｋアレイに対してセンス増幅器
選択回路１２がｚ方向に存在する。従って、センス増幅
器選択回路は副入力／出力ライン対へつながれる。セン
ス増幅器選択回路は、矢印ｖに沿って存在するセンス増
幅器の２５６組の各々中の副入力／出力対へ、同じセン
ス増幅器をつなぐことを指摘しておく。しかし、Ｙデコ
ーダ８が２５６組のうちからどの組を選ぶかを決定し、
それによってトランジスタ１８を通して副入力／出力対
がローカル入力／出力対へつながれることになる。（ｚ
方向に沿って位置する各アレイに対して同じローカル入
力／出力対が使用され、５１２ｋアレイ当たりに２５６
対のローカル入力／出力対が存在する。）Ｙデコーダ８
はまた、主入力／出力対とローカル入力／出力対との間
でのデータの受け渡しのために、ワイドデータパス回路
２２のマルチプレックス選択を制御する。
【００１６】図４は、高速ＤＲＡＭのための新しい、進
歩した読み出し／書き込みデータパス方式を採用した回
路を含む模式図である。この新しい、進歩した方式を採
用する回路はワイドデータパス回路と呼ばれ、６４メガ
ビットあるいはそれ以上のサイズのＤＲＡＭと共に用い
ることができる。物理的には、データは、ワイドデータ
パス回路のそれぞれの側でメモリアレイによって共有さ
れるローカル入力／出力ラインの経路を伝搬する。ワイ
ドデータパスはメモリアレイ間のローカル入力／出力ラ
インとそれらの間の物理的な空間とを含んでいる。図５
の模式図を参照すると、そこに示されているように、２
つのメモリアレイのいずれかかまたはアレイの外部の場
所から発するワイドデータパス上を伝搬するデータは、
ワイドデータパス中のローカル入力／出力ラインへつな
がれた論理回路によって操作を受ける。この論理操作は
ＡＮＤ、ＯＲ、シフト、および上記の相補的操作または
それらの組み合わせを含む。再び図４を参照すると、主
入力／出力（Ｉ／Ｏ）ラインはセルアレイ間に挟まれて
いる。各セルアレイ１２０（１つのセルアレイだけを詳
細に示してあることに注意）は複数個のセンスアンプＳ
／Ａを含む。センス増幅器Ｓ／Ａの選択はセンスアンプ
選択ラインＳ／Ａ ＳＥＬからの信号によって支配され
る。ラインＳ／Ａ ＳＥＬはｎチャネルトランジスタ１
４のゲートへ高レベル信号を供給することによって特定
のセンスアンプＳ／Ａを選ぶ（図示の目的のため、その
他にも存在するのではあるが、１個のセンス増幅器当た
りに２個のトランジスタ２２しか示していないことに注
意）。区分選択ラインＳＥＣＳＥＬ上の高レベル論理信
号はトランジスタ１２１をターンオンし、図示のよう
に、対称に配置されたｎチャネルトランジスタ１２８と
１３０を含み、ｐチャネル負荷トランジスタ１３４へつ
ながれたローカル差動増幅器２４を通してセンスアンプ
間で情報の受け渡しを許可する。
歩した読み出し／書き込みデータパス方式を採用した回
路を含む模式図である。この新しい、進歩した方式を採
用する回路はワイドデータパス回路と呼ばれ、６４メガ
ビットあるいはそれ以上のサイズのＤＲＡＭと共に用い
ることができる。物理的には、データは、ワイドデータ
パス回路のそれぞれの側でメモリアレイによって共有さ
れるローカル入力／出力ラインの経路を伝搬する。ワイ
ドデータパスはメモリアレイ間のローカル入力／出力ラ
インとそれらの間の物理的な空間とを含んでいる。図５
の模式図を参照すると、そこに示されているように、２
つのメモリアレイのいずれかかまたはアレイの外部の場
所から発するワイドデータパス上を伝搬するデータは、
ワイドデータパス中のローカル入力／出力ラインへつな
がれた論理回路によって操作を受ける。この論理操作は
ＡＮＤ、ＯＲ、シフト、および上記の相補的操作または
それらの組み合わせを含む。再び図４を参照すると、主
入力／出力（Ｉ／Ｏ）ラインはセルアレイ間に挟まれて
いる。各セルアレイ１２０（１つのセルアレイだけを詳
細に示してあることに注意）は複数個のセンスアンプＳ
／Ａを含む。センス増幅器Ｓ／Ａの選択はセンスアンプ
選択ラインＳ／Ａ ＳＥＬからの信号によって支配され
る。ラインＳ／Ａ ＳＥＬはｎチャネルトランジスタ１
４のゲートへ高レベル信号を供給することによって特定
のセンスアンプＳ／Ａを選ぶ（図示の目的のため、その
他にも存在するのではあるが、１個のセンス増幅器当た
りに２個のトランジスタ２２しか示していないことに注
意）。区分選択ラインＳＥＣＳＥＬ上の高レベル論理信
号はトランジスタ１２１をターンオンし、図示のよう
に、対称に配置されたｎチャネルトランジスタ１２８と
１３０を含み、ｐチャネル負荷トランジスタ１３４へつ
ながれたローカル差動増幅器２４を通してセンスアンプ
間で情報の受け渡しを許可する。
【００１７】ＲＥＡＤ動作は列デコーダＹＤＥＣからの
信号をラインＹＲＥＡＤに沿って送出することによって
実行される。ローカルＩ／Ｏラインおよび（それの相補
信号を運ぶライン）ローカルＩ／Ｏ＿ラインは、図示さ
れていない回路によって高レベルへ充電される。高レベ
ルＳ／Ａ信号は、メモリセル（特に図示されていない）
からのデータが、選ばれたセンスアンプを通して、１ラ
インは真の信号を運び他方はそれの相補信号を運ぶ、副
Ｉ／Ｏライン対上へ通過するのを許可する。ラインＹＲ
ＥＡＤ上の高電圧論理レベルの結果、ターンオンするｎ
チャネルトランジスタ１１９と関連して、ローカル差動
増幅器１２４の各トランジスタ１２８のゲート上の副Ｉ
／Ｏ対からの差動信号は、ラインＩ／Ｏは真の信号を運
び、ラインＩ／Ｏ＿はそれの相補信号を運ぶ、ローカル
Ｉ／Ｏライン対上に差動信号を発生させる。ローカルＩ
／Ｏライン上の差動信号はトランジスタ１３２を通して
主Ｉ／Ｏライン対へ転送される。
信号をラインＹＲＥＡＤに沿って送出することによって
実行される。ローカルＩ／Ｏラインおよび（それの相補
信号を運ぶライン）ローカルＩ／Ｏ＿ラインは、図示さ
れていない回路によって高レベルへ充電される。高レベ
ルＳ／Ａ信号は、メモリセル（特に図示されていない）
からのデータが、選ばれたセンスアンプを通して、１ラ
インは真の信号を運び他方はそれの相補信号を運ぶ、副
Ｉ／Ｏライン対上へ通過するのを許可する。ラインＹＲ
ＥＡＤ上の高電圧論理レベルの結果、ターンオンするｎ
チャネルトランジスタ１１９と関連して、ローカル差動
増幅器１２４の各トランジスタ１２８のゲート上の副Ｉ
／Ｏ対からの差動信号は、ラインＩ／Ｏは真の信号を運
び、ラインＩ／Ｏ＿はそれの相補信号を運ぶ、ローカル
Ｉ／Ｏライン対上に差動信号を発生させる。ローカルＩ
／Ｏライン上の差動信号はトランジスタ１３２を通して
主Ｉ／Ｏライン対へ転送される。
【００１８】メモリセルに対するＷＲＩＴＥ動作に関連
して、列デコーダＹＤＥＣはラインＹＷＲＩＴＥを励起
した後、トランジスタ１３０のゲート上に高レベル信号
を供給する。データはｎチャネルトランジスタ１４６を
通し、一対の主Ｉ／Ｏラインを通してローカルラインＩ
／ＯおよびＩ／Ｏ＿上へ転送される。ローカルライン
（Ｉ／ＯまたはＩ／Ｏ＿）へつながるトランジスタ１３
０のソース／ドレイン接続は、差動増幅器１２４が選ば
れたセンス増幅器からのＳ／Ａ ＳＥＬによる選択の後
に、トランジスタ１４を通して選ばれたメモリセル（図
示されていない）上へデータを供給するのを許可する。
して、列デコーダＹＤＥＣはラインＹＷＲＩＴＥを励起
した後、トランジスタ１３０のゲート上に高レベル信号
を供給する。データはｎチャネルトランジスタ１４６を
通し、一対の主Ｉ／Ｏラインを通してローカルラインＩ
／ＯおよびＩ／Ｏ＿上へ転送される。ローカルライン
（Ｉ／ＯまたはＩ／Ｏ＿）へつながるトランジスタ１３
０のソース／ドレイン接続は、差動増幅器１２４が選ば
れたセンス増幅器からのＳ／Ａ ＳＥＬによる選択の後
に、トランジスタ１４を通して選ばれたメモリセル（図
示されていない）上へデータを供給するのを許可する。
【００１９】図６は本発明のＤＲＡＭアーキテクチャの
別の方式の模式図であり、ローカル差動増幅器１２４、
副Ｉ／Ｏライン対（ライン副Ｉ／Ｏは真の信号を運び、
ライン副Ｉ／Ｏ＿はそれの相補信号を運ぶ）、それぞれ
の副Ｉ／Ｏラインへつながれたｎチャネルトランジスタ
１４を詳細に示している。ローカル差動増幅器は物理的
にはローカルＩ／ＯラインとローカルＩ／Ｏ＿ラインと
の間に位置していることに注意されたい。更に、４個の
センス増幅器が副Ｉ／Ｏ対の各副Ｉ／Ｏラインへつなが
れていることにも注意されたい。ローカル差動増幅器１
４はトランジスタ１２８を通して副Ｉ／Ｏラインへつな
がっており、それは図示されたように４個のセンス増幅
器のピッチ内に納まっている。しかし、副Ｉ／Ｏライン
へは任意の数のセンス増幅器をつなぐことができ、その
センス増幅器の数に応じて必要とされる差動増幅器２４
の数も変わる。更に、そのローカル差動増幅器は、その
任意の数のセンス増幅器のピッチ内に納めることができ
る。例えば、２個、８個、あるいはそれより数少ない、
またはそれより数多いセンス増幅器が副Ｉ／Ｏ対の内の
各副Ｉ／Ｏラインへつながれることができ、１個のロー
カル増幅器がそれらのセンス増幅器のピッチ内に納ま
る。ローカル差動増幅器１２４はＤＲＡＭ用の高速セン
シングを提供する。
別の方式の模式図であり、ローカル差動増幅器１２４、
副Ｉ／Ｏライン対（ライン副Ｉ／Ｏは真の信号を運び、
ライン副Ｉ／Ｏ＿はそれの相補信号を運ぶ）、それぞれ
の副Ｉ／Ｏラインへつながれたｎチャネルトランジスタ
１４を詳細に示している。ローカル差動増幅器は物理的
にはローカルＩ／ＯラインとローカルＩ／Ｏ＿ラインと
の間に位置していることに注意されたい。更に、４個の
センス増幅器が副Ｉ／Ｏ対の各副Ｉ／Ｏラインへつなが
れていることにも注意されたい。ローカル差動増幅器１
４はトランジスタ１２８を通して副Ｉ／Ｏラインへつな
がっており、それは図示されたように４個のセンス増幅
器のピッチ内に納まっている。しかし、副Ｉ／Ｏライン
へは任意の数のセンス増幅器をつなぐことができ、その
センス増幅器の数に応じて必要とされる差動増幅器２４
の数も変わる。更に、そのローカル差動増幅器は、その
任意の数のセンス増幅器のピッチ内に納めることができ
る。例えば、２個、８個、あるいはそれより数少ない、
またはそれより数多いセンス増幅器が副Ｉ／Ｏ対の内の
各副Ｉ／Ｏラインへつながれることができ、１個のロー
カル増幅器がそれらのセンス増幅器のピッチ内に納ま
る。ローカル差動増幅器１２４はＤＲＡＭ用の高速セン
シングを提供する。
【００２０】図７は本発明の別の実施例であって、好適
なローカル入力／出力ライン構成を有する本発明のＤＲ
ＡＭアーキテクチャの模式図である。既に述べた、ロー
カルＩ／ＯラインがラインＹＲＥＡＤおよびＹＷＲＩＴ
Ｅと並行に走る本発明の実施例とは異なり、本実施例に
は、各５１２ｋメモリアレイに対して、ＹＲＥＡＤおよ
びＹＷＲＩＴＥラインと直交して走る一対のローカルＩ
／Ｏラインが備えられている。図示のように、電流増幅
器とデータ入力回路（データをセルアレイへ入力させる
回路）がローカルＩ／Ｏラインの一端に配置されてい
る。しかし、この電流増幅器とデータ入力回路は両端に
配置してもよいし、あるいはローカルＩ／Ｏ対からのデ
ータ出力を受け取り、ローカルＩ／Ｏ対へのデータ入力
を受け取るためにアレイの中心付近に配置してもよい。
一対の主Ｉ／Ｏラインがセルアレイのからの電流増幅器
とデータ入力回路とに沿って走っており、セルアレイと
入力および出力バッファ（図示されていない）との間で
データの受け渡しを行っている。
なローカル入力／出力ライン構成を有する本発明のＤＲ
ＡＭアーキテクチャの模式図である。既に述べた、ロー
カルＩ／ＯラインがラインＹＲＥＡＤおよびＹＷＲＩＴ
Ｅと並行に走る本発明の実施例とは異なり、本実施例に
は、各５１２ｋメモリアレイに対して、ＹＲＥＡＤおよ
びＹＷＲＩＴＥラインと直交して走る一対のローカルＩ
／Ｏラインが備えられている。図示のように、電流増幅
器とデータ入力回路（データをセルアレイへ入力させる
回路）がローカルＩ／Ｏラインの一端に配置されてい
る。しかし、この電流増幅器とデータ入力回路は両端に
配置してもよいし、あるいはローカルＩ／Ｏ対からのデ
ータ出力を受け取り、ローカルＩ／Ｏ対へのデータ入力
を受け取るためにアレイの中心付近に配置してもよい。
一対の主Ｉ／Ｏラインがセルアレイのからの電流増幅器
とデータ入力回路とに沿って走っており、セルアレイと
入力および出力バッファ（図示されていない）との間で
データの受け渡しを行っている。
【００２１】上に述べたように、本発明のＤＲＡＭアー
キテクチャによっていくつかの重要な特長が実現され
る。それらの要点を以下にまとめる。 １．センス増幅器選択ラインがセンス増幅器列と並行に
（ビットラインと直交して）走る。 ２．副入力／出力ラインが複数個のセンス増幅器へつな
がり、この複数個の個数はセンス増幅器選択ラインの数
によって決定される。高速動作のためには、副Ｉ／Ｏラ
インは比較的短く保たれ、数少ないセンス増幅器とのみ
接続される。 ３．ＲＥＡＤ動作の間、副入力／出力ラインはローカル
差動増幅器によってローカル入力／出力ラインへつなが
れ、またＷＲＩＴＥ動作の間は電界効果トランジスタ
（望ましくはＭＯＳトランジスタ）によってつながれ
る。 ４．センス増幅器からのデータは差動増幅器によって増
幅され、差動増幅器はローカルＩ／Ｏラインを駆動す
る。このように、ローカルＩ／Ｏラインの容量性負荷は
差動増幅器によって副Ｉ／Ｏラインから切り離される。 ５．ＷＲＩＴＥ動作の間、データ入力回路からの情報は
ローカルＩ／ＯラインからＭＯＳトランジスタ（図示さ
れていない）を通って副Ｉ／Ｏラインへ伝搬する。セン
ス増幅器選択ラインはどちらのセンス増幅器がデータ入
力を受信するかを決定し、またＲＥＡＤ動作の場合に
は、どちらのセンス増幅器がそれのデータを副入力／出
力ライン上へ供給するかを決定する。 ６．Ｙ ＲＥＡＤおよびＹ ＷＲＩＴＥラインがこのア
ーキテクチャのＲＥＡＤおよびＷＲＩＴＥ動作を制御す
る。選択ラインはＹＤＥＣから発生し、それらは、それ
らがセルアレイを横切って各セルアレイの内部に置かれ
るセンス増幅器の列へ伝達されるように配置される。
キテクチャによっていくつかの重要な特長が実現され
る。それらの要点を以下にまとめる。 １．センス増幅器選択ラインがセンス増幅器列と並行に
（ビットラインと直交して）走る。 ２．副入力／出力ラインが複数個のセンス増幅器へつな
がり、この複数個の個数はセンス増幅器選択ラインの数
によって決定される。高速動作のためには、副Ｉ／Ｏラ
インは比較的短く保たれ、数少ないセンス増幅器とのみ
接続される。 ３．ＲＥＡＤ動作の間、副入力／出力ラインはローカル
差動増幅器によってローカル入力／出力ラインへつなが
れ、またＷＲＩＴＥ動作の間は電界効果トランジスタ
（望ましくはＭＯＳトランジスタ）によってつながれ
る。 ４．センス増幅器からのデータは差動増幅器によって増
幅され、差動増幅器はローカルＩ／Ｏラインを駆動す
る。このように、ローカルＩ／Ｏラインの容量性負荷は
差動増幅器によって副Ｉ／Ｏラインから切り離される。 ５．ＷＲＩＴＥ動作の間、データ入力回路からの情報は
ローカルＩ／ＯラインからＭＯＳトランジスタ（図示さ
れていない）を通って副Ｉ／Ｏラインへ伝搬する。セン
ス増幅器選択ラインはどちらのセンス増幅器がデータ入
力を受信するかを決定し、またＲＥＡＤ動作の場合に
は、どちらのセンス増幅器がそれのデータを副入力／出
力ライン上へ供給するかを決定する。 ６．Ｙ ＲＥＡＤおよびＹ ＷＲＩＴＥラインがこのア
ーキテクチャのＲＥＡＤおよびＷＲＩＴＥ動作を制御す
る。選択ラインはＹＤＥＣから発生し、それらは、それ
らがセルアレイを横切って各セルアレイの内部に置かれ
るセンス増幅器の列へ伝達されるように配置される。
【００２２】本発明のワイドデータパス回路は、それの
ＭＡＴＣＨ回路によってメモリの試験を非常にやり易く
している。含まれる形状が小型であることから、メモリ
アレイ中の個々のメモリ位置を試験することは実際的に
は実行不可能である。従って、同一のデータが各メモリ
セルへ入力されて、ローカルＩ／Ｏ対上にラッチされ
る。データのラッチは、図示のように、それぞれｎチャ
ネルトランジスタ３４と３７との間に挟まれたトランジ
スタ３６をターンオンすることによって実行される。ト
ランジスタ１３２，１３４，１３７の組み合わせはラッ
チ差動増幅器を構成している。２つの差動増幅器が示さ
れているが、マルチプレックス選択を用いて２個のメモ
リアレイのどちらによって使用されるかのアクセスを決
定することによって、２つのアレイ間にそのような増幅
器を１つだけ使用することも可能である。ラッチ差動増
幅器の片側はラインＬＡＴＣＨ上の高レベル信号に関連
して、低レベルへ引き下げられることを許可される。ラ
インＭＡＴＣＨと相補信号ＭＡＧＴＣＨ＿を運ぶライン
とが各ｎチャネルトランジスタ１６０によって一緒につ
なげられる。ラインＹＲＥＡＤ上の許可信号に関連し
て、そのデータが２つの運ばれたセル（図示された各ア
レイのうちの１つ）と一致する場合は、ラインＭＡＴＣ
Ｈはそれの予め充電された状態に留まる（ラインＭＡＴ
ＣＨはＭＡＴＣＨ動作に先だって高レベルへ充電されて
いる）。しかし、もしデータが違っていると、ラインＭ
ＡＴＣＨは、ラインＭＡＴＣＨをラインＭＡＴＣＨ＿へ
つなぐトランジスタ１６０の連続的するターンオンのつ
ながりによって低レベルへ引き下げられる。このことは
メモリセル中にエラーがあることを示し、その集積回路
が欠陥を含むことを信号で知らせる。図４と図５には２
個のセルアレイのみを示したが、この試験方式はメモリ
セルアレイのすべてに対し、適用できることを指摘して
おく。
ＭＡＴＣＨ回路によってメモリの試験を非常にやり易く
している。含まれる形状が小型であることから、メモリ
アレイ中の個々のメモリ位置を試験することは実際的に
は実行不可能である。従って、同一のデータが各メモリ
セルへ入力されて、ローカルＩ／Ｏ対上にラッチされ
る。データのラッチは、図示のように、それぞれｎチャ
ネルトランジスタ３４と３７との間に挟まれたトランジ
スタ３６をターンオンすることによって実行される。ト
ランジスタ１３２，１３４，１３７の組み合わせはラッ
チ差動増幅器を構成している。２つの差動増幅器が示さ
れているが、マルチプレックス選択を用いて２個のメモ
リアレイのどちらによって使用されるかのアクセスを決
定することによって、２つのアレイ間にそのような増幅
器を１つだけ使用することも可能である。ラッチ差動増
幅器の片側はラインＬＡＴＣＨ上の高レベル信号に関連
して、低レベルへ引き下げられることを許可される。ラ
インＭＡＴＣＨと相補信号ＭＡＧＴＣＨ＿を運ぶライン
とが各ｎチャネルトランジスタ１６０によって一緒につ
なげられる。ラインＹＲＥＡＤ上の許可信号に関連し
て、そのデータが２つの運ばれたセル（図示された各ア
レイのうちの１つ）と一致する場合は、ラインＭＡＴＣ
Ｈはそれの予め充電された状態に留まる（ラインＭＡＴ
ＣＨはＭＡＴＣＨ動作に先だって高レベルへ充電されて
いる）。しかし、もしデータが違っていると、ラインＭ
ＡＴＣＨは、ラインＭＡＴＣＨをラインＭＡＴＣＨ＿へ
つなぐトランジスタ１６０の連続的するターンオンのつ
ながりによって低レベルへ引き下げられる。このことは
メモリセル中にエラーがあることを示し、その集積回路
が欠陥を含むことを信号で知らせる。図４と図５には２
個のセルアレイのみを示したが、この試験方式はメモリ
セルアレイのすべてに対し、適用できることを指摘して
おく。
【００２３】図８は本発明の６４メガビットメモリの一
般的方式の模式図である。Ｙデコーダ８からの同一の信
号でワイドデータパス回路２２からのマルチプレックス
選択を決定すると共にローカル入力／出力対の選択をも
行えるようになっているが、ローカル入力／出力対の選
択を行う信号と異なるＹデコーダ８からの信号を（点線
の矢印で示したように）使用することもできる。ビット
ラインと入力／出力ラインは示されていない。しかし、
選ばれたメモリセルの適当な近傍は示されている。
般的方式の模式図である。Ｙデコーダ８からの同一の信
号でワイドデータパス回路２２からのマルチプレックス
選択を決定すると共にローカル入力／出力対の選択をも
行えるようになっているが、ローカル入力／出力対の選
択を行う信号と異なるＹデコーダ８からの信号を（点線
の矢印で示したように）使用することもできる。ビット
ラインと入力／出力ラインは示されていない。しかし、
選ばれたメモリセルの適当な近傍は示されている。
【００２４】図９は本発明の別の実施例を示す模式図で
ある。メモリセル１Ａと２Ａが単一のピッチ内に納まっ
ていることに注目されたい。そのようなことはメモリセ
ル１Ｂと２Ｂについても言える。２つの５１２ｋアレイ
でセンスアンプＳ／Ａを共有している様子も図９に示さ
れている。ビットラインＢＬ1BとＢＬ2Bが５１２ｋメモ
リのＢアレイからセンスアンプＳ／Ａへつながれ、また
ビットラインＢＬ1AとＢＬ2Aが５１２ｋメモリのＡアレ
イからセンスアンプＳ／Ａへつながれている。
ある。メモリセル１Ａと２Ａが単一のピッチ内に納まっ
ていることに注目されたい。そのようなことはメモリセ
ル１Ｂと２Ｂについても言える。２つの５１２ｋアレイ
でセンスアンプＳ／Ａを共有している様子も図９に示さ
れている。ビットラインＢＬ1BとＢＬ2Bが５１２ｋメモ
リのＢアレイからセンスアンプＳ／Ａへつながれ、また
ビットラインＢＬ1AとＢＬ2Aが５１２ｋメモリのＡアレ
イからセンスアンプＳ／Ａへつながれている。
【００２５】センス増幅器の動作の好適なタイミング
は、ビットラインから受信される信号が増幅されて、そ
の次にビットライン電圧が回復されるというものであ
る。
は、ビットラインから受信される信号が増幅されて、そ
の次にビットライン電圧が回復されるというものであ
る。
【００２６】差動増幅器は、それがビットラインから信
号を受信し、増幅し、その後データを入力／出力ライン
へ転送するというタイミングで使用することができる。
次に、差動増幅器はそのデータを入力／出力ライン上に
ラッチする。
号を受信し、増幅し、その後データを入力／出力ライン
へ転送するというタイミングで使用することができる。
次に、差動増幅器はそのデータを入力／出力ライン上に
ラッチする。
【００２７】上述のアーキテクチャは、高速センスアン
プタイミング方式で使用するための高速センシングを許
容するメモリ構造を提供する。ワードライン当たり２５
６ビットの並列試験もまた提供される。ワイドデータパ
ス回路は複数個のメモリセルの１ピッチ内に納まる比較
器とレジスタの配置において使用できる。５１２ｋメモ
リ組内で、ワードライン当たり２，０００個のセンスア
ンプが駆動できる。更に、サイクル当たり選択可能な個
数のＩ／Ｏ対が駆動できる。このように、入力／出力対
の数が選択できることから、同一チップ上のパターンジ
ェネレータによってセル試験を行うことが可能である。
プタイミング方式で使用するための高速センシングを許
容するメモリ構造を提供する。ワードライン当たり２５
６ビットの並列試験もまた提供される。ワイドデータパ
ス回路は複数個のメモリセルの１ピッチ内に納まる比較
器とレジスタの配置において使用できる。５１２ｋメモ
リ組内で、ワードライン当たり２，０００個のセンスア
ンプが駆動できる。更に、サイクル当たり選択可能な個
数のＩ／Ｏ対が駆動できる。このように、入力／出力対
の数が選択できることから、同一チップ上のパターンジ
ェネレータによってセル試験を行うことが可能である。
【００２８】以上の説明のように、副入力／出力対がロ
ーカル入力／出力対上にデータを供給し、それは次にデ
ータを主入力／出力対上へ供給する。一般的に、副入力
／出力対に対して利用可能なデータは、ローカル入力／
出力対に対して利用可能なデータよりも数が多い。更
に、一般的にローカル入力／出力対は主入力／出力対よ
りもずっと数が多い。これから、本発明のアーキテクチ
ャに対して階層構造多重データラインという名称が与え
られる。
ーカル入力／出力対上にデータを供給し、それは次にデ
ータを主入力／出力対上へ供給する。一般的に、副入力
／出力対に対して利用可能なデータは、ローカル入力／
出力対に対して利用可能なデータよりも数が多い。更
に、一般的にローカル入力／出力対は主入力／出力対よ
りもずっと数が多い。これから、本発明のアーキテクチ
ャに対して階層構造多重データラインという名称が与え
られる。
【００２９】本発明はここに、好適実施例と特定の別例
とに関して詳細に説明してきたが、これらの説明はほん
の一例を示すものであり、本発明をそれらに限定するも
のではないことを理解されたい。更に本発明の詳細な点
についての数多くの変更、そして本発明の負荷的な実施
例が、本明細書を参照することによって当業者によって
明かであろうし、また実施されるであろうことを理解さ
れたい。例えば、上述の本発明のアーキテクチャはＤＲ
ＡＭについて詳細に説明されたが、スタティックランダ
ムアクセスメモリ（ＳＲＡＭ）に対しても容易に使用で
きる。それらの変更や負荷的な実施例はすべて特許請求
の範囲に示された本発明の範囲に含まれるものと理解さ
れるべきである。
とに関して詳細に説明してきたが、これらの説明はほん
の一例を示すものであり、本発明をそれらに限定するも
のではないことを理解されたい。更に本発明の詳細な点
についての数多くの変更、そして本発明の負荷的な実施
例が、本明細書を参照することによって当業者によって
明かであろうし、また実施されるであろうことを理解さ
れたい。例えば、上述の本発明のアーキテクチャはＤＲ
ＡＭについて詳細に説明されたが、スタティックランダ
ムアクセスメモリ（ＳＲＡＭ）に対しても容易に使用で
きる。それらの変更や負荷的な実施例はすべて特許請求
の範囲に示された本発明の範囲に含まれるものと理解さ
れるべきである。
【００３０】以上の説明に関して更に以下の項を開示す
る。 (1) メモリアレイアーキテクチャであって、複数個の
メモリセル、複数個のセンス増幅器、複数個の副入力／
出力データライン対、複数個のローカル入力／出力デー
タライン対、複数個の主入力／出力データライン対、前
記ローカル入力／出力ラインと前記主入力／出力データ
ラインから情報を受信することが可能な、電流増幅およ
びデータ入力回路、列読み出しおよび列書き込みライン
を受信することが可能な列デコーダであって、前記列読
み出しおよび書き込みラインが前記ローカル入力／出力
データラインに直交しており、前記アレイアーキテクチ
ャがメモリセルからのデータを、センス増幅器から副入
力／出力データライン対へ、次にローカル入力／出力デ
ータライン対へ、更に主入力／出力データライン対へと
じょうご型に変形させることを許容できるようになっ
た、列デコーダ、を含むメモリアレイアーキテクチャ。
る。 (1) メモリアレイアーキテクチャであって、複数個の
メモリセル、複数個のセンス増幅器、複数個の副入力／
出力データライン対、複数個のローカル入力／出力デー
タライン対、複数個の主入力／出力データライン対、前
記ローカル入力／出力ラインと前記主入力／出力データ
ラインから情報を受信することが可能な、電流増幅およ
びデータ入力回路、列読み出しおよび列書き込みライン
を受信することが可能な列デコーダであって、前記列読
み出しおよび書き込みラインが前記ローカル入力／出力
データラインに直交しており、前記アレイアーキテクチ
ャがメモリセルからのデータを、センス増幅器から副入
力／出力データライン対へ、次にローカル入力／出力デ
ータライン対へ、更に主入力／出力データライン対へと
じょうご型に変形させることを許容できるようになっ
た、列デコーダ、を含むメモリアレイアーキテクチャ。
【００３１】(2) 第１項記載のメモリアレイアーキテ
クチャであって、各セルアレイに対して一対のローカル
入力／出力データラインが設けられているメモリアレイ
アーキテクチャ。
クチャであって、各セルアレイに対して一対のローカル
入力／出力データラインが設けられているメモリアレイ
アーキテクチャ。
【００３２】(3) 第２項記載のメモリアレイアーキテ
クチャであって、ローカル入力／出力データラインの各
々に対して電流増幅器とデータ入力回路が設けられてい
るメモリアレイアーキテクチャ。
クチャであって、ローカル入力／出力データラインの各
々に対して電流増幅器とデータ入力回路が設けられてい
るメモリアレイアーキテクチャ。
【００３３】(4) 複数個のセルアレイを含むメモリア
レイアーキテクチャであって、個々のセルアレイに対し
て排他的に役だって動作する一対のローカル入力／出力
データライン、前記ローカル入力／出力データライン対
の間に位置する複数個のセンス増幅器、前記ローカルデ
ータライン対間に位置して、前記複数個のセンス増幅器
に有用に動作するローカル差動増幅器であって、ほぼ前
記複数個のセンス増幅器のピッチの大きさを持つローカ
ル差動増幅器、を含むメモリアレイアーキテクチャ。
レイアーキテクチャであって、個々のセルアレイに対し
て排他的に役だって動作する一対のローカル入力／出力
データライン、前記ローカル入力／出力データライン対
の間に位置する複数個のセンス増幅器、前記ローカルデ
ータライン対間に位置して、前記複数個のセンス増幅器
に有用に動作するローカル差動増幅器であって、ほぼ前
記複数個のセンス増幅器のピッチの大きさを持つローカ
ル差動増幅器、を含むメモリアレイアーキテクチャ。
【００３４】(5) 第４項記載のメモリアレイアーキテ
クチャであって、各ローカル入力／出力データライン対
が付随する電流増幅器とデータ入力回路へつながってい
るメモリアレイアーキテクチャ。
クチャであって、各ローカル入力／出力データライン対
が付随する電流増幅器とデータ入力回路へつながってい
るメモリアレイアーキテクチャ。
【００３５】(6) 一連の入力データラインの組を通し
てデータをじょうご型に変形させるメモリアレイアーキ
テクチャが開示されている。更に加えて、本発明は単一
のローカル差動増幅器と共に可変個数のセンス増幅器を
用いることを許容し、それによって高速のセンシングを
可能にする。
てデータをじょうご型に変形させるメモリアレイアーキ
テクチャが開示されている。更に加えて、本発明は単一
のローカル差動増幅器と共に可変個数のセンス増幅器を
用いることを許容し、それによって高速のセンシングを
可能にする。
【図１】従来技術のメモリアーキテクチャの模式図。
【図２】従来技術のメモリアーキテクチャの模式図。
【図３】本発明のアーキテクチャを示す模式図。
【図４】本発明のアーキテクチャを示す模式図。
【図５】本発明のアーキテクチャを示す模式図。
【図６】本発明のアーキテクチャを示す模式図。
【図７】本発明のアーキテクチャを示す模式図。
【図８】６４メガビットメモリ方式に採用された本発明
を示す模式図。
を示す模式図。
【図９】本発明の別の実施例を示す模式図。
１ メモリセル ２ メモリアレイおよび付随回路 ４ 拡大された区分 ６ ビットライン ８ Ｙデコーダ １０ 行デコーダ １２ センスアンプ選択回路 １４ トランジスタ対 １６ 副入力／出力対 １８ パストランジスタ ２０ ローカル入力／出力対 ２２ ワイドデータパス回路 ２４ 主入力／出力ライン ３４ トランジスタ ３６ トランジスタ ３７ トランジスタ １１９ トランジスタ １２０ セルアレイ １２１ トランジスタ １２４ ローカル差動増幅器 １２８ トランジスタ １３０ トランジスタ １３２ トランジスタ １３４ 負荷トランジスタ １３６ トランジスタ １３７ トランジスタ １４６ トランジスタ １６０ トランジスタ
Claims (1)
- 【請求項１】 メモリアレイアーキテクチャであって、 複数個のメモリセル、 複数個のセンス増幅器、 複数個の副入力／出力データライン対、 複数個のローカル入力／出力データライン対、 複数個の主入力／出力データライン対、 前記ローカル入力／出力ラインと前記主入力／出力デー
タラインから情報を受信することが可能な、電流増幅お
よびデータ入力回路、 列読み出しおよび列書き込みラインを受信することが可
能な列デコーダであって、前記列読み出しおよび書き込
みラインが前記ローカル入力／出力データラインに直交
しており、前記アレイアーキテクチャがメモリセルから
のデータを、センス増幅器から副入力／出力データライ
ン対へ、次にローカル入力／出力データライン対へ、更
に主入力／出力データライン対へとじょうご型に変形さ
せることを許容できるようになった、列デコーダ、を含
むメモリアレイアーキテクチャ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US58352190A | 1990-09-17 | 1990-09-17 | |
| US583521 | 1996-01-05 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0696582A true JPH0696582A (ja) | 1994-04-08 |
Family
ID=24333443
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3236558A Pending JPH0696582A (ja) | 1990-09-17 | 1991-09-17 | メモリアレイアーキテクチャ |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US5418737A (ja) |
| JP (1) | JPH0696582A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US7345516B2 (en) | 2004-04-16 | 2008-03-18 | Hynix Semiconductor, Inc. | Apparatus and method for adjusting slew rate in semiconductor memory device |
| JP2010266871A (ja) * | 1994-06-02 | 2010-11-25 | Accelerix Ltd | Ｉｃ（集積回路） |
Families Citing this family (30)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0696582A (ja) * | 1990-09-17 | 1994-04-08 | Texas Instr Inc <Ti> | メモリアレイアーキテクチャ |
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1995
- 1995-03-01 US US08/397,006 patent/US5648927A/en not_active Expired - Lifetime
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