KR20010086356A

KR20010086356A - 반도체 메모리

Info

Publication number: KR20010086356A
Application number: KR1020010005963A
Authority: KR
Inventors: 오노카즈키
Original assignee: 니시가키 코지; 닛뽄덴끼 가부시끼가이샤
Priority date: 2000-02-08
Filing date: 2001-02-07
Publication date: 2001-09-10
Also published as: JP3484388B2; TWI233126B; US20010017803A1; JP2001222898A; DE10103614A1; KR100392674B1; US6400623B2

Abstract

병렬 테스트 동작이 뱅크 각각으로부터의 비트가 병렬로 테스트되도록 하는 메모리 셀의 다수의 뱅크(10 및 20)를 포함한는 반도체 메모리(200)가 개시되어 있다. 일 실시예에 따르면, 반도체 메모리는 선택회로(110), 데이터 센스회로(120) 및 데이터 출력회로(130), 제어회로(140) 및 비교기(C1)를 포함하는 데이터 증폭기(30)를 포함한다. 정상적인 동작모드에서, 선택회로(110)는 수신 I/O버스(I0AT/N 및 IOBT/N)를 메모리 뱅크(10 및 20)로부터 수신하도록 결합되며 선택 제어신호(TR1 내지 TR4)에 기초하여 데이터 센스회로(120)에 의해 증폭될 데이터를 선택하여 판독/기록 버스(RWBST/N)에 출력한다. 테스트 동작모드에서 선택회로(110)는 메모리 뱅크(10 및 20)로부터의 수신 I/O버스(I0AT/N 및 IOBT/N)를 수신하도록 결합되며 메모리 뱅크(10 및 20) 각각으로부터의 데이터를 데이터 센스회로(120)에 결합시켜 증폭되어 비교기(C1)에 인가되도록 한다. 비교기(C1)는 데이터를 병렬로 비교하여 그 비교 결과를 판독/기록 버스(RWBST/N)에 출력한다. 상기와 같은 방식으로 데이터 증폭기(30)는 다수의 뱅크(10 및 20)에 의해 공용되고 또한 병렬적인 테스트 동작을 제공할 수 있다.

Description

반도체 메모리{SEMICONDUCTOR MEMORY}

본 발명은 반도체 기억장치에 관한 것으로서, 특히 병렬 다중 비트(multi-bit) 테스트가 효율적인 반도체 기억장치에 관한 것이다.

반도체 기억장치는 독립적으로 동작가능한 다수의 뱅크에 일반적으로 배치될 수 있다. 뱅크 각각은 로우 및 칼럼으로 배열된 메모리 셀을 포함하는 다수의 메모리 셀 플레이트 또는 어레이에 배치될 수 있다.

독립적으로 동작가능한 뱅크에서, 로우로 배열된 메모리 셀은 로우 디코터에 입력되는 하위 어드레스(로우 어드레스)에 의해 선택된다. 선택된 로우로 배열된메모리 셀로부터, 소정의 셀 또는 복수의 셀은 칼럼 디코더에 입력되는 상위 어드레스(칼럼 어드레스)에 의해 선택되다. 따라서, 메모리 셀 또는 메모리 셀의 그룹으로부터의 1비트는 반도체 기억장치로부터 판독되기 위해 선택될 수 있다.

판독 동작시에, 어드레스 값에 의해 선택된 데이터는 데이터선 또는 입/출력(I/O) 버스를 경유하여 메모리 셀 어레이로부터 출력된다. 상기 데이터는 그 후 데이터 증폭기(DAMP)에 의해 선택되어 판독/기록 버스(RWBS)에 출력된다. 상기 데이터는 그 후 출력 증폭기 또는 버퍼를 경유하여 반도체 메모리로부터 출력된다.

예시로서, 4개의 뱅크에 배치되고 16개의 데이터 입/출력 핀을 갖는 반도체 메모리에는 16개의 판독/기록 버스(RWBS) 및 64(16×4)개의 데이터 증폭기(DAMP)가 보통 배치될 것이다.

2개의 뱅크로 구성된 반도체 메모리를 도시하는 블럭도의 일 예가 도 3에 도시되어 있다.

도 3의 반도체 메모리는 뱅크 A 및 뱅크 B로서 도시된 2개의 독립적으로 동작가능한 뱅크(10, 20)를 포함한다. 각각의 뱅크(10, 20)는 I/O 버스(IOAT/N, IOBT/N)를 경유하여 데이터 증폭기(DAMP : 40)에 접속된다. 각각의 뱅크(10, 20)는 그 자신의 DAMP(40)를 포함한다. 상기로 인해 메모리 셀 어레이로부터 DAMP까지의 I/O 버스의 길이를 감소시켜 반도체 메모리의 동작속도가 증가하게 된다. 판독/기록 버스(RWBST/N)는 DAMP(40)의 출력을 수신한다. 보통, 칩상에는 데이터 핀당 하나의 판독/기록 버스(RWBST/N)만이 존재한다. 따라서, 16개의 외부 데이터핀(×16)의 경우에 단지 16개의 판독/기록 버스(RWBST/N)만이 존재한다. 판독/기록 버스(RWBST/N) 및 I/O 버스(IOAT/N, IOBT/N)는 데이터 및 상보형 데이터를 전송하는 "참" 및 "거짓"선 양쪽 모두를 포함한다.

정상의 판독 동작시에, 판독/기록 버스(RWBST/N)당 단지 하나의 DAMP(40)만이 인에이블 상태가 된다. 상기는 활성화된 뱅크(10, 20)에 따라 활성화 될 데이터 증폭기 인에이블 신호(DAE)에 기초를 두고 있다. 따라서, 뱅크 A(10) 및 뱅크 B(20)는 뱅크(10 또는 20)의 어느 한 쪽으로부터 데이터가 판독될 수 있는 동일한 판독/기록 버스(RWBST/N)를 공유할 수 있다.

그러나, 제조 파트에서 테스트 시간을 감소시키기 위해서, 다중 비트를 서로 비교하여 다중 비트가 병렬로 판독될 수 있게 하며 그 비교 결과가 데이터 핀상에 출력되게 하는 병렬 테스트가 실시될 수 있다. 그에 따라, 예컨대, 32비트를 갖는 ×16의 장치가 테스트 수율을 증가시킬 수 있는 한번의 판독 사이클에서 테스트 되도록 하여 테스트 시간을 줄이고 그에 따라 제조비용을 김소시킨다.

도 3의 구성에서, 병렬 테스트 모드는 뱅크(10 또는 20) 양쪽 모두를 활성화하고 DAMP(40) 양쪽 모두가 활성화되게 함으로써 실현될 수 있고 배선된 OR/NOR로서 출력이 되는 판독/기록 버스(RWBST/N)에 의해 동작할 수 있다. 상기 동작과정은 판독/기록 버스(RWBST/N)의 상보형 데이터를 하이의 논리/전압 레벨에 프리차지하고, 뱅크(10, 20)로부터 수신된 데이터가 0의 논리값 이었는지 또는 1의 논리값이었는지에 따라 각각의 DAMP(40)가 "T" 또는 "N"의 어느 하나를 풀링 다운(로우의 논리/전압 레벨)함으로써 달성된다. 병렬 테스트 모드에서, 동일한 데이터 논리값은 판독/기록 버스(RWBST/N)로부터의 하나의 데이터선만이 풀링 다운되는 "패스" 조건을 나타내는 각각의 뱅크(10, 20)로부터 출력된다. 그러나, 뱅크 A(10)가 뱅크 B(20)와는 다른 논리값을 출력하면, 하나의 DAMP(40)는 판독/기록 버스(RWBST/N)로부터의 데이터선의 하나를 풀링 다운할 것이고, 다른 DAMP(40)는 판독/기록 버스로부터의 다른 데이터선을 풀링 다운시켜 "실패" 조건을 나타낼 것이다. 상기의 "패스" 또는 "실패" 조건은 그 후 검출회로(도시도지 않음)에 의해 검출될 것이다.

도 4에 있어서, 종래의 DAMP(40)의 회로도가 설명되어 있다. 종래의 DAMP(40)는 도3의 반도체 메모리에서 사용될 수 있다.

종래의 DAMP(40)는 차동 증폭기(D1 - D3), 인버터(L20, L21),, 2비트의 NOR 게이트(L22, L23), 및 풀 다운 n-채널 절연 게이트 전계효과 트랜지스터(IGFET)(N5, N6)를 포함한다. 도 4에 도시된 상부의 종래의 데이터 증폭기(40)는 도 3의 뱅크 A(10)에 접속된 DAMP(40)에 대응한다. 도 4는 또한 도시된 풀 다운 IGFET(N7, N8)만을 갖는 박스로서 도시된 하부의 종래의 데이터 증폭기(40)를 포함한다. 그러나, 하부의 종래의 데이터 증폭기(40)는 종래의 상부의 데이터 증폭기(40)로서 동일한 소자를 포함한다. 하부의 종래의 데이터 증폭기(40)는 도 3의 뱅크 B(20)에 접속된 DAMP(40)에 대응한다.

상부의 종래의 데이터 증폭기(40)는 입력으로서 뱅크 A(10)로부터 데이터 I/O 선(IOAT) 및 상보형 데이터 I/O 선(IOAN) 수신한다. 상부의 종래의 데이터 증폭기(40)는 또한 입력으로서 데이터 증폭기 인에이블 신호(DAE)를 수신하고 판독/기록 버스(RWBST/N)에 접속된 출력을 갖는다.

종래의 데이터 증폭기(40)의 동작은 뱅크 A(10)에 접속된 종래의 데이터 증폭기를 참조하여 기술될 것이다. 데이터 증폭기 인에이블 신호(DAE)가 로우의 논리 레벨에 있는 경우에, 도 4의 상부의 종래 데이터 증폭기(40)는 디스에이블 상태가 된다. 데이터 증폭기 인에이블 신호(DAE)의 로우의 논리 레벨은 다른 증폭기(D1 - D3)에 인가되고 그에 따라 다른 증폭기(D1 - D3)를 디스에이블의 상태로 만든다. 데이터 증폭기 인에이블 신호(DAE)의 로우의 논리 레벨은 인버터(L20) 및 2입력의 NOR 게이트(L22, L23)를 통해 전파하여 n-채널 IGFET(N5, N6)을 로우의 논리 레벨로 강제하고 그에 따라 n-채널 IGFET(N5, N6)을 비도전 상태로 만든다.

데이터 증폭기 인에이블 신호(DAE)가 하이의 논리 레벨에 있는 경우에, 차동 증폭기(D1 내지 D3)는 인에이블 상태가 된다. 차동 증폭기(D1)는 데이터 선(IOAT)을 양의 입력 터미널에서 그리고 상보형 데이터 선(IOAN)을 음의 입력 터미널에서 수신하고 차동 증폭기(D2)는 데이터 선(IOAT)을 음의 입력 터미널에서 그리고 상보형 데이터선(IOAN)을 양의 입력 터미널에서는 수신한다. 차동 증폭기(D1) 및 차동 증폭기(D2)의 출력은 그 후 차동 증폭기(D3)의 양 및 음의 입력 터미널에 각각 인가된다. 상기와 같은 방식으로, I/O 버스(IOAT/N)를 상보형 방식으로 차동 증폭기(D1, D2)에 인가함으로써, 불균형을 초래하는 차동 증폭기(D1, D2)의 레이아웃 또는 공정의 변화는 제거될 수 있다. 차동 증폭기(D3)의 출력은 그 후 2입력 NOR 게이트(L22)를 경유하여 n-채널 IGFET(N5)의 게이트에 인가된다. 차동 증폭기(D3)의 출력은 또한 인버터(L21)를 경유하여 n-채널 IGFET(N6)의 게이트에 인가된다. 상기와 같은 방식에서, 만일, I/O 버스(IOAT/N)이 논리 1의 데이터를 전송한다면,n-채널 IGFET(N5)의 게이트는 로우의 상태에 유지될 것이고, n-채널 IGFET(N6)의 게이트는 하이의 상태가 될 것이다. 그러나, 만일 I/O 버스(IOAT/N)이 논리 0 데이터를 전송한다면, n-채널 IGFET(N6) 게이트는 로우의 상태에 유지될 것이고 n-채널 IGFET(N5) 게이트는 하이의 상태가 되어 판독/기록 버스(RWBST/N)선을 방전할 것이다.

종래의 데이터 증폭기(40)는 하부의 종래의 데이터 증폭기(40)가 뱅크 A(10) 대신에 뱅크 B(20)에 대응하는 입력을 갖는다는 점을 제외하고는 종래의 데이터 증폭기(40)와 같은 방식으로 동작한다는 점을 이해하여야 할 것이다.

필요로하는 데이터 증폭기(40)의 최소의 갯수는 칩상의 데이터 출력 핀의 갯수에 대응한다. 그러나, 전술한 바와 같이, 속도를 개선하기 위해 도 3의 반도체 메모리는 뱅크마다 하나의 핀당 하나의 데이터 증폭기(40)를 포함한다. 상기로 인해 하나 이상의 데이터 비트가 한번의 판독 동작에서 데이터 출력 핀당 테스트 되는 병렬 테스트 모드를 허용하여 테스트 시간의 감축 및 제조 비용을 줄일 수 있다.

그러나, 데이터 증폭기(40)가 뱅크마다 배치되는 경우에 다이 또는 칩의 크기는 증가되고, 보다 작은 칩이 단일한 웨이퍼상에 인쇄되어야 하기 때문에 제조 비용의 증가을 초래한다.

따라서, 두개의 대응 방안이 있는데, 테스트 수율을 높이기 위해 한번의 사이클에서 테스트되는 비트의 갯수를 증가시키는 것이 그 하나이다. 다른 하나는 칩사이즈가 작아야 한다는 것이다. 만일, 단일한 데이터 증폭기가 데이터 출력 핀당사용 된다면(데이터 증폭기는 다른 뱅크 중에서 공유된다), 칩의 사이즈는 감소된다. 그러나, 한 사이클에서 테스트되는 비트의 수는 데이터 출력 핀당 비트에 대해 제한이 있다. 또한, 보다 많은 데이터 증폭기가 예컨대, 데이터 출력 핀당 뱅크 당 하나가 칩상에 배치된다면, 병렬 테스트는 산출량을 개선할 수 있지만 칩의 크기가 증가한다.

본 발명에 따르면, 반도체 메모리는 정규의 판독 모드 및 병렬 테스트 모드를 포함한다. 상기 반도체 메모리는 데이터 증폭기에 결합된 다수의 뱅크를 포함한다. 정규의 동작 모드에서, 데이터 증폭기는 뱅크 중의 하나로부터 데이터를 선택하고 그 선택된 데이터를 판독/기록 버스에 출력한다. 병렬 테스트 모드에서, 데이터 증폭기는 다수의 뱅크로부터 데이터를 비교하여 그 비교결과를 출력한다.

본 발명의 일 특징에 따르면, 병렬 테스트 모드 및 정규 판독 모드를 갖는 반도체 기억 장치에서, 주소가 지정된 경우에 제1의 데이터 비트를 제공하는 메모리 셀로 구성된 제1의 뱅크와, 주소가 지정된 경우에 제2의 데이터 비트를 제공하는 메모리 셀로 구성된 제2의 뱅크와, 상기 제1의 뱅크로부터 상기 제1의 데이터 비트를 수신하며 상기 제2의 뱅크로부터 상기 제2의 데이터 비트를 수신하도록 결합된 데이터 증폭기를 포함하며, 상기 정규 판독 모드에서 상기 데이터 증폭기는 상기 제1 또는 제2의 데이터 비트의 데이터 출력을 공급하고, 상기 병렬 테스트 모드에서 상기 데이터 증폭기는 상기 제1 및 제2의 데이터 비트의 비교에 따라 비교결과의 출력을 공급하는 것을 특징으로 하는 반도체 기억 장치가 제공된다.

상기에서, 상기 정규 판독 모드에서 상기 데이터 증폭기는 선택 제어 신호값에 따른 데이터 출력용으로 상기 제1 또는 제2의 데이터 비트를 선택하는 것을 특징으로 하는 반도체 기억 장치가 제공된다.

상기에서, 상기 병렬 테스트 모드에서 상기 데이터 증폭기는 선택 제어 신호값에 따른 비교용으로 상기 제1 및 제2의 데이터 비트를 선택하는 것을 특징으로 하는 반도체 기억 장치가 제공된다.

상기에서, 상기 제1 및 제2의 데이터 비트를 전송하기 위한 제1 및 제2의 I/O 버스를 더 포함하고, 상기 데이터 증폭기는 상기 제1 및 제2의 I/O 버스에 결합된 센스 회로를 포함하며, 상기 정규 판독 모드에서 상기 센스 회로는 상기 제1 또는 제2의 데이터 비트 중의 하나를 증폭하며 상기 병렬 테스트 모드에서 상기 센스 회로는 상기 제1 및 제2의 데이터 비트 양쪽 모두를 증폭하는 것을 특징으로 하는 반도체 기억 장치가 제공된다.

상기에서, 상기 데이터 증폭기는 상기 병렬 테스트 모드에서 상기 제1 및 제2의 데이터 비트의 논리값을 비교하여 그 비교 결과의 출력을 공급하는 것을 특징으로 하는 반도체 기억 장치가 제공된다.

상기에서, 상기 정규 판독 모드에서의 데이터 출력 및 상기 병렬 테스트 모드에서의 비교 결과의 출력을 수신하도록 결합된 판독/기록 버스를 더 포함하는 것을 특징으로 하는 반도체 기억 장치가 제공된다.

상기에서, 상기 데이터 증폭기는 상기 데이터 출력을 공급하는 데이터 출력회로와, 상기 비교 결과를 공급하기 위한 비교기와, 데이터 증폭기 인에이블 신호 및 병렬 테스트 신호를 수신하도록 결합된 제어 회로를 포함하고, 상기 제어 회로는 상기 정규 판독 모드에서 데이터 출력 회로를 인에이블 상태로 만들고 상기 병렬 테스트 모드에서 상기 비교기를 인에이블 상태로 만드는 것을 특징으로 하는 반도체 기억 장치가 제공된다.

본 발명의 다른 특징에 따르면, 메모리 셀로 이루어진 다수의 뱅크로부터 데이터 비트를 수신하기 위해 결합된 데이터 증폭기를 포함하는 반도체 장치에서, 상기 데이터 증폭기는 다수의 증폭기 회로를 포함하고, 상기 다수의 증폭기 회로는 제1의 동작 모드에서 하나의 데이터 비트를 증폭하도록 구성되며 제2의 동작 모드에서 다수의 데이터 비트를 증폭하도록 구성된 것을 특징으로 하는 반도체 장치가 제공된다.

상기에서, 상기 다수의 증폭기 회로는 제 1 및 제2의 증폭기 회로를 포함하고, 상기 제1 및 제2의 증폭기 회로는 상기 제1의 동작 모드의 상태에 있는 경우에 하나의 데이터 비트를 증폭하기 위해 캐스케이드 방식(cascaded manner)으로 동작하도록 구성되는 것을 특징으로 하는 반도체 장치가 제공된다.

상기에서, 상기 제1 및 제2의 증폭기 회로는 상기 제2의 동작 모드의 상태에 있는 경우에 데이터의 별도의 비트를 증폭하도록 구성되는 것을 특징으로 하는 반도체 장치가 제공된다.

상기에서, 제1의 논리 레벨에 있는 경우에는 상기 제1의 동작 모두를 나타내고, 제2의 논리 레벨에 있는 경우에는 상기 제2의 동작 모드를 나타내는 모드 신호와, 메모리 셀로 이루어진 상기 다수의 뱅크 중의 하나로부터 상기 데이터 비트의 하나를 전송하는 제1의 I/O 버스를 더 포함하고, 상기 제1의 증폭기 회로는 제1의 증폭기 출력을 갖고 있으며, 상기 제2의 증폭기 회로는 제2의 증폭기 출력을 갖고 있으며, 상기 데이터 증폭기는 구성회로를 포함하며, 상기 구성 회로는 상기 제1의 I/O 버스에 결합된 제1의 선택 입력, 상기 제1의 증폭기 출력에 결합된 제2의 선택 입력, 상기 제2의 증폭기 입력부에 결합된 선택 출력 및 상기 모드 신호를 수신하도록 결합된 선택 제어를 하는 선택 게이트를 포함하고, 상기 선택 게이트는 상기 모드 신호가 상기 제2의 논리 레벨에 있을 때 상기 제1의 I/O 버스를 상기 제2의 증폭기 입력에 결합시키고 상기 모드 신호가 상기 제1의 논리 레벨에 있는 경우에 상기 제1의 증폭기 출력을 상기 제2의 증폭기 입력에 결합하는 것을 특징으로 하는 반도체 장치가 제공된다.

상기에서, 상기 제1 및 제2의 증폭기 회로로부터 데이터의 별도의 비트를 수신하기 위해 결합되고, 데이터의 상기 별도의 비트를 비교하여 비교 출력을 생성하도록 결합된 비교기를 더 포함하는 것을 특징으로 하는 반도체 장치가 제공된다.

상기에서, 제1의 동작 모드는 정규 판독 모드이고 상기 제2의 동작 모드는 병렬 테스트 모드인 것을 특징으로 하는 반도체 장치가 제공된다.

상기에서, 메모리 셀로 이루어진 상기 다수의 뱅크에 결합된 다수의 I/O 버스를 더 포함하며, 상기 데이터 증폭기는 상기 다수의 I/O 버스와 상기 다수의 증폭기 회로 사이에 결합된 선택회로를 포함하고, 상기 선택 회로는 상기 다수의 I/O 버스 중에서 적어도 하나에 대한 데이터를 수신된 뱅크 어드레스에 따라 다수의 증폭기 회로 중의 적어도 하나에 결합시키는 것을 특징으로 하는 반도체 장치가 제공된다.

본 발명의 다른 특징에 따르면, 제 1 및 제2의 동작 모드를 포함하는 데이터 증폭기에 있어서, 제1의 데이터 입력 및 제2의 데이터 입력을 수신하도록 결합되어 있으면서 제1의 선택 출력 및 제2의 선택 출력을 제공하도록 제1의 동작 모드에서 적어도 하나의 선택 제어 신호에 따라 제1의 데이터 입력 또는 제2의 데이터 입력을 선택하며, 제 2의 동작 모드에서 상기 제1 및 제2의 선택 출력을 제공하도록 상기 제1의 데이터 입력 및 상기 제2의 입력 데이터 양쪽 모두를 선택하는 선택 회로와, 상기 제1 및 제2의 선택 출력을 수신하며 상기 제1의 동작 모드에서 데이터 센스 증폭기의 출력을 제공하도록 상기 제1 및 제2의 선택 출력을 증폭하고 상기 제1 및 제2의 비교 출력을 제공하기 위해서 상기 제1 및 제2의 선택 출력을 증폭하는 데이터 센스 증폭기와, 상기 데이터 센스 증폭기의 출력을 수신하고 상기 제1의 동작 모드에서 데이터 출력을 제공하는 데어터 출력 회로와, 상기 제1 및 제2의 비교 출력을 수신하고 상기 제2의 동작 모드에서 비교 결과 출력을 제공하는 비교기를 포함하는 것을 특징으로 하는 데이터 증폭기가 제공된다.

상기에 있어서, 모드 신호와 데이터 증폭기 인에이블 신호를 수신하며 데이터 센스 증폭기 인에이블 신호 및 비교기 인에이블 신호를 생성하는 제어 회로와,

상기 데이터 센스 증폭기 신호를 수신하도록 결합된 데이터 센스 증폭기와,

상기 비교기 인에이블 신호를 수신하도록 결합된 비교기를 더 포함하는 것을 특징으로 하는 데이터 증폭기가 제공된다.

상기에 있어서, 상기 제어 회로는 상기 비교기 인에이블 신호의 생성을 지연시키는 지연 소자를 더 포함하는 것을 특징으로 하는 데이터 증폭기가 제공된다.

상기에 있어서, 상기 제어 회로는 데이터 출력 회로 인에이블 신호를 생성하고 상기 데이터 출력 회로는 상기 데이터 출력 회로 인에이블 신호를 수신하도록 결합된 것을 특징으로 하는 데이터 증폭기가 제공된다.

상기에 있어서, 상기 데이터 증폭기는 상기 제1 및 제2의 데이터 입력을 제1 및 제2의 메모리 어레이로부터 수신하고 상기 선택 제어 신호는 상기 제1의 동작 모드에서 메모리 어레이 어드레스에 대응하는 것을 특징으로 하는 데이터 증폭기가 제공된다.

상기에 있어서, 상기 제1의 동작 모드는 정규 판독 모드이고 상기 제2의 동작 모드는 병렬 테스트 모드인 것을 특징으로 하는 데이터 증폭기가 제공된다.

도 1은 제1 실시예에 따른 데이터 증폭기의 회로도.

도 2는 일 실시예에 따른 반도체 메모리의 개략적인 블록도.

도 3는 종래의 반도체 메모리의 개략적인 블록도.

도 4는 종래의 데이터 증폭기의 회로도.

도 5는 제2 실시예에 따른 데이터 증폭기의 회로도.

본 발명의 다양한 실시예는 도면 번호를 참조하여 상세히 기술될 것이다.

도 2에 있어서, 제1의 실시예에 따른 반도체 메모리가 설명되며 상기 반도체 메모리에는 도면 부호 200이 부여될 것이다. 반도체 메모리(200)는 뱅크 A 및 뱅크 B로서 도시된 두개의 독립 동작이 가능한 뱅크(10, 20)를 포함한다. 도 3에 도시된 종래의 기술과는 다르게, 도 2의 반도체 메모리(200)는 두개의 뱅크(10, 20) 사이에서 데이터 증폭기(30)를 공유한다. 단지 두개의 뱅크(10, 20)만이 도시되었지만 일반적으로 두개 이상의 뱅크(예컨대, 2, 4, ...)가 반도체 메모리(200)에 존재할수 있다.

각각의 뱅크(10 또는 20)는 다수의 메모리 셀 플레이트 또는 어레이에 배치되는 것으로서 상기 셀 플레이트 또는 어레이는 로우 및 칼럼으로 배치된 메모리 셀을 포함한다. 메모리 셀은 로우 및 칼럼 어드레스 값에 따라 선택될 수 있다. 각각의 뱅크는 메모리 셀, 센스 증폭기, 로우 디코더 및 칼럼 디코더를 포함할 수 있고 일반적으로 잘 공지되어 있으므로 상세한 설명은 생략한다.

도 2의 반도체 메모리(200)에서, 뱅크 A(10) 및 뱅크 B( 20)는 I/O 버스(IOAT/N, IOBT/N)를 통해 데이터 증폭기(DAMP : 30)에 각각 결합되어 있다. 상기 I/O 버스(IOAT/N, IOBT/N)는 뱅크 A(10) 및 뱅크 B( 20)를 통해 데이터를 각각 전송하는데 사용된다. 비록, 도시되지는 않았지만, I/O 버스(IOAT/N, IOBT/N)는 기록 증폭기에 결합될 수 있지만, 상기 기록 증폭기는 본 발명의 상세한 설명에는 필요치 않기 때문에 도면에서 생략한다.

데이터 증폭기(DAMP 30), 기록 증폭기(도시되지 않음)는 판독/기록버스(RWBST/N)에 결합된다. 판독 동작시에 데이터를 데이터 I/O 핀에 인가하고 기록 동작시에 데이터를 데어터 I/O 핀으로부터 수신하는 입/출력(I/O) 버퍼에 결합될 수 있다. 상기 데이터 I/O 핀은 칩의 외부에 배치된다.

전술한 바와 같이, 도 3에 도시된 종래의 기술과는 다르게도 2의 반도체 메모리(200)는 두 뱅크(10, 20) 사이에 데이터 증폭기(30)를 공유한다.

도 1에 있어서, 본 발명의 일 실시예에 따른 데이터 증폭기(30)의 회로도가 설명되어 있다. 데이터 증폭기(30)는 선택 회로(110), 데이터 센스 회로(120), 데이터 출력 회로(13), 제어 회로(140) 및 비교기(C1)를 포함할 수 있다.

선택 회로(110)는 뱅크 A(10)로부터 I/O 버스(IOAT/N) 상의 데이터 및 뱅크 B(20)로부터 I/O 버스(IOBT/N) 상의 데이터를 수신하도록 결합된다. 또한, 선택 회로(110)는 선택 제어 신호(TR1 내지 TR4)를 수신하도록 결합된다. 선택 회로(110)는 데이터 센스 회로(120)에 출력을 제공한다. 선택 제어 신호(TR1 - TR4)는 I/O 버스(IOAT/N, IOBT/N)의 데이터가 데이터 센스 회로(120)에 패스되는가를 판정한다. 선택 회로(110)는 4개의 선택 게이트(T11-12 내지 T41-42)를 포함한다. 선택 게이트(T11-12 내지 T41-42)는 선택 제어 신호(TR1 - TR4)를 수신하도록 각각 결합된다. 선택 게이트(T11-12 내지 T41-42)는 선택 제어 신호(TR1 - TR4)가 선택 상태에 있는 경우에는 I/O 버스(IOAT/N 또는 IOBT/N)와 데이터 센스 회로(120) 사이에 낮은 임피던스 패스(path)를 제공하고, 선택 제어 신호(TR1 - TR4)가 비선택 상태에 있는 경우에는 I/O 버스(IOAT/N 또는 IOBT/N)와 데이터 센스 회로(120) 사이에 높은 임피던스 패스(path)를 제공한다.

데이터 센스 회로(120)는 선택 회로(110)로부터의 출력 및 데이터 증폭기 인에이블 신호(DAE)를 수신하도록 결합된다. 데이터 센스 회로(120)는 또한 제어 회로(140)로부터의 출력을 수신하도록 결합된다. 데이터 센스 회로(120)는 데이터 출력 회로(130) 및 비교기(C1)에 출력을 제공한다. 데이터 센스 회로(120)는 차동 증폭기(D1 - D3)를 포함한다. 상기 차동 증폭기(D1, D2)는 인에이블 신호로서 데이터 증폭기 인에이블 신호를 수신한다. 차동 증폭기(D1, D2)는 선택 회로(110)로부터의 출력을 수신할 수 있고 비교기(C1) 및 차동 증폭기(D3)에 대한 출력을 제공한다.차동 증폭기(D3)는 인에이블 신호로서 제어 회로(140)으로부터의 출력을 수신한다. 차동 증폭기(D3)는 데이터 출력 회로(130)에 대한 출력을 제공한다.

데이터 출력 회로(130)는 데이터 출력 인에이블 신호로서 제어 회로(140)로부터의 출력을 수신한다. 데이터 출력 회로(130)는 또한 데이터 센스 회로(120)로부터의 출력을 수신한다. 데이터 출력 회로(130)는 판독 기록 버스(RWBST/N)에 출력을 제공한다. 데이터 출력 회로(130)는 인버터(L2), 2-입력 NOR 게이트(L3, L4), 및 풀다운(pull down) n-채널 IGFET(N1, N2)를 포함한다.

제어 회로(140)는 데이터 증폭기 인에이블 신호(DAE) 및 병렬 테스트 인에이블 신호(PTEST)를 수신하고, 데이터 센스 회로(120), 데이터 출력 회로(130), 비교기(C1)에 제어 출력을 제공한다. 제어 회로는 인버터(L1, L9), 2-입력 NAND 게이트(L10, L11) 및 지연 소자(L12)를 포함할 수 있다.

비교기(C1)는 제어 회로(140)로부터의 제어 출력 및 데이터 센스 회로(120)로부터의 출력을 수신하고 그 데이터 비교 결과를 I/O 버스(IOAT/N)에 제공한다. 비교기(C1)는 인버터(L5), 2-입력 NOR 게이트(L6, L7), 조합 논리 게이트(AND-NOR)(L8), 및 풀다운 n-채널 IGFET(N3, N4)을 포함한다.

도 1에 도시된 데이터 증폭기(30)의 동작이 이하에서 기술될 것이다.

스탠바이 동작 또는 프리차지 동작시에, 데이터 증폭기 인에이블 신호(DAE)는 로우의 논리 레벨에 있고 데이터 증폭기(30)는 디스에이블 상태가 된다. 로우의 논리 레벨은 그들을 디스에이블의 상태로 놓아 두는 차동 증폭기(D1, D2)의 인에이블 입력에서 수신된다. 또한 데이터 증폭기 인에이블 신호(DAE)의 로우의 논리 레벨은 NAND 게이트(L10)에 의해 수신되고 그에 따라 인버터(L1)에 의해 또한 반전될 수 있는 하이의 출력을 생성한다. 따라서, 로우의 논리 레벨은 차동 증폭기(D3)의 인에이블 입력에 제공되어 그것을 디스에이블 상태로 놓을 수 있다. NAND 게이트(L10)의 하이의 논리 출력은 NOR 게이트(L3, L4)에 입력으로서 제공될 수 있고 n-채널 IGFET(N1, N2)의 게이트를 로우로 강제할 수 있고 그에 따라 데이터 출력 회로(130)를 디스에이블 상태로 만들 수 있다. 데이터 증폭기 인에이블 신호(DAE)의 로우의 논리 레벨은 NAND 게이트(L11)에 의해 또한 수신될 수 있고 그에 따라 하이의 출력을 생성한다. 상기 하이의 출력은 지연 소자(L12)를 통해 NOR 게이트(L7, L8)에 제공될 수 있다. 따라서, n-채널 IGFET(N3, N4)의 게이트는 로우로 강제되어 비교기(C1)를 디스에이블 상태로 만든다.

다수의 뱅크를 포함하는 반도체 메모리의 정규 데이터 판독 동작 모드에서, 병렬 테스트 신호(PTEST)는 로우의 레벨에 있다. 뱅크(10 또는 20)는 활성화되어 I/O 버스(IOAT/N 또는 IOBT/N)상으로 데이터를 생성한다. 정규의 동작 모드에서, 뱅크(10 또는 20)의 단지 하나만이 한번에 기록되거나 판독된다.

하나의 예시로서, 정규의 판독 동작 모드에서 데이터는 뱅크 A(10)로부터 판독된다고 가정한다. 데이터는 뱅크 A(10)로부터 I/O 버스(IOAT/N)상으로 생성된다. 선택 제어 신호(TR1)는 활성 상태(하이의 논리상태)에 있고 따라서, 선택 게이트(T11 - 12)는 I/O 버스(IOAT/N)상의 데이터를 차동 증폭기(D1)의 양 및 음의 입력 터미널 각각까지 넘겨준다. 동시에 선택 제어 신호(TR2)는 활성상태에 있고 그에 따라 선택 게이트(T21 - T22)는 I/O 버스(IOAT/N)상의 데이터를 차동증폭기(D2)의 양 및 음의 입력 터미널 각각까지 넘겨준다.

데이터가 차동 증폭기(D1, D2)의 입력 터미널에 인가되고 그에 따라 센스용의 충분한 전압차의 발생을 달성한 직후 데이터 증폭기 인에이블 신호(DAE)는 활성 상태(하이의 논리 상태)가 된다. 데이터 증폭기 인에이블 신호(DAE)가 활성화 되는 경우에 차동 증폭기(D1, D2)는 활성화 되고 센싱된 데이터 출력을 차동 증폭기(D3)의 양 및 음의 각각의 입력 터미널상으로 구동한다. 차동 증폭기(D1, D2)는 또한 센싱된 데이터 출력을 비교기(C1)에 구동한다. 그러나, 병렬 테스트 신호(PTEST)는 디스에이블 상태(로우의 논리 상태)에 있기 때문에 하이의 논리 레벨은 NOR(L7)의 입력 및 조합 논리 게이트(L8)의 NOR 입력상으로 구동된다. 따라서, 비교기(C1)는 n-채널 IGTET(N3, N4)의 제어 게이트를 로우 상태로 강제함으로써 디스에이블 된다. PTEST의 로우의 논리 레벨은 인버터(L9)를 경유하여 NAND 게이트(L10)를 인에이블 하는데 사용될 수 있다. NAND 게이트(L10)가 인에이블 상태가 되므로 데이터 증폭기 인에이블 신호(DAE)는 활성화되고 차동 증폭기(D3)는 데이터 증폭기 인에이블 신호(DAE)가 NAND(L10) 및 인버터(L1)를 통해 전파된 후 차동 증폭기(D3)는 인에블 상태가 된다. 따라서, 차동 증폭기(D3)는 I/O 버스(IOAT/N)상의 데이터 논리 레벨을 나타내는 출력 신호를 데이터 출력 회로(130)에 생성한다. 데이터 증폭기 인에이블 신호(DAE)가 하이의 논리 레벨에 있고 PTEST가 로우의 논리 레벨에 있으므로 NAND(L10)는 로우의 논리 레벨을 NOR 게이트(L3, L4)의 입력에 제공하고 따라서 그들을 인 에이블 상태로 한다. 따라서, 만일, 데이터 센스 회로(120)가 I/O 버스(IOAT/N)상의 논리 1을 수신한다면 데이터 센스 회로(120)는 논리 0(로우의 전압레벨)을 n-채널 IGFET(N1)의 게이트에 생성하는 NOR(L3)에 논리 하이의 출력을 제공한다. 논리 하이의 출력은 NOR(L4)에 의해 수신되는 논리 로우의 출력을 생성하는 인버터(L2)에 인가될 수 있다. NOR(L4)는 차례로 논리 하이(하이의 전압 레벨)를 n-채널 IGFET(N2)의 게이트에 생성한다. 따라서, 판독 기록 버스선(RWBSN)은 프리차지된 하이 레벨로부터 n-채널 IGFET(N2)을 통해 접지 레벨 또는 VSS를 향해 방전된다. 또한, 데이터 센스 회로(120)가 I/O 버스(IOAT/N)상의 논리 0을 수신한다면 데이터 센스 회로(120)는 논리 하이(하이의 전압 레벨)을 n-채널 IGFET(N1)의 게이트에 생성할 수 있는 NOR(L3)에 논리 로우의 출력을 제공한다. 또한, 논리 로우의 출력은 n-채널 IGFET(N2)의 게이트에 논리 로우(로우의 전압 레벨)을 생성하는 NOR(L4)에 의해 수신될 수 있는 논리 하이의 출력을 생성하는 인버터(L2)에 인가된다. 따라서, 판독/기록 버스선(RWBST)은 프리차지된 하이의 레벨로부터 N-채널 IGFET(N1)를 통해 VSS 또는 접지 레벨을 향해 방전된다.

뱅크 B(20)로부터 데이터를 판독하는 경우에 데이터 증폭기(30)는 선택 제어 신호(TR3, TR4)는 활성화되고 선택 제어 신호(TR1, TR2)신호가 디스에이블 된다는 것을 제외하고는 일반적으로 뱅크 A(10)로부터 데이터를 판독하는 경우와 동일한 방식으로 동작한다.

따라서, 뱅크 A(10)로부터 데이터를 판독하는 경우에 선택 제어 신호(TR1, TR2)는 활성화되고 선택 제어 신호(TR3, TR4)는 디스에이블 상태가 된다. 그러나, 뱅크 B(20)로부터 데이터를 판독하는 경우에 선택 제어 신호(TR3, TR4)는 활성화되고 선택 제어 신호(TR1, TR2)는디스에이블 상태가 된다. 정규 판독 동작시에 선택제어 신호는 선택 제어 신호(TR1, TR2)가 뱅크 A의 어드레스에 대응하며 선택 제어 신호(TR34, TR4)는 BANK B의 어드레스에 대응한 채 뱅크 어드레스레스로서 나타난다.

이하, 데이터 증폭기(30)의 동작이 반도체 메모리(200)가 병렬 테스트 모드에서 동작하는 경우에 설명될 것이다.

다시, 도 1에 있어서, 제1의 병렬 테스트 동작 모드에서, PTEST는 논리 하이 레벨에 있고 선택 제어 신호(TR1, TR4)는 인에이블 되고 선택 제어 신호(TR2, TR3)는 디스에이블 상태가 된다. PTSET가 논리 하이 레벨에 있으므로 차동 증폭기(D3)는 인버터(L9), NAND 게이트(L10) 및 인버터(L1)를 경유하여 제어 회로(140)에 의해 디스에이블 상태가 되고 인버터(L1)는 논리 로우 레벨을 차동 증폭기(D3)의 인에이블 입력에 인가한다. 또한, 데이터 출력 회로(130)는 인버터(L9) 및 NAND 게이트(L10)를 경유하여 디스에이블 상태가 되고 NAND 게이트(L10)는 논리 하이를 NOR 게이트(L3, L4)의 입력에 인가한다.

병렬 테스트 모드에서, 뱅크 A(10) 및 뱅크 B(20)의 데이터는 로우 및 칼럼 어드레스에 의해 선택되듯이 I/O 버스(IOAT/N, IOBT/N)에 각각 인가된다. 뱅크 A(10)로부터의 데이터는 선택 게이트(T11 - T12)를 통해 차동 증폭기(D1)에 인가된다. 뱅크 B(20)로부터의 데이터는 선택 게이트(T41 - T42)를 통해 차동 증폭기(D2)에 인가된다. 데이터 증폭기 인에이블 신호(DAE)신호는 그 후 논리 하이 레벨로 활성화 되고 그에 따라 차동 증폭기(D1, D2)를 활성화시킨다. 차동 증폭기(D1, D2)는 수신된 데이터를 증폭하고 그것을 비교기(C1)에 입력으로서 인가한다. PTEST는 논리 하이 레벨에 있으므로 비교기(C1)는 그 후 NAND 게이트(L11) 및 지연 소자(L12)를 경유하여 인에이블 상태가 된다. 지연 소자(L12)는 비교기(C1)에 의해 정확히 평가되도록 차동 증폭기(D1, D2)가 I/O 버스(IOAT/N, IOBT/N)로부터의 데이터를 충준한 전위 레벨까지 증폭하는 것을 보장하게 한다. 지연 소자(L12)는 단일한 엣지 지연 소자에 한정되지 않지만, 비교기(C1)의 빠른 디스에이블 상태 뿐만 아니라 비교기(C1)의 지연된 인에이블 상태를 보장하는 단일한 엣지 지연 소자(본 예에서는 음의 엣지 지연)이다.

주목할 점은 병렬 테스트 모드에서, 뱅크 A(10)로부터의 데이터는 비반전 방식으로 차동 증폭기(D1)에 입력되지만, 뱅크 B(20)로부터의 데이터는 반전 방식으로 차동 증폭기(D2)에 입력된다. 따라서, 뱅크(10, 20)로부터의 데이터의 판독은 대등(동일한 논리 레벨)하게 된 후 차동 증폭기(D1, D2)는 서로에 대해 반대의 논리적인 레벨의 출력을 갖게 된다. 예컨대, I/O 버스(IOAT/N)가 하이의 논리 레벨을 갖는 데이터를 전송하는 경우에 차동 증폭기(D1)는 하이의 논리 레벨 및 그 역의 논리 레벨을 갖는 출력을 생성한다. 그러나, I/O 버스(IOBT/N)가 하이의 논리 레벨을 갖는 데이터를 전송하는 경우에 차동 증폭기(D2)는 로우의 논리 레벨 및 그 역의 논리 레벨을 갖는 출력을 생성한다.

I/O 버스(IOAT/N, IOBT/N)상의 데이터가 서로 일치하지 않는 경우에 차동 증폭기(D1, D2)의 출력은 동일한 논리 레벨에 있다. 상기 상태로 인해 NOR(L6)로의 적어도 하나의 입력은 논리 1이 되고 그에 따라 NOR(L6)의 출력은 n-채널 IGFET(N3)의 게이트를 하이로 강제하는 논리적인 로우 상태가 된다. 또한, 조합 논리 게이트(L8)의 AND부로의 적어도 하나의 입력은 논리적인 로우이고 그에 따라 조합 논리 게이트(L8)의 출력은 n-채널 IGFET(N4)의 게이트를 하이로 강제한다. n-채널 IGFET(N3, N4)의 게이트가 양쪽 모두 하이이므로 RWBST/N 버스의 판독/기록 데이터선은 로우의 논리 레벨(VSS)에 풀링된다.

I/O 버스(IOAT/N, IOBT/N) 양쪽 모두가 논리 1을 전송하는 경우에 차동 증폭기(D1)의 출력은 논리 하이의 상태이고 차동 증폭기(D2)는 논리적인 로우의 상태가 된다. 따라서, NOR(L6)로의 입력 양쪽 모두는 논리 하이의 출력을 생성하는 논리 로우이다. NOR(L7)의 입력에 인가된 상기 논리적인 하이의 출력은 n-채널 IGFET(N3)의 게이트를 논리적인 로우 레벨에 강제한다. 또한 조합 논리 게이트(L8)의 AND부로의 입력 양쪽 모두는 논리적인 로우이고 상기 상태는 n-채널 IGFET(N4)의 게이트를 논리적인 하이 레벨로 강제한다. n-채널 IGFET(N3)의 게이트가 논리적인 로우 레벨에 있고 n-채널 IGFET(N4)의 게이트가 논리 하이 레벨에 있기 때문에 판독/기록 데이터선(RWBST)은 프리차지된 하이의 논리 레벨 상태를 유지하고 판독/기록 데이터선(RWBSN)은 논리적인 로우 레벨로 풀링이 된다. 상기는 데이터값 1의 일치 조건을 나타낸다.

I/O 버스(IOAT/N, IOBT/N) 양쪽 모두가 논리 0을 전송하는 경우에, 차동 증폭기(D1)의 출력은 논리적인 로우의 상태이고 차동 증폭기(D2)의 출력은 논리 하이의 상태이다. 따라서, NOR(L6)로의 입력 양쪽 모두는 논리적인 로우의 출력을 생성하는 논리 하이의 상태이다. NOR(L7)의 입력에 인가된 상기 논리 로우의 출력은 n-채널 IGFET(N3)의 게이트를 논리 하이의 레벨로 강제한다. 또한, 조합 논리게이트(L8)의 AND부로의 입력 양쪽 모두는 논리 하이의 상태이고 상기의 논리 상태는 n-채널 IGFET(N4)의 게이트를 논리 로우의 레벨로 강제한다. n-채널 IGFET(N3)의 게이트가 논리 하이의 레벨이고 n-채널 IGFET(N4)의 게이트가 논리 로우의 레벨이기 때문에 판독/기록 데이터선(RWBSN)은 프리차지된 하이의 논리 레벨 상태에 있고 판독/기록 데이터선(RWBST)은 논리적인 로우 레벨로 풀링이 된다. 상기는 데이터값 0의 일치 조건을 나타낸다.

요약하면, 비교기(C1)는 뱅크(10, 20)로부터의 데이터 판독이 일치하는 경우에 참의 데이터값을 판독/기록 버스(RWBSN/T)에 인가한다. 예컨대, 만일 데이터값 양쪽 모두가 로우 상태 또는 0이라면, 일치가 되어 비교기(C1)는 판독/기록 데이터선(RWBST)을 풀링 다운하고 그에 따라 양쪽 비트 모두가 0으로 일치함을 나타낸다. 만일 데이터값 양쪽 모두가 논리 하이 상태 또는 1이라면, 일치가 되어 비교기(C1)는 판독/기록 데이터선(RWBSN)을 풀링 다운하고 그에 따라 양쪽 비트 모두가 1에 일치함을 나타낸다. 데이터가 일치하지 않는 경우에 하나의 뱅크(10 또는 20)로부터의 데이터값은 논리 0이고 다른 한쪽의 뱅크(10 또는 20)으로부터의 데이터값은 논리 1이다. 상기와 같은 에러 또는 불일치의 경우에, 판독/기록 데이터 버스(RWBST/N)으로부터의 판독/기록 데이터선 양쪽 모두는 논리적인 로우 또는 접지(VSS) 레벨에 풀링이 된다.

표 I은 반도체 메모리가 병렬 테스트 모드에서 동작하는 경우에 판독/기록 버스(RWBST/N) 및 및 뱅크(10, 20)로부터의 데이터 출력 사이의 관계를 도시하고 있다.

IOAT/N	IOBT/N	IGFET(N3)의게이트	IGFET(N4)의게이트	RWBST	RWBSN
L	L	H	L	L	H
L	H	H	H	L	L
H	L	H	H	L	L
H	H	L	H	H	L

전술한 바와 같이, 종래방식의 반도체 메모리에서, 데이터 증폭기는 뱅크마다 제공될 수 있다. 상기와 같은 구성으로는 단지 칩 사이즈를 크게하는 역효만을 얻게 되다. 칩 사이즈를 줄이기 위해서 데이터 증폭기는 공유되어 병렬 테스트 능력을 제한하지 않는다.

개시된 실시예에서, 데이터 증폭기(30)는 다수의 뱅크에 의해 공유되어 병렬/멀티 비트 테스트 동작을 가능하게 한다. 주목할 점은 도 1의 실시예는 종래의 판독 동작 모드에서 보다는 병렬 테스트 모드에서 상이하게 차동 증폭기)(D1, D3)를 구성하고 있고 그에 따라 병렬 테스트 모드는 추가의 차동 증폭기(D1 - D3)가 없이도 실현될 수 있다는 점이다. 더욱 상세하게는, 종래의 판독 방법에서는 차동 증폭기(D1 - D3)는 함께 사용되어 수신된 데이터의 단일 비트를 증폭하기 위해 캐스케이드(cascade) 방식으로 배치될 수 있다. 그러나, 병렬 테스트 모드에서 차동 증폭기(D1, D2)는 병렬로 테스트 되는 분리된 하나의 데이터를 각기 증폭하는데 사용된다.

도 5에 있어서, 4개의 뱅크에 의해 공유된 일 실시예에 따른 데이터 증폭기의 회로도가 설명되고 그 데이터 증폭기에는 도면번호 500이 부여될 것이다. 데이터 증폭기(500)는 선택 회로(510), 데이터 센스 회로(520), 데이터 출력회로(530), 제어 회로(540), 및 비교기(C2)를 포함한다.

선택 회로(510)는 선택 게이트(60, 61)를 포함한다. 각각의 선택 게이트(60, 61)는 4 대 1 선택기 또는 멀티플렉서이다. 선택 게이트(60)는 I/O 버스선(IOAT - IODT)을 2비트 뱅크 어드레스(BA0/1)의 값에 기초하여 통과시킨다. 선택 게이트(61)는 I/O 버스선(IOAN - IODN)을 2비트 뱅크 어드레스(BA0/1)의 값에 기초하여 통과시킨다. 상기와 같은 방식에서, 정규 판독 모드에서 하나의 뱅크(BANK A - D)는 데이터 센스 회로(520)에 결합된 I/O 버스(IOAT/N - IODT/N)를 갖는다.

데이터 센스 회로(520)는 4개의 차동 증폭기(D1 내지 D4) 및 테스트 구성 회로(550)를 포함한다. 정규 데이터 판독 모드에서, 테스트 구성 회로(550)는 데이터 센스 회로(520)로부터 데이터를 차동 증폭기(D1, D2)에 넘겨준다. 또한, 정규의 데이터 판독 모드에서, 테스트 구성 회로(550)는 캐스케이드 구조로 동작ㅁ하도록 차동 증폭기(D1 내지 D4)를 구성한다. 차동 증폭기(D1)는 선택된 I/O 버스(IOAT/N - IODT/N)로부터 데이터를 비반전방식으로 수신하도록 구성된다. 차동 증폭기(D2)는 반전 방식으로 선택된 I/O 버스(IOAT/N - IODT/N)로부터 데이터를 수신하도록 구성된다. 차동 증폭기(D3)는 그 출력을 수신하기위해 차동 증폭기(D1, D2)와 캐스케이드된다고 여겨지며 비반전 데이터를 증폭한다. 차동 증폭기(D4)는 그 출력을 수신하기 위해 차동 증폭기(D1, D2)와 캐스케이드된다고 여겨지며 반전 데이터를 증폭한다. 따라서, 정규 판독 모드에서, 데이터 센스 회로(520)는 비반전 및 반전 데이터를 데이터 출력 회로(530)에 대해 생성한다.

병렬 테스트 모드에서, 테스트 구성 회로(550)는 차동 증폭기(D1, D4)를 구성하고 그들은 I/O 버스(IOAT/N 내지 IODT/N)의 각각으로부터 데이터를 각각 수신하여 증폭한다. 상기 데이터는 그 후 비교기(C2)에 인가된다. 상기와 같은 방법으로, 4개 모두의 뱅크로부터의 데이터는 4비트 병렬 테스트 비교를 위해 수신되어 증폭된다.

테스트 구성 회로(550)는 선택 게이트(50 내지 57)를 포함한다. 선택 게이트는 선택 제어 신호로서 PTEST신호를 수신하는 2대1 선택기 또는 멀티플렉서이다. 정규 모드에서, PTEST는 로우이고 선택 게이트(50 내지 57)는 "A" 입력을 출력 "Y"에 넘겨준다. 상기와 같은 방법으로, 선택 회로(510)에 의해 선택된 I/O 버스(IOAT/N - IODT/N)는 차동 증폭기(D1, D2)에 넘겨지고 차동 증폭기(D1 내지 D4)는 캐스케이드 구성으로 구성될 수 있다. 그러나, 병렬 테스트 모드에서, PTEST는 하이이고 선택 게이트(50 내지 57)는 "B" 입력을 출력 "Y"에 넘겨준다. 상기와 같은 방법으로, 각각의 차동 증폭기(D1 내지 D4)는 별도의 I/O 버스(IOAT/N 내지 IODT/N)로부터의 입력을 수신하도록 구성된다. 더욱, 상세하게는 차동 증폭기(D1)는 IOAT/N으로부터 데이터를 수신한다. 차동 증폭기(D2)는 IOBT/N으로부터 데이터를 수신한다. 차동 증폭기(D3)는 IOCT/N으로부터 데이터를 수신한다. 차동 증폭기(D4)는 IODT/N으로부터 데이터를 수신한다.

차동 증폭기(D1 내지 D4)는 데이터 증폭기 인에이블 신호(DAE)신호를 수신하아ㅕ 그에 의해 인에이블/디스에이블된다.

데이터 출력 회로(530) 및 제어 회로(540)는 일반적으로 도1의 실시예에서 제어 회로(140) 및 데이터 출력 회로(130)와 동일한 방식으로 작동된다.

비교기(C2)는 입력 터미널(IN1 내지 IN4)에서 4개의 데이터 비트를 수신한다. 비교기(C2)는 4비트의 비교 회로로서 병렬 테스트 모드가 인에이블 상태인 경우에 n-채널 IGFET(N4)의 게이트에 비교 결과(QT, QN)를 각각 생성한다. 만일 비교기(C2)로의 4개의 데이터 비트 입력이 논리 1의 상태에 있으면, RWBST는 하이상태를 유지하고 RWBSN은 로우로 풀링이되고 그에 따라 비교 1 패스 조건을 나타낸다. 만일 비교기(C2)로의 4개의 데이터 비트 입력이 논리값이 0의 상태에 있으면, RWBST는 로우로 풀링이 되고 RWBSN은 하이를 유지하고 그에 따라 비교 0 패스 조건을 나타낸다. 비교기(C2)로의 4개의 데이터의 입력이 다른 어느 것에 비해 다른 논리레벨을 갖는다면 RWBST 및 RWBSN 양쪽 모두는 로우로 풀링이 되어 비교 실패의 조건을 나타낸다.

데이터 증폭기(500)는 4개의 다른 뱅크(뱅크스 A -D)로부터 I/O 버스(IOAT/N 내지 IODT/N)상의 데이터를 수신한다. 정규 판독 모드에서, 데이터 증폭기(500)는 뱅크(뱅크 A, B, C, 또는 D)로부터의 데이터 판독/기록 버스(RWBST/N)상의 데이터를 출력한다. 데이터 증폭기(500)에 의해 출력된 데이터를 갖는 I/O 버스(IOAT/N - IODT/N)는 2비트의 뱅크 어드레스(BA0/1)에 따라 선택된다. 그러나, 동작의 병렬 테스트 모드에서, 데이터 증폭기(500)는 모든 뱅크 (뱅크 A, B, C, 또는 D)로부터의 데이터를 수신하고 일치 또는 부합되는지를 보기 위해 데이터를 비교하고 그에 따라 판독/기록 버스(RWBS/N)에 패스 또는 실패 조건을 출력한다.

데이터는 로우 및 칼럼 어드레스 값에 따라 뱅크로부터 선택될수 있다는 것을 이해할 수 있을 것이다. 또한, 정규 판독 모드에서, 하나의 뱅크만이 판독 사이클에서 활성의 상태이지만 4개의 뱅크까지는 활성일 수 있고 단지 하나의 뱅크만이 소정의 시간에 데이터 증폭기(500)에 의해 판독되는 데이터를 갖는다.

도 5의 실시예에서, 단지 4개의 차동 증폭기만이 4개의 다른 뱅크로부터의 데이터에 대한 병렬 테스트를 실행하거나 데이터를 판독하는데 사용된다. 도 1의 실시예에서, 6개의 차동 증폭기가 필요하다. 따라서, 4개의 차동 증폭기는 칩 사이즈의 증가로서 나타나지 않고 칩 사이즈의 완전한 감소소로 나타난다.

도 1 및 도 5의 실시예에서, 데이터 일치 조건으로 병렬 테스트 동작이 이루어지는 경우에 실제의 데이터는 일치를 나타내는 출력이다. 예컨대, 논리 하이는 데이터 1의 일치를 나타내는 출력이고 논리 로우는 데이터 0의 일치를 나타내는 출력이다. 상기는 상기 일치가 반도체 메모리에 기록되었던 기대된 데이터(1 또는 0)와 상관있는가를 비교하기 위해 예상되는 데이터 방식 병렬 테스트에서 사용된다.

그러나, 다른 실시예도 사용될 수 있다. 예컨대, 데이터 비교는 실패를 나타낼 수 데이터 증폭기(30 또는 500)는 1의 값을 출력한다.

표 II는 도면의 데이터 증폭기(30)의 경우에 전술한 것에 대한 논리 레벨을 도시한다.

IOAT/N	IOBT/N	IGFET(N3)의게이트	IGFET(N4)의게이트	RWBST	RWBSN
L	L	L	H	H	L
L	H	H	L	L	H
H	L	H	L	L	H
H	H	L	H	H	L

도 5의 실시예에서 데이터 증폭기(500)는 4비트 병렬 테스트 비교에 대한 표 II에서 도시된 바와 같은 유사한 출력을 부여하기 위해 수정된다.

도 1 및 도 5의 실시예에서, 판독/기록 버스(RWBST/N)는 하이로 프리차지되고 원치 않는 글리치(glitch)는 판독/기록 버스(RWBST/N)에서 틀리게 버스선을 방전한다. 따라서, 도 1 및 도 5의 실시예를 참조함에 있어 주목할 점은 데이터 센스 회로(120, 520), 데이터 출력 회로(130, 530), 및 비교기(C1, C2)의 인에이블링의 타이밍은 n-채널 IGFET(N1 내지 N4)의 게이트상의 잘못된 글리치를 제거하기 위해 조정된다는 것이다.

전술한 실시예는 예시이고, 본 발명은 상기 실시예에 한정되지 않는다는 점을 이해할 수 있을 것이다. 예컨대, 병렬 테스트 실시예는 2비트 및 4비트 병렬 테스트를 위해 주어졌다. 병렬 테스트 회로는 병렬로 어떠한 다수의 비트로 테스트하도록 설계된다. 병렬 테스트 모드는 단지 예시로서 테스트 엔트리 모드와 조합하여 "키" 어드레스를 사용하고 외부 핀 또는 본드 패드에 인가된 테스트 전압을 사용함으로써 입력될 수 있다.

지연회로(L12)는 지연을 전파하기 위해 단지 예시로서 용량 소자, 저항 소자, 장(long) 채널형 트랜지스터를 포함한다.

데이터 증폭기(30, 500)가 프리차지/디스차지형 출력(N1 내지 N4)에 대해 기술되었지만, 풀 업 트랜지스터(p-형 IGFET와 같은 것)가 사용될 수도 있다. 또한 비교기(C1, C2)는 n-채널 IGFET(N1 내지 N4)를 두개의 n-채널 트랜지스터로 대체하고, 병렬 테스트 모드에 있는 경우에 논리 게이트(L3, L4)의 출력을 3상으로 만들거나 정규의 동작모드에 있는 경우에는 논리 게이트(L7, L8)의 출력을 3상으로 만들어서 구동 트랜지스터를 공유할 수 있다.

차동 증폭기(D1 내지 D4)는 전류 미러형 차동 증폭기 또는 래칭 센스-앰프형 차동 증폭기 일수 있고 데이터 신호 논리 참조용으로 단지 예시로서 참조 레벨을 포함할 수 있다.

전술한 바와 같이, 종래의 반도체 메모리에서, 데이터 증폭기는 뱅크마다 제공될 수 있다. 상기와 같은 구성으로 인해 병렬 테스트 동작은 칩 사이즈의 증가라는 역효과가 있다. 칩의 사이즈를 감소시키기 위해 데이터 증폭기는 공유되지만, 상기는 병렬 테스트 능력을 제한한다. 뱅크마다 데이터 증폭기를 추가하지 않고 메모리 셀의 멀티 뱅크가 테스트 되는 병렬 테스트 방식이 개시되었다.

따라서, 여기서 설명된 다양한 특정 실시예가 상세히 기술되었지만, 본 발명은 본 발명의 본질을 벗아남이 없이 다양한 변경, 대체, 수정이 이루어 질수 있다. 따라서, 본 발명은 첨부된 청구항에 의해서 정의된 바에 의해서만 한정될 것이다.

Claims

병렬 테스트 모드 및 정규 판독 모드를 갖는 반도체 기억 장치에 있어서,

주소가 지정된 경우에 제1의 데이터 비트를 제공하는 메모리 셀로 구성된 제1의 뱅크와,

주소가 지정된 경우에 제2의 데이터 비트를 제공하는 메모리 셀로 구성된 제2의 뱅크와,

상기 제1의 뱅크로부터 상기 제1의 데이터 비트를 수신하며 상기 제2의 뱅크로부터 상기 제2의 데이터 비트를 수신하도록 결합된 데이터 증폭기를 포함하며,

상기 정규 판독 모드에서 상기 데이터 증폭기는 상기 제1 또는 제2의 데이터 비트의 데이터 출력을 공급하고, 상기 병렬 테스트 모드에서 상기 데이터 증폭기는 상기 제1 및 제2의 데이터 비트의 비교에 따라 비교 결과의 출력을 공급하는 것을 특징으로 하는 반도체 기억 장치.
제 1항에 있어서,

상기 정규 판독 모드에서 상기 데이터 증폭기는 선택 제어 신호값에 따라 데이터 출력용으로 상기 제1 또는 제2의 데이터 비트를 선택하는 것을 특징으로 하는 반도체 기억 장치.
제 1항에 있어서,

상기 병렬 테스트 모드에서 상기 데이터 증폭기는 선택 제어 신호값에 따라 비교용으로 상기 제1 및 제2의 데이터 비트를 선택하는 것을 특징으로 하는 반도체 기억 장치.
제 3항에 있어서,

상기 제1 및 제2의 데이터 비트를 전송하기 위한 제1 및 제2의 I/O 버스를 더 포함하고,

상기 데이터 증폭기는 상기 제1 및 제2의 I/O 버스에 결합된 센스 회로를 포함하며, 상기 정규 판독 모드에서 상기 센스 회로는 상기 제1 또는 제2의 데이터 비트 중의 하나를 증폭하며 상기 병렬 테스트 모드에서 상기 센스 회로는 상기 제1 및 제2의 데이터 비트 양쪽 모두를 증폭하는 것을 특징으로 하는 반도체 기억 장치.
제 4항에 있어서,

상기 데이터 증폭기는 상기 병렬 테스트 모드에서 상기 제1 및 제2의 데이터 비트의 논리값을 비교하여 그 비교 결과의 출력을 공급하는 것을 특징으로 하는 반도체 기억 장치.
제 1항에 있어서,

상기 정규 판독 모드에서의 데이터 출력 및 상기 병렬 테스트 모드에서의 비교 결과의 출력을 수신하도록 결합된 판독/기록 버스를 더 포함하는 것을 특징으로 하는 반도체 기억 장치.
제 1항에 있어서, 상기 데이터 증폭기는,

상기 데이터 출력을 공급하는 데이터 출력 회로와,

상기 비교 결과의 출력을 공급하기 위한 비교기와,

데이터 증폭기 인에이블 신호 및 병렬 테스트 신호를 수신하도록 결합된 제어 회로를 포함하고,

상기 제어 회로는 상기 정규 판독 모드에서 데이터 출력 회로를 인에이블 상태로 만들고 상기 병렬 테스트 모드에서 상기 비교기를 인에이블 상태로 만드는 것을 특징으로 하는 반도체 기억 장치.
메모리 셀로 이루어진 다수의 뱅크로부터 데이터 비트를 수신하기 위해 결합된 데이터 증폭기를 포함하는 반도체 장치에 있어서,

상기 데이터 증폭기는 다수의 증폭기 회로를 포함하고, 상기 다수의 증폭기 회로는 제1의 동작 모드에서 하나의 데이터 비트를 증폭하도록 구성되며 제2의 동작 모드에서 다수의 데이터 비트를 증폭하도록 구성된 것을 특징으로 하는 반도체 장치.
제 8항에 있어서,

상기 다수의 증폭기 회로는 제 1 및 제2의 증폭기 회로를 포함하고, 상기 제1 및 제2의 증폭기 회로는 상기 제1의 동작 모드의 상태에 있는 경우에 하나의 데이터 비트를 증폭하기 위해 캐스케이드 방식(cascaded manner)으로 동작하도록 구성되는 것을 특징으로 하는 반도체 장치.
제 9항에 있어서,

상기 제1 및 제2의 증폭기 회로는 상기 제2의 동작 모드의 상태에 있는 경우에 데이터의 개개의 비트를 증폭하도록 구성되는 것을 특징으로 하는 반도체 장치.
제 10항에 있어서,

제1의 논리 레벨에 있는 경우에는 상기 제1의 동작 모드를 나타내고, 제2의 논리 레벨에 있는 경우에는 상기 제2의 동작 모드를 나타내는 모드 신호와,

메모리 셀로 이루어진 상기 다수의 뱅크 중의 하나로부터의 상기 데이터 비트의 하나를 전송하는 제1의 I/O 버스를 더 포함하고,

상기 제1의 증폭기 회로는 제1의 증폭기 출력을 갖고 있으며,

상기 제2의 증폭기 회로는 제2의 증폭기 입력을 갖고 있으며,

상기 데이터 증폭기는 구성회로를 포함하며, 상기 구성 회로는 상기 제1의 I/O 버스에 결합된 제1의 선택 입력, 상기 제1의 증폭기 출력에 결합된 제2의 선택 입력, 상기 제2의 증폭기 입력에 결합된 선택 출력 및 상기 모드 신호를 수신하도록 결합된 선택 제어를 구비하는 선택 게이트를 포함하고, 상기 선택 게이트는 상기 모드 신호가 상기 제2의 논리 레벨에 있을 때 상기 제1의 I/O 버스를 상기 제2의 증폭기 입력에 결합시키고 상기 모드 신호가 상기 제1의 논리 레벨에 있는 경우에 상기 제1의 증폭기 출력을 상기 제2의 증폭기 입력에 결합하는 것을 특징으로 하는 반도체 장치.
제 10항에 있어서,

상기 제1 및 제2의 증폭기 회로로부터 데이터의 개개의 비트를 수신하기 위해 결합되고, 데이터의 상기 개개의 비트를 비교하여 비교 출력을 생성하도록 결합된 비교기를 더 포함하는 것을 특징으로 하는 반도체 장치.
제 12항에 있어서,

상기 제1의 동작 모드는 정규 판독 모드이고 상기 제2의 동작 모드는 병렬 테스트 모드인 것을 특징으로 하는 반도체 장치.
제 8항에 있어서,

메모리 셀로 이루어진 상기 다수의 뱅크에 결합된 다수의 I/O 버스를 더 포함하며,

상기 데이터 증폭기는 상기 다수의 I/O 버스와 상기 다수의 증폭기 회로 사이에 결합된 선택회로를 더 포함하고, 상기 선택 회로는 상기 다수의 I/O 버스 중에서 적어도 하나의 버스상의 데이터를 수신된 뱅크 어드레스에 따라 다수의 증폭기 회로 중의 적어도 하나에 결합시키는 것을 특징으로 하는 반도체 장치.
제 1 및 제2의 동작 모드를 포함하는 데이터 증폭기에 있어서,

제1의 데이터 입력 및 제2의 데이터 입력을 수신하도록 결합되어 있으며 제1의 동작 모드에서 적어도 하나의 선택 제어 신호에 따라 상기 제1의 데이터 입력 또는 상기 제2의 데이터 입력을 선택하여 제1의 선택 및 제2의 선택 출력을 제공하고, 제2의 동작모드에서 상기 제1의 데이터 입력 및 상기 제2의 데이터 입력 양쪽 모두를 선택하여 상기 제1 및 제2의 선택 출력을 제공하는 선택 회로와,

상기 제1 및 제2의 선택 출력을 수신하며 상기 제1의 동작 모드에서 상기 제1 및 제2의 선택 출력을 증폭하여 데이터 센스 증폭기의 출력을 제공하고, 제2의 동작 모드에서 상기 제1 및 제2의 선택 출력을 증폭하여 상기 제1 및 제2의 비교 출력을 제공하는 데이터 센스 증폭기와,

상기 데이터 센스 증폭기의 출력을 수신하고 상기 제1의 동작 모드에서 데이터 출력을 제공하는 데어터 출력 회로와,

상기 제1 및 제2의 비교 출력을 수신하고 상기 제2의 동작 모드에서 비교 결과 출력을 제공하는 비교기를 포함하는 것을 특징으로 하는 데이터 증폭기.
제 15항에 있어서,

모드 신호와 데이터 증폭기 인에이블 신호를 수신하며 데이터 센스 증폭기 인에이블 신호 및 비교기 인에이블 신호를 생성하는 제어 회로와,

상기 데이터 센스 증폭기 신호를 수신하도록 결합된 데이터 센스 증폭기와,

상기 비교기 인에이블 신호를 수신하도록 결합된 비교기를 더 포함하는 것을 특징으로 하는 데이터 증폭기.
제 16항에 있어서,

상기 제어 회로는 상기 비교기 인에이블 신호의 생성을 지연시키는 지연 소자를 더 포함하는 것을 특징으로 하는 데이터 증폭기.
제 16항에 있어서,

상기 제어 회로는 데이터 출력 회로 인에이블 신호를 생성하고 상기 데이터 출력 회로는 상기 데이터 출력 회로 인에이블 신호를 수신하도록 결합된 것을 특징으로 하는 데이터 증폭기.
제 15항에 있어서,

상기 데이터 증폭기는 상기 제1 및 제2의 데이터 입력을 제1 및 제2의 메모리 어레이로부터 수신하고 상기 선택 제어 신호는 상기 제1의 동작 모드에서 메모리 어레이 어드레스에 대응하는 것을 특징으로 하는 데이터 증폭기.
제 19항에 있어서,

상기 제1의 동작 모드는 정규 판독 모드이고 상기 제2의 동작 모드는 병렬테스트 모드인 것을 특징으로 하는 데이터 증폭기.