TWI233126B - Semiconductor memory - Google Patents

Description

1233126 五 發明說明（1) 古^ ^發明係有關於半導體記憶裝置，且特別有關於具有 呵夕率平行多位元測試之半導體記憶裝置。 f導體記憶裝置可以代表性地安排（arrange)為複數 立操作的儲存體（bank)。每一儲存體可以安排為複數 ==列與^安排之記憶體單元之記憶體單元極板（Plate) 3 列° 5己憶體單元為依據列與行位址值來選定。 >5,丨站在时獨立操作的儲存體中，記憶體單元列被一輸入至 '碼态之低順序（0rder)位址（列位址）來選定。從選定 =己？ ”元列，-特定的單元或多個單元被-輸入至行 順序位址(行位址)來選定。因此，為了要由半 元能夠被選定。 ώ⑼體早儿或⑪憶體單元群之位 入/於在出:’被位址值選定的資料經由資料線或輸 祐i #妨；桃排由s己憶體單元陣列輸出。此資料接著 被一—貝料放大器（D A Μ P)接收且輸出給一 (RWBS)。資料接著經由一輸 』7寫S肌排 體記憶裝置輸出。 輸出放大盗或緩衝暫存器由半導 出接：二子’二安Γ四儲存體且具有16資料輸入/輸 可於第3貝fflV看兩見储存體構成之半導體記憶體的方塊圖例子 第3圖的半導體記憶體包含 _"之儲存體⑴與2〇)。每一儲：體 7061-3744-PF.ptd 1233126 五、發明說明（2) I/O匯流排（IOAT/N與IOBT/N)連接至一資料放大器DAMP 40。每一儲存體（1〇與20)包括他自己的DAMP 40。藉由減 少由記憶體單元陣列至DAMP之I /〇匯流排長度可以允許增 加半導體記憶體的操作速度。讀/寫匯流排RWBST/N接收 DAMP 40的輸出。典型地，在一晶片上每資料接腳只有一 讀/寫匯流排。因此在1 6外部資料接腳（x 1 6 )的例子只有1 6 讀/寫匯流排RWBST/N。讀/寫匯流排RWBST/N與I/O匯流排 (IOAT/N與IOBT/N)包含一進位（carry)資料與互補 (complementary)資料之π真’’與”非真”線。 在正常讀取操作中，每讀/寫匯流排RWBST/N只有一 DAMP 40致能（enable)。這是依據與活化的儲存體（1〇或 2 0 ) —起活化的資料放大器致能信號DAE。因此，可以看到 的是BANK A 10與BANK B 20共享相同的讀/寫匯流排 RWBST/N，其中資料可由任一儲存體（10或2〇)讀出。 然而’為了要減少在生產（product i on)部分的測試時 間，平行測試方法（scheme)被實作以允許多位元以平行讀 取’相互比較且比較的結果被輸出於一資料接腳上。舉例 來說這將允許一xl6裝置在一讀取週期中32位元被測試， 此將增加測試的產能，因此減少測試時間且因此減少製造 成本。 在第3圖的結構中，平行測試模式可以活化兩儲存體 (10與20)與允許兩DAMPs 40活化以及如0R/N0R線路操作 之續/寫匯流排RWBST/N為輸出。這可以藉由預充電讀7寫 匯流排RWBST/N之互補資料線至高邏輯/電壓位準且使每一

1233126 · · 五、發明說明（3) DAMP 40依據由儲存體（1〇與20)接收的資料為零或一邏輯 值之π T ”與π Νπ拉下（p u 1 1 d 〇 w η )位準。在平行測試模式 中，相同的資料邏輯值由每一儲存體（1〇與2〇)輸出，其中 只有一由讀/寫匯流排RWBST/N之資料線被拉下，表示為” 通過（pass)狀況。然而’如果BANK A 10輸出一與BANK B 20不同的資料邏輯值，一DAMP 40將拉下一由讀/寫匯流排 RWBST/Ni >料線且另一DAMP 40將拉下另一由讀/寫匯流 排RWBST/N之資料線，因此表示為”失敗（faii)，，狀況。此” 通過”或”失敗”情況接著被偵測電路（未顯示）偵測。 參考第4圖，係顯示一習知資料放大器DAMP 40之電路· 示意圖。此習知資料放大器DAMP 40可以使用於第3圖的半 導體記憶體。 此習知資料放大器40包括差動（differential)放大器 (D 卜 D3)、反相器（L20 與 L21)、2-輸入NOR 閘（L2 2 與L23)， 以及下拉（pull down)n_通道絕緣閘場效電晶體 (insulated gate field effect transistors, IGFETs)(N5與N6)。在第4圖中所示上面的習知資料放大器 40對應至第3圖中連接至BANK A 10之DAMP 40。第4圖也包 括只有顯示下拉IGFETs(N7與N8)畫為一箱子之下面的習知 資料放大器40，然而，可以了解的是下面的習知資料放大_ 器4 0包括與上面的習知資料放大器4 0相同的元件。此下面 的習知資料放大器40對應至第3圖中連接至BANK B 20之 DAMP 40 。

上面的習知資料放大器40接收由BANK A 10之資料I/O

7061-3744-PF.ptd 第8頁 五、發明說明（4) 線IOAT與互補資料I/O線10—為輸入。上面的習知資料放 大器40也接收資料放大器致能信號DAEA為一輸入且輸出 連接至讀/寫匯流排RWBST/N。 習知資料放大器40的操作將參考連接至BANK a 1〇的 習知資料放大器說明。當資料放大器致能信號daea在低 邏輯位準時，第4圖的上面的習知資料放大器40為無效 的。資料放大器致能信號DAEA的低邏輯位準提供給差動 放大器（Dl-D3)，從而使差動放大器（D1-D3)處於無效狀 態。此資料放大器致能信號DAEA的低邏輯位準傳輸經過 反相器L20與2-輸入NOR閘（L22與L23)以強制n-通道 IGFETs(N5與N6)的閘極為一邏輯低位準，從而使〇—通道 IGFETs(N5 與N6)處為一非導通（non-conduct ing)狀態。 當資料放大器致能信號DAEA在高邏輯位準時差動放 大器（D卜D3)為有效。差動放大器^在正極輸入端子 (terminal)接收資料線ι〇ΑΤ且在負極輸入端子接收互補資 料線10AN而差動放大器])2在負極輸入端子接收資料線I QAT 且在正極輸入端子接收互補資料線丨〇 Μ。差動放大器D丨與 差動放大器D2的輪出接著分別提供給差動放大器D3的正極 與負極輸入端子。在此方法中，利用提供丨/〇匯流排 I0AT/N給差動放大器（^與!^)以一互補的方式，製作的差_ 異或差動放大器（D1與D2)的佈局可能造成的不安定可以消 除、。差動放大器D3的輸出接著經由2 —輸入NOr閘L22提供給 nj通道IGFET N5的閘極。差動放大器D3的輸出也經由反相 器L21與2 -輸入NOR閘L22提供給n—通道IGFET N6的閘極。 1233126 五、發明說明（5) 在此方法中，如果I/O匯流排IOAT/N進位邏輯的1資料，n一 通道IGFET Ν5的閘極將仍是低且η—通道igfeT Ν6的閘極將 變為高，從而放電讀/寫匯流排線rWBSN。然而，如果1/〇 匯流排IOAT/N進位邏輯的〇資料，η -通道igfeT N6的閘極 將仍疋低且η-通道IGFET Ν5的閘極將變為高，從而放電讀 /寫匯流排線RWBST。 次可以了解的是下面的習知資料放大器40與上面的習知 ί料放大器4 0以相同的方法操作，除了下面的習知資料放 大器40具有代替bank A 10而對應ΒΑΝΚ β 20的輸入。、 貝料放大器4 0所需的最小數目對應晶片上資料輸出接 腳的數目。然而’如提到的’為了改善第3圖的半導體記· ，體速度在每一儲存體中每接腳包括了 一資料放大器4〇。 這也將允許在一讀取操作中每資料輸出接腳可以測試超過· ^貝料位元之平行測試模式’從而允許測試時間減少且減 〈然而’當資料放大器40以每一儲存體安排時，蕊片 (曰dle)或晶片尺寸增加’從而增加製造成本因為在一 日日圓上較少的晶片可以列印（print ) 〇 因此，有兩矛盾的因素，一杲糸7泌丄、0丨u 士 望在1期中增加可以測試的位2 希 =小晶片尺寸。…資料輸出；;“一 :益（-資料放大器在不同的儲存體間共享） 尺：： 貝枓輪出接腳一位元。交㈣’如果更多的資料放：：置

1233126 ϊ 五、發明說明（6) 於晶片之上， 行測試可以改 在以上討 增加晶片尺寸 料放大器可以 依據本實 常讀取模式與 數偶合至一資 此資料放大器 流排。在平行 的資料且輸出 舉例，每儲存體 善測試產能，但 論的觀點中，希 而允許高測試產 處理超過'—資料 施例，一種半導 一平行測試模式 料放大器之儲存 選擇由一儲存體 測試模式中，資 一比較結果。 每資料輪出接腳一個，則平 晶片尺寸增加。 望的是提供一當沒有巨幅地 能之平行測試模式中，一資 位元之半導體記憶體。 、 體記憶裝置包括一操作的正 。此半導體記憶裝置包括複 體。在操作的正常模式中， 之負料且輸出給一讀/寫匯 料放大器比較由複數儲存體 依據實施例之一型態，此資料放大器包括一在一操作 的正常模式中由一記憶體儲存體選擇資料且在一操作的平 行測試模式中由一複數儲存體選擇資料的選擇電路。此選 擇電路可以包括依據一選擇控制信號或一儲存體位址選擇 資料的選擇閘。 依據實施例之另一型態，此選擇電路可以包括一依據 一儲存體位址選擇資料之多工器。 依據實施例之另一型態，此資料放大器可以包括一在 一操作的正常模式中放大選定資料的一位元且在一操作的 平行測試模式中放大複數選定資料位元的資料感測電路。 依據實施例之另一型態，此資料感測電路可以包括複 數放大器電路，如差動放大器，可以裝配為串聯方式來在 一操作的正常模式中放大選定資料的一位元且裝配為分別

7061-3744-PF.ptd 第11頁 1233126 五、發明說明（7) 地操作來在一操作的平行測試模式中放大複數選定資料位 元。 依據實施例之另一型態，此資料感測電路可以包括一 裝配複數放大器電路以個別地操作來放大複數資料位元或 以串聯方式來放大一單一資料位元，負責一測試信號之結 構電路。 依據實施例之另一型態，此資料放大器可以包括一在 一操作的正常模式中輸出選定資料給一讀/寫匯流排之資 料輸出電路。此資料放大器在操作的平行測試模式中為無 效。 依據實施例之另一型態，此資料放大器可以包括一在 才喿作的平行測試模式中比較由資料感測電路輸出的複數資 料位兀且在一讀/寫匯流排上生成一比較結果之比較器。 此資料放大器可以包括與在資料輸出電路中包含的下^拉^^一 通道電晶體以NOR線路結構操作之下拉n—通道電晶體。 依據本發明之另一型態，此比較器可以操作來當有一 敗結果時放電一讀/寫匯流排且 果時輸出資料。 π、… 依據本發明之另一型態，此比較器可以操作來當一 邏通過"果時輸出邏輯1且當有一比較失敗結果時輪出 2據本發明之另一型態，此資料放大器可以包括 2- ：^“式模式信號與一資料放大器致能信號 ：

路。此控制電路可以生成—放大器致能信號來被一資U

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信號來被一資：:;路更可以生成-資料輸出電路致能 較器致能信；;:二路？：敗此控制電路可以生成-比 圖式ϊΐ;:來延遲比較器致能信號的生成。 第1圖為一依據第一實施例之資料放大器的電路圖。 第2圖為一依據實施例之半導體記憶體的方塊示意 第3圖為一習知半導體記憶體的方塊示意圖。 第4圖為習知資料放大器的電路圖。 第5圖為一依據第二實施例之資料放大器的電路 符號說明 ° 1 0、20〜儲存體 30、40、500〜資料放大器

Dl、D2、D3〜差動放大器 LI、L2、L5、L9、L20、L2卜反相器 L3、L4、L6、L7、L22、L23〜NOR 閘 L 8〜複合邏輯閘 N5、N6、N7、N8〜下拉η-通道絕緣閘場效電晶體 Til、Τ12.....Τ41、Τ42、5 0 ..... 57、60、61 〜選 擇閘 L10、L1卜NAND 閘 L1 2〜延遲元件 110、510〜選擇電路

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1 2 Ο、5 2 0〜資料感測電路 130、530〜資料輪出電路 140、540〜控制電路 Cl、C2〜比較器 5 5 0〜測試結構電路 貫施例 本發明不同實施例將參考圖式號碼詳細說明如 見在參考第2圖，提出一依據第一實施例之半導體記 憶體且給予全體之來去LL Ok /考符唬200。此丰導體記憶體20 0可以 =括兩獨立操作顯示為BANK八與^^ 8的儲存體（10與 。：像圖中顯示的習知方法’第2圖的半導體記憶 體2〇〇在儲存體（1〇與20)之間共享一資料放大器⑽。雖铁 只有顯示兩儲存體（10與20)，可以了解的是一般可以多於 :儲存體（舉例，2、4、…）可以存在於半導體記憶體2〇〇、 中。 、每一儲存體（1 〇或2 〇)可以安排為複數記憶體單元極板 或陣列’其中包含以列與行排列之記憶體單元。記憶體單 疋可以依據列與行位址值來選定。每一儲存體包括一般所 知的記憶體單元、感測放大器、列與行解碼器，因此在詳 細說明中省略。 在第2圖的半導體記憶體200中，BANK A 10與BANK B 2〇分別經由ι/ο匯流排ίΟΑΤ/Ν與I0BT/N耦合至資料放大器 DAMP 30。I/O匯流排ι〇ατ/Ν與Ι0ΒΤ/Ν分別使用來傳遞資料 至與由BANK A 10與BANK B 20。雖然沒有顯示，I/O匯流

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排IOAT/N與ΙΟΒΤ/Ν可以耦合至一 _ 入放大器不必要在本發明之詳放=二然而，此寫 又心砰細吞兒明，因此由圖中省略。 一資料放大器DAMP 30與一寫入放大器（未顯示）可以 耦合至一讀/寫匯流排RWBST/n。讀/寫匯流耦合 至一輸入/輸出（I/O)緩衝暫存器，其在一讀取操作中將資 料提供給一資料I/O接腳且在一寫入操作中由一資料ι/〇接 腳接收資料。此資料I/O接腳為在晶片外部。 如提到的，不像第3圖中顯示的習知方法，第2圖的半 導體記憶體200在儲存體（1〇與2〇)之間共享一資料放大器 3 0。 、

現在參考第1圖，係顯示一依據一實施例之資料放大 器30的電路圖。資料放大器3〇包括一選擇電路11〇、一資 料感測電路120、資料輸出電路13〇、控制電路14〇盥比較 器 C1。 〃 選擇電路110可以耦合來接收由βΑΝΚ A 10在I/O匯流 排I0AT/N上且由BANK B 20在I/O匯流排ι〇ΒΤ/Ν上的資料。 選擇電路11 0也可以耦合來接收選擇控制信號（TR1 _TR4)。 選擇電路11 0可以提供輸出給資料感測電路丨2 〇。選擇控制 信號（了“-TR4)可以決定I/O匯流排（iqat/N與/或I0BT/N) 資料通過到資料感測電路12〇。選擇電路110可以包括四選 擇閘（T11-12 至 T41-42)。選擇閘（T11_12sT41—42)可以耗 合來分別接收選擇控制信號（TR1-TR4)。一選擇閘（T11-12 至T4卜42)能夠當它的選擇控制信號（TR1—TR4)在選擇狀態 中時，在一I/O匯流排（I0AT/N或I0BT/N)與一資料感測電

7061-3744-PF.ptd 1233126 五、發明說明（11) 提供一低阻抗路徑且當它的選擇控制信號 ~在非選擇狀態中時，在一1/0匯流排（Ι〇ΑΤ/Ν或 )” 一資料感測電路12〇之間提供一高阻抗路徑。 f Ϊ感測電路12〇能夠耦合來接收由選擇電路1 10之輸 ^為料放大器致能信號DAE。資料感測電路1 20也可以 a I來接收一由控制電路14〇的輸出。資料感測電路12〇能 供輸出給資料輸出電路130與比較器C1。資料感測電 处可以包括差動放大器（D1-D3)。差動放大器（D1與D2) 二\接收身料放大器致能信號為一致能信號。差動放大器 〃 p 2 2此夠接收由選擇電路丨丨〇的輸出且能夠提供輸出 給比較益ci與差動放大器D3。差動放大器D3能夠接收一由 控制電路140的輸出為一致能信號。差動放大器D3能夠提 供一輸出給資料輸出電路13〇。 二貝料輸出電路130能夠接收一由控制電路14〇的輸出為 「貝料輸出致能信號。資料輪出電路丨3〇也能夠接收一由 資料感測電路120的輸出。資料輸出電路13〇能夠提供輸出 給讀/寫匯流排RWBST/N。資料輸出電路13〇能夠包括反相

器L2、2-輸入N0R閘（L3與L4)、以及下拉n-通 F 與Ν2) 〇 控制電路140能夠接收一資料放大器致能信號ΜΕ且一 平行測試致能信號PTEST，且能夠提供控制輸出給資料感❸· 測電路120、資料輸出電路13〇、以及比較器C1。控制電路 140可以包括反相器（L1與L9)、輸入NAND閘（L1〇與Ln) 以及延遲元件L12。

1233126 五、發明說明（12) 比較器ci能夠接收一由控制電路14〇的控制信號與由 資料感測電路120的輸出且能夠提供一資料比較結果給讀/ 寫匯流排RWBST/N。比較器C1能夠包括一反相器L5、2-輸 入NOR閘（L6與L7)、複合邏輯閘（AND —N〇R)L8、以及下拉n 一 通道 IGFETs(N3 與Ν4)。 第1圖中所示的資料放大器30的操作現在將說明。 在一待命或預充電操作中，資料放大器致能信號DAE 為處於低邏輯位準且資料放大器30為無效。此低邏輯位準 可以由差動放大器（D1與D2)的致能輸入使他們為無效狀態 來接收。此DAE的低邏輯位準也可以被閘以〇接收，從 而產生一高輸出，其更被反相sL1反轉❶因此，一低邏輯< 位準y以提供給差動放大器D3的致能輸入，可以使其為無 效狀態。NAND閘L10的高邏輯輸出可以提供為N〇R閘（L3盥 L4)的輸入，從而使資料輸出電路13〇無效。此dae的低邏 ，位準也可以被NAND閘L11接收，從而產生一高輸出。此 高輸出可以穿過延遲元件L12提供給nor閘（L7與L8)。因 此，η-通道IGFETs(N3與N4)的閘即可以強制為低，使比較 器C1無效。 在一具有複數儲存體之半導體記憶體的操作之正常資 料讀取模式中，平行測試信號PTEST為處於低位準。一儲、 存體（1 0或2 0 )可以被活化且能夠產生資料在〇匯流排 (I0AT/N或I0BT/N)上。在操作的正常模式中，一次只有一 儲存體（10或20)可以讀取或是寫入。 舉例來說，假設在操作的正常讀取模式中資料由βΑΝΚ 第17頁 7061-3744-PF.ptd 1233126 五、發明說明（13) A 1 0頃取。資料可以由βΑΝΚ a 1 0產生在I/O匯流排I〇AT/N 上。選擇控制信號TR1能夠為一有效狀態（邏輯高），從而 選擇閘ΤΠ-12能夠使在〖/ο匯流排i〇AT/N上的資料分別通 過給差動放大器D1的正極與負極輸入端子。同時，選擇控 制信號TR2能夠為一有效狀態，從而選擇閘T21—22能夠使 在I/O匯流排ΙΟΑΤ/Ν上的資料分別通過給差動放大5!D2的 負極與正極輸入端子。 的 在資料提供給差動放大器（D1與D2)的輸入端子之後不 久’從而達到一足夠的電壓差來使感測發生，資料放大 致能彳&號DAE變成有效（邏輯高）。當DAE變成有效時，差動 放大器（D1與D2 )變成有效且可以驅動感測的資料輸出在差· 動放大裔D3的正極與負極輸入端子上。差動放大器（di與 D2)也可以驅動感測的資料輸出給比較器〇1，然而，因為 平行測試信號PTEST為處於無效狀態（低位準），一邏輯高 位準可以流入NOR L7的輸入與複合邏輯閘L8的NOR輸入。 因此，比較器C1被強制控制η-通道IGFETs(N3與N4)的閘極 為低而成為無效。PTEST的低邏輯位準可以經由反相器乙9 來致能NAND閘L10。因為NAND閘為致能，當DAE變成有效 時，差動放大器D3可以在DAE傳輸經過NAND L10與反相器 L1之後成為有效。因此，差動放大器])3可以產生一象徵在· I/O匯流排I0AT/N上之資料邏輯位準的輸出信號給資料輸 出電路130。因為DAE為處於高邏輯位準且pTEST處於低邏 輯位準’NAND 10可以提供一低邏輯位準給閘（L3與[4) 的輸入，從而使得他們為一致能狀態。因此，如果資料感

7061-3744-PF.ptd 第 18 頁 1233126 五、發明說明（14) 測電路120在I/O匯流排ι〇ΑΤ/Ν上接收一邏輯J，資料感測 電路120可以提供一邏輯高輸出給n〇r [3，此會產生一邏 輯〇(低電壓位準）給n-通道IGFET Νι的閘極。此邏輯高輸 出也可以供應給反相器L2，其產生一邏輯低輸出，被n〇r L4接收。NOR L4，接著產生一邏輯高（高電壓位準）給11—通 道IGFET N2的閘極。因此，讀/寫匯流排線RWBSN可以由指 向一vss之預充電高位準或經過11—通道IGFET N2之接地位 準放電。交替地，如果資料感測電路12〇在1/()匯流排 I0AT/N上接收一邏輯〇，資料感測電路12〇可以提供一邏輯 低輸出給NOR L3，此會產生一邏輯高（高電壓位準）給11-通 道IGFET N1的閘極。此邏輯低輸出也可以供應給反相器 L2,其產生一邏輯高輸出，被N〇R u接收。n〇r μ，接著 產生一邏輯低（低電壓位準）&n—通道igfet N2的閘極。因 此，讀/寫匯流排線RffBST可以由指向一vss之預充電高位 準或經過η-通道IGFET N1之接地位準放電。 田由BANK B 2 0讀取資料時，資料感測器3 0可以如當 由BOD A 10讀取資料時以相同的方式操作，除了選擇控 可以活化，而選擇控制信號（TR1與TR2) 局無效。 (ΤΐηΓϋί由6通A 10讀取資料時，選擇控制信號 二^2)為活化’而選擇控制信號（TR3與tr4)為無效。 ii::取操作中’選擇控制信號可視為-儲存體位址， =2 fR2)對應至一βΑΝ“位址且選擇控制 就WK3與TR4)對應至一BANK Β位址。

7061-3744-PF.ptd 第19頁 1233126 . 4 :、發明說明（15) " ------- 現在，當半導體記憶體200在平行測試模式中 時，資料放大器30的操作將進行說明。 ”卞 一再一次參考第1圖，在一操作之平行測試模式中， 行測试信號PTEST為處於邏輯高位準且選擇控制信號（tri 與TR4)為致能且選擇控制信號（TR2與^”為無效。由於 PTEST為處於邏輯高位準，差動放大器⑽被控制電路丨4〇經 由，相器L9、NAND閘L10以及反相器以設為無效，藉由反 相器L1供應一邏輯低位準給差動放大器D3的致能輸入。資 料輸出電路130也經由反相器L9與NAND閘L10設為無效，藉 由NAND閘L10供應一邏輯高位準給N〇R閘（L3與14)的一輸 人。 在平行測試模式中，在BANK A 10與BANK B 20中，如 被一列與行位址選定的資料，可以分別地供應給〗/〇匯流 排（IOAT/N與IOBT/N)。由BANK A 10的資料可以穿過選擇 閘Til-T12供應給差動放大器D1。由BANK B 20的資料可以 穿過選擇閘T41-T42供應給差動放大器D2。資料放大器致 月b k 5虎DAE接者被活化至一邏輯高位準且因此活化差動放 大器（D1與D2)。差動放大器（D1與D2)放大接收的資料且將 它提供為比較器C1的輸入。因為PTEST處於邏輯高位準， 比較器C1接著被DAE經由NAND閘LI 1與延遲元件L12致能。_ 延遲元件L12能夠幫助來確保差動放大器（D1與D2)已經放 大由I/O匯流排（IOAT/N與IOBT/N)的資料到一足夠電位位 準以便來正確地被比較器C1估算。延遲元件L1 2也可以不 限定於此，一單一緣（single edge)延遲元件（在此例子中

7061-3744-PF.ptd 第20頁 1233126 五、發明說明（16) 為一負極緣延遲）來確保比較器c丨的延遲致能，而非比較 器C 1之快速無效。 注意的是在平行測試模式中，由βΑΝΚ A 1 〇的資料是 以非反相（non-inverting)方式輸入至差動放大器D1， 由BANK B 20的資料是以反相方式輸入至差動放大器。 因此，當由儲存體（1〇與2〇)讀取的資料相配（match)(為相 同之邏輯f準）時，接著差動放大器（D1與D2)將具有相互 相反之邏輯位準輸出。舉例，當1/〇匯流排I〇AT/N帶有— 高邏輯位準的資料，差動放大器D1能夠產生一有高邏輯電 位之輸出且反之亦然。然而，當1/〇匯流排Ι〇βτ/Ν帶有一 高邏輯位準的資料，差動放大器D2能夠產生一有低邏 位之輸出且反之亦然。 ％ 在I/O匯流排（I〇AT/N與I〇BT/N)上的資料不相配的情 況中，差動放大器（D1與D2)的輸出為處於相同的邏輯位 準。這確保至少一給N0R L6的輸入能為邏輯2，從而n〇r L6的輸出能為邏輯低以強制n—通道igfet 至少-給複合邏輯閉L8之遍部分的輸入能為的 :複合邏輯閘L8的輪出能夠強制n一通道igfet #N4) ^ ^ ^ ^ ^ ^ 排ST/N的兩碩/寫資料線都拉至一低邏輯位準（vss)。 中，ί m匯=Γ=ΑΤ/Ν與I0BT/N)帶有邏輯1的情況 差動放大态D1的輸出為邏輯高且差動放 ίΐΓΓ =輯!ΓL6的兩輸入為邏輯低：產生：邏 輯呵輸出。此邏h輪出供應至—_ L7的輸人以強 7061-3744-PF.ptd 1233126 五、發明說明（17) 通道IGFET N3的閘極至一邏輯低位準。給複合邏輯閘L8之 AND部分的兩輸入都為邏輯低，此強制〇-通道IGFET N4的 閘極至一邏輯高位準。隨著n—通道IGFET N3的閘極為一邏 輯低位準且η-通道iGFET N4的閘極為一邏輯高位準，讀/ 寫資料線RWBST保持在預充電高位準且讀/寫資料線RWBSN 則拉至一邏輯低位準。這表示一資料值1的相配狀況。 在兩I/O匯流排（I0AT/N與IOBT/N)帶有邏輯〇的情況 中’差動放大器D1的輸出為邏輯低且差動放大器])2的輸出 為邏輯高。因此，給N0R L6的兩輸入為邏輯高而產生一邏 輯低輸出。此邏輯低輸出供應至一n〇r L7的輸入以強制η-通道IGFET Ν3的閘極至一邏輯高位準。給複合邏輯閘L8之 AND部分的兩輸入都為邏輯高，此強制^通道IGFET N4的 ，，至一邏輯低位準。隨著n_通道IGFET μ的閘極為一邏 輯回位準且n-通道IGFET N4的閘極為一邏輯低位準，讀/ 寫資料線RWBSN保持在預充電高位準且讀/寫資料線RWBST 則拉至一邏輯低位準。這表示一資料值0的相配狀況。 、、心結’當由儲存體（1 〇與2 〇 )讀取的資料相配時，比較 器ci能夠供應此真資料值給讀/寫匯流排RWBSN/T。舉例， 如^兩資料值都為邏輯低或〇，則有一相配且比較器C1下 拉凟/寫資料線RWBST，從而表示兩位元都為〇的相配。如 =兩資料值都為邏輯高或！，則有一相配且比較器c丨下拉 «貝/寫為料線’從而表示兩位元都為1的相配。在沒 有相配的情況中，由一儲存體（1〇或2〇)的資料值為邏輯〇 且由另一儲存體（10或20)的資料值為邏輯】。在此錯誤或

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非一致的情況中，由讀/寫資料匯流排RWBST/Ν的兩讀/寫 資料線都拉至一邏輯低或接地（vss)位準。 表格I表示當半導體記憶體在平行測試模式中操作 時’由儲存體（1〇與20)的資料輸出與讀/寫匯流排RWBST/N 之間的關係。

表格I IOAT/N IOBT/N IGFETN3 之閘極 IGFETN4 之閘極 RWBST RWBSN 低 低 高 低 低 高 低 1¾ 1¾ 低 低 兩 低 高 高 低 低 尚 高 低 「高 低 如提到的，在傳統類型之半導體記憶體，一資料放大 器能夠提供給每一儲存體。這允許平行測試模式，但也有 增加晶片尺寸的反面影響。為了減少晶片尺寸一資= 器應=要共享，然而，這會限定平行測試的能力。、/ ^隨著實施例揭露一資料放大器30可以被複數儲存體丘 旱而仍然允許平行/多位元測試操作。注意的是第丨 ς 施例能夠在平行測試模式中比在操作之習知讀取由= 同地配置差動放大器（D卜D3)，因此平行測試模；^ 用，外之差動放大器（M_D3)來實施。更具體地， 知讀取模式中，差動放大器（IM—D3)能夠一起使用，且以

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串聯方式安排為了放大一接收資料的單一位元。然而，在 平行測試模式中，差動放大器（D1與D2)能夠使用來個別地 放大分開的平行測試資料之片段。 ，在參考第5圖，係顯示一依據一實施例之被四儲存 體共享之資料放大器的電路圖且給予通用之參考符號 5 0 0。資料放大器5 〇 〇包括一選擇電路5丨〇、一資料感測電 路5 20、資料輸出電路53〇、控制電路54〇以及比較器C2。 選擇電路510包括選擇閘（60與61)。每一選擇閘（60與 61)能為一四對一選擇器或多工器。選擇閘6〇能夠依據2一 位元儲存體位址BA0/1的值使一 I/O匯流排線（I〇AT— I〇DT) 通過。選擇閘61能夠依據2 -位元儲存體位址BA0/1的值使 一 I/O匯流排線（I〇AN-IODN)通過。在此方法中，在正常讀 取模式中’一儲存體（BANK A-D)能夠有其I/O匯流排 (IOAT/N-IODT/N)耦合至資料感測電路52 0。 資料感測電路520可以包括四差動放大器（D1至D4)與 一測試結構電路5 5 0。在正常資料讀取模式中，測試結構 電路5 50能夠使由選擇電路5 1〇來的資料通過至差動放大器 (D1與D2)。在正常資料讀取模式中，測試結構電路55〇也 能夠配置差動放大器（D1至D4)以至於他們可以在一串聯模 式結構中操作。差動放大器D1能夠配置來以一非反轉的方❿ 式（fashion)接收由一選定之I/O匯流排（i〇at/N-IODT/N) 的資料。差動放大器D2能夠配置來以一反轉的方式接收由 一選定之I/O匯流排（IOAT/N-I0DT/N)的資料。差動放大器 D3可視為與差動放大器（di與D2)串聯以接收他們的輸出以

7061-3744-PF.ptd 第24頁 1233126 五、發明說明（20) 至放大此非反轉資料。差動放大器D4可視為與差動放大器 (D1與D2)串聯以接收他們的輸出以至放大此反轉資料。因 此，在一正常讀取模式中，資料感測電路52〇能夠產生非 反轉與反轉的資料給資料輸出電路530。 在一平行測試模式中，測試結構電路5 5 0能夠配置差 動放大器（D1至D4)以至於他們可以操作來個別地接收與放 大由每一I/O匯流排（IOAT/N至IODT/N)的資料。此資料接 著被供應給比較器C 2。在此方法中，由所有四儲存體的資 料可以被接收且放大來用以四位元平行測試比較。 此測試結構電路5 5 0包括選擇閘（5 0至5 7 )。選擇閘可· 為二對一選擇器或多工器，其接收一平行測試信號PTEST 為一選擇控制信號。當在正常模式中時，PTEST為低且選 擇閘（50至57)可以使’’ Απ輸入通過至輸出” γ”。在此方法 中，一被選擇電路510選定之I/O匯流排（ΙΟΑΤ/Ν至IODT/N) 可以通過至差動放大器（D1與D2)且差動放大器（D1至D4)可 以以串聯結構配置。然而，在平行測試模式中，PTEST為 高且選擇閘（50至57)可以使” Β"輸入通過至輸出1’ Υ，，。在此 方法中，每一差動放大器（D1至D4)可以配置來接收一由分 開I/O匯流排（ΙΟΑΤ/Ν至IODT/N)的輸入。更具體地，差動 放大器D1可以接收由ΙΟΑΤ/Ν的資料。差動放大器D2可以接· 收由ΙΟΒΤ/Ν的資料。差動放大器D3可以接收由IOCT/N的資 料。差動放大器D4可以接收由IODT/N的資料。 差動放大器（D1至D4)可以接收且可以被資料放大器致 能信號DAE致能/無效。

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資料輸出電路530與控制電路5 4〇可以如第1圖的實施 例之輸出電路130與控制電路14〇相似的方式操作。 比較器C2在輸入端子（IN1至IN4)接收此四資料位元。 比較器C2為一四位元比較電路以及，當一平行測試模式致 能時，可以產生一比較結果（QT與QN)分別給n—通道 IGFETs(N3與N4)的閘極。如果所有輸入給比較器C2的四資 料位元都為邏輯1，RWBST保持高且RWBSN被拉低，因此表、 示一比較1通過狀況。如果所有輸入給比較器c 2的四資料 位元都為邏輯〇，RWBST被拉低且RWBSN保持高，因此表示 一比較0通過狀況。如果任何輸入給比較器c 2的四資料位 元與其他的具有不同的邏輯位準，則兩RWBST都被 拉低，表示一比較失敗狀況。 資料放大器5 0 0能夠由四不同的儲存體（BANK A-D)在 I/O匯流排（IOAT/N-IODT/N)上接收資料。在正常讀取模式 中，資料放大器50 0能夠由一儲存體（BANK A、B、C、或D) 輸出資料於讀/寫匯流排RWBSN上。此I/O匯流排 (IOAT/N-IODT/N)被資料放大器500來使資料輸出，可以依 據一 2 -位儲存體位址B A 0 / 1來選定。然而，在操作之平 行測試模式中，資料放大器5 0 0能夠由所有四儲存體（b a N K A、B、C、與D)接收資料，能夠比較此資料來看是否一致 丨 或相配且輸出相應之一通過/失敗狀況給讀/寫匯流排 RWBST/N 。 可以了解的是資料可以依據一列與行位址值由一儲存 體選定。在正常讀取模式中，也只有一儲存體在讀取週期

7061-3744-PF.ptd 第26頁 1233126 五、發明說明（22) =為有η-給予的時間四儲存體可以有效且只 有一儲存體可以被負料放大器5〇〇將資料讀出。 注意的是在第5圖的實施例中’只有‘差動放大器能 夠使用來讀取資料或在由四不同儲存體的資料上執行一 行測試。在第1圖的實施例中，需要六個差動放大器。因t 此，此四差動放大器不會視為晶片尺寸的增加，卻可 整體晶片尺寸的減少。 … 在第1圖與第5圖的實施例中，當平行測試操作有—次 料相配狀況時，實際的資料被輸出表示相配。舉例，邏二 高被輸出以表示一資料1的相配，與邏輯低被輸出以表示 一資料0的相配。這可以使用於一期望之資料類型平行=_ 試’為了來比較是否相配與寫入半導體記憶體之 (1或〇)有所關聯。 貝料 然而，可以使用另一實施例。舉例，當一資料比 示為失敗時，資料放大器（30或50 0 )能夠輪出一 〇值。二表 資料比較表示為通過時，資料放大器（3〇或500 )能夠輪田出— 1值。 的邏=係顯示在上述第1圖的資料放大器3°的狀況中

1233126 五、發明說明（23)

表格II IOAT/N IOBT/N IGFET N3 之閘極 IGFET N4 之閘極 RWBST RWBSN 低 低 低 尚 低 低 尚 高 低 低 高 尚 低 低 低 1¾ 1¾ 低 高 尚 低 第5圖的貫施例中的比較器C2，也能夠修改个p 表格I I中所顯示給四位元平行測試比較之類似輸出 在第1與5圖中所揭露的實施例中，讀/寫匯流排 RWBST/N可以預充電至高以及多餘的（unwante(j)短脈衝干 擾（gl 1 tches)可能錯誤地將讀/寫匯流排RWBST/N中之一匯 流排線放電。因此，參考第丨與5圖的實施例需要注意的 是，資料感測電路（120與520 )、資料輸出電路（13〇盥 530 )、與比較器⑹與C2)之致能的時 在η-通道下㈣FETS⑷細）上之錯誤的短脈衝干/除 定於疋與上述實施例為示範的且本發明並不限 疋於，些貫施例。舉例’雖然已經給予2 測試任何複數位元。此平；：=電路能夠設計來平行 測試入口（entry)模式週千期莫式可以藉由使用一與一 -供應至-外部接腳或連接° 5之關鍵（key)"位址或使用 入（enter)，只列舉此幾個例子⑽d pad)之測試電壓來進

1233126 五、發明說明（24) 延遲電路L12包括電容元件、電阻元件、與/或為了生 成一傳輸延遲之長通道類型電晶體，只列舉此幾個例子。 雖然資料放大器（30與50)已經針對一預充電/放電類 型輸出（N1至N2)說明，可以了解的是可以使用一下拉電晶 體（如一P-類型IGFET)。比較器（C1與C2)能夠共享驅動電曰曰 晶體，利用以兩η-通道電晶體取代„-通道IGFETs(N1至以） 以及當在平行測試模式中時三態“^^比衍叫^邏輯閘彳^ 與L4)的輸出或當在操作之正常模式中時三態邏輯閘盘 L8 )的輸出。 〃 差動放大器（D1至D4)可以為電流鏡（current mirr〇r) 類型差動放大器或閂鎖感測放大器類型差動放大器，且可鲁 以包括給資料信號邏輯參考之參考位準，只列舉此幾個例 如提到的，在一傳統類型半導體記憶體中，一資料放 ==一儲存體。這允許平行測試操作，但有增： 放大考、缺而面〜專。為了減少晶片尺寸應該共享一資料 =元會限制平行測試的能力。-允許多個記 j早7G之儲存體於沒有在每一儲存 的情況下被測試之平行測試方法已經揭露。 不脫二2發：然不同特定之實施例已經詳細說明，然而在 潤飾。因此，本發日2,圍Θ ’當可做些許更動、替換與 所界定者為準之保護範圍當視後附之中請專利範圍

Claims (1)

1233126 六、申請專利範圍 1. 一種半導體記憶裝置’具有一正 仃測試模式，該裝置包括： I、 十料位:記憶體單元之第—儲存體，當定址時提供一第一資 一記憶體單元之第 料位元；以及 儲存體，當定址時提供—第 資 位元：Π放=輕合來接收由第一儲存體的第-資料 /、由第一儲存體的第二資料位元； 第二資料位元的：：取：式：丄資料放大器提供-第-或 器依據-第一：ί :以及在平行測試模式中，資料放大 /、第一-貝料位元的比較，提供一比較結果輸 出 2:.如申請專利範圍第1項所述之半導體記憶裝置，更 在正常讀取模式中，杳4沐姑 值，選擇第一咬第-次αι枓放據選擇控制信號的 ,,^ Α第一 _貝料位元用以資料輸出。 包括申請專利範圍第1項所述之半導體記憶裝置，更 值，= =式：’資料放大器依據選擇控制信號的 伴弟與第二資料位元用以比較。 如申明專利範圍第3項所述之半導體記憶裝置，更 包括 包括 第一與第二輸入/ 資料位元了 Π 輪出匯流排，用以運送第-與第

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六、申請專利範圍 資料放大器包括一耦合至第一與第二輸入/輪出匯漭 排之感測電路，其中在正常讀取模式中，感測電路放大;IL 一或第二資料位元其中之一，以及在平行測試模式中， 測電路放大第一與第二資料位元。 f 5 ·如申請專利範圍第4項所述之半導體記憶裝置， 中： 々 資料放大器更包括一比較器，在平行測試模式中， 較第一與第二資料位元的邏輯值且提供比較結果輪出。t 6 ·如申請專利範圍第丨項所述之半導體記憶裝置， 包括： 又 一項/罵匯k排，耦合來在正常讀取模式中，接收次 料輸出’以及在平行測試模式中，接收比較结果輪出。貝 7.如申請專利範圍第丨項所述之半導體記憶裝置， 中資料放大器更包括： ，、 一資料輸出電路，用以提供資料輸出； 一比較器，用以提供比較結果輸出；以及 平行；=路装；合來接收一資料放大器致能信號與- 輸出電路7 :及，ΐ控制電路在正常讀取模式中致能資料 衿出電路以及在平行測試模式中致能比較器。 …8夕株^ ^導體裝置’包括—耦合來接收由複數記情體 之儲存體的資料位元之資料放大器，f料放大器^體 複數放大器電路， 作的第一模式中放大一 其中複數放大器電路配置來在一操 ^料位元以及配置來在一操作的第

1233126 六、申請專利範圍 二模式中放大複數資料位元。 9 ·如申請專利範圍第8項所述之半導體裝置，其中複 數放大器電路包括一第一放大器電路與一第二放大器電路 且第一與第二放大器電路配置來以串聯方式操作以當在操 作的第一模式中放大此一資料位元。 1 0.如申請專利範圍第9項所述之半導體裝置，其中第 一與第二放大器電路配置來當在操作的第二模式中放大分 散之資料位元。 11 ·如申請專利範圍第丨〇項所述之半導體裝置 括 一模式信號，表示當在一第一邏輯位準時操作的第一 模式以及當在一第二邏輯位準時操作的第二模式； 一第一輸入/輸出匯流排，運送由複數 儲存體之一的資料位元之一； 丨〜筱早兀二 第一放大器電路具有一第一放大器輪出· 大f電路具有-第二放大器輪出： 麵合至第一輸入/輪出匯流排之第一選擇電路：括一-具有- 第-放大器輸出之第二選擇輸入、一耦人輪至： '至 入之選擇輸出以及人步 〇至第一放大器輸 擇間，其中選擇間當模：信號為在n:選擇控制之選 第一輸入/輪出匯流排至第：放第一邏輯位準時，搞合 號為在第一邏輯位準日夺，麵合第—放輪^’以*當模式信 I233126

次= ·如申請專利範圍第l o項所述之半導體裝置，其中 貝科：大器更包括： 此兀且比較分散的資料位元术玍成一比較輸出c 1 3·如申請專利範圍第1 2項所述之半導體裝置，其 的次;Γ比較器，耦合來由第一與第二放大器電路接收分散 、貝料位元且比較分散的資料位元來生成一比較輸出 1 Q ' . 中 操作的第一模式為一正常讀取模式且操作的第二模式 …一平行测試模式。 1 4.如申請專利範圍第8項所述之半導體裝置，更包 複數輸入/輸出匯流排，耦合至複數記憶體單元之儲 存體；以及 資料放大器更包括一在複數輸入/輸出匯流排與複數 放大器電路之間耦合之選擇電路，其中選擇電路依據一接 的儲存體位址’麵合在至少一複數輸入/輸出匯流排之 _貝料到至少一複數放大器電路。 15· —種資料放大器，具有一第一操作模式盥一 操作模式，包括：. 〃

一選擇電路，耦合來接 輸入，且在第一操作模式中 第一資料輸入或第二資料输 二選擇輸出，以及在第二操 第一資料輸入以提供第一與 一資料感測放大器 收一第一資料輪入與第二資料 依據至少一選擇控制信號選擇 =以提供一第一選擇輸出與第 ^模式中選擇第一資料輸入與 第二選擇輸出；

接收第一與第二選擇輸出，且在

7061-3744-PF.ptd 1233126 六、申請專利範圍 操作的第一模式中放大第一盥第- ^ ^ ，、弟一選擇輸出，提供一資料 感測放大器輸出，以及在操作的第二模式中放大第一與第 二選擇輸出，提供一第一與第二比較輸出； 〃 二資料輸出電路’接收資料感測放大器輸出，且在操 作的第一模式中提供一資料輸出；以及 :比較器，接收第一與第二比較輸出，且在操作的第 一模式中提供一比較結果輸出。 .1 6 ·如申明專利範圍第丨5項所述之資料放大器，更包 括： 一控制電路，、接收一模式信號與一資料放大器致能信 =且生成一貝料感測放大器致能信號與一比較器致能信 3虎， 二貝料放感測大器耦合來接收資料感測放大器致能信 號；以及 比較器輕合來接收比較器致能信號。 1 7·如申請專利範圍第1 6項所述之資料放大器，其中 控制電路更包括一延遲元件，用以延遲比較器致能信號的 生成。 I 1 8·如申請專利範圍第1 6項所述之資料放大器，其中 控制電路生成一資料輪出電路致能信號且資料輸出電路耦你 合來接收資料輸出電路致能信號。 1 9 ·如申請專利範圍第1 5項所述之資料放大器，其中 在第操作模式中，資料放大器由一第一與第二記憶體陣 列接收第一與第二資料輸入且選擇控制信號對應一記憶體

1233126 六、申請專利範圍 陣列位址。 2 0 .如申請專利範圍第1 9項所述之資料放大器，其中 第一操作模式為一正常讀取模式且第二操作模式為一平行 測試模式。 ill· 7061-3744-PF.ptd 第35頁