JP5527957B2 - 半導体記憶装置及びその制御方法 - Google Patents
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Description
図1〜図3を参照して本発明による半導体記憶装置の実施形態1について説明する。BANK構成は4個を例としており、図1は通常時の接続状態、図2はパラレルテスト時の接続状態をそれぞれ示している。なお、図1において、図7に示すものと同一の構成には同一の参照符号を用いている。
次に、図4〜図6を参照して実施形態2について説明する。なお、図4〜図6において、他の図と同一の構成には同一の参照符号を用いている。
その特徴は、実施形態3においては、図13及び図14に示すように、メモリセルアレイから周辺回路にデータを出力するMIO線を複数のBANK共通で使用する半導体記憶装置において、MIO線(MIO−U及びMIO−L)に挿入されたスイッチとしてのトランジスタTrA(=ゲート回路)のゲート制御を、パラレルテストにおいて連続してオフするのではなく、パラレルテスト状態を制御する信号(PTEST)と読み出し状態を制御する信号(READ STATE)のAND(論理積)信号でオフする制御にする点にある。すなわち、パラレルテストかつ読み出し動作時にトランジスタTrAをオフし、パラレルテストであっても読み出し動作でない時、たとえば書き込み動作時(データライト時)にトランジスタTrAをオンにする制御を行うようにしている。これによれば、パラレルテストの書き込み状態では、MIO線がBANK間で接続された状態になるので、全てのBANKのメモリセルアレイに同時にデータを書き込むことが出来る。
次に、本発明の他の実施形態である実施形態4について説明する。図16は、本発明の実施形態4を説明するための図である。図16は、図11と同じBANK構成を4個とする半導体記憶装置のパラレルテスト時の構成(回路の接続状態)を説明するための模式図である。ただし、図16に示す構成では、出力線DQ−U上のデータを出力線DQ−L側に転送するデータ線33と、出力線DQ−L上のデータを出力線DQ−U側に転送するデータ線34とがメモリアレイの外側に設けられるとともに、図11の比較回路22及び23が、データ線33及び34と出力線DQ−U及びDQ−Lとの接続回路を内部に追加して含む比較回路22a及び23aに変更されている。この比較回路22aでは、出力線DQ−Uのデータとデータ線34のデータとを合わせることで外部DQと同じビット数のデータを得ることができ、これがMIO線MIO−Uに入力されるようになっている。また比較回路23aでは、出力線DQ−Lのデータとデータ線33のデータとを合わせることで外部DQと同じビット数のデータを得ることができ、これがMIO線MIO−Lに入力されるようになっている。図16のその他の構成は図11と同一である。なお、通常時の構成は図10と同一である。
TrA…トランジスタ(ゲート回路)
TrB…トランジスタ(ゲート回路)
11〜12…周辺回路
22〜25…比較回路
MIO…メイン入出力線
SubMIO…メイン入出力線補助線
PU、PL…トランジスタ
MIO−U、MIO−L…分割されたメイン入出力線
31…インバータ
32…ナンド回路
33、34…データ線
Claims (10)
- 複数のバンク間で複数のデータ出力線を共通化した半導体記憶装置において、
各データ出力線の途中に挿入された複数のゲートであって、通常動作時にオンに制御され、パラレルテスト時の少なくともデータ読み出し時にオフに制御されるもの
を具備することを特徴とする半導体記憶装置。 - 前記複数のゲートが、通常動作時にはオンに制御され、パラレルテスト時にはオフに制御されるものである
ことを特徴とする請求項1に記載の半導体記憶装置。 - 前記複数のゲートがオフすることで分割された各データ出力線の各分割部分上の信号をパラレルに入力して比較を行う比較回路を
さらに具備することを特徴とする請求項1又は2に記載の半導体記憶装置。 - 前記各ゲートが、前記複数のバンク間の境界に対応して設けられている
ことを特徴とする請求項1〜3のいずれか1項に記載の半導体記憶装置。 - 前記複数のゲートが複数個のバンク毎に前記各データ出力線を分割するように挿入されたものであり、
前記比較回路が、各分割されたバンクの個数に対応する分割数で時分割に、各データ出力線の各分割部分上の信号をパラレルに入力して比較を行うものである
ことを特徴とする請求項3に記載の半導体記憶装置。 - 前記複数のゲートによって分割された各データ出力線の各分割部分と前記比較回路との間をパラレルテスト時に接続する接続手段を
さらに具備することを特徴とする請求項3に記載の半導体記憶装置。 - 前記接続手段が、パラレルテスト時にオンに制御されるゲートと、該ゲートと接続された前記データ出力線よりレイアウト上の配線の幅が狭いデータ出力補助線とから構成されている
ことを特徴とする請求項6に記載の半導体記憶装置。 - 前記複数のゲートが、パラレルテストの時のデータの書き込み時にオンに制御されるものである
ことを特徴とする請求項1〜7のいずれか1項に記載の半導体記憶装置。 - 前記分割された各データ出力線の一方の端部にパラレルテスト時に入力される書き込みデータを他方の端部へ伝送するデータ線を
さらに具備することを特徴とする請求項3に記載の半導体記憶装置。 - 複数のバンク間で複数のデータ出力線を共通化した半導体記憶装置の制御方法であって、
各データ出力線の途中に挿入された複数のゲートを、通常動作時にオンに制御し、パラレルテスト時の少なくともデータ読み出し時にオフに制御する
ことを特徴とする半導体記憶装置の制御方法。
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