KR100666929B1 - 메모리 뱅크 구조 - Google Patents

메모리 뱅크 구조 Download PDF

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Abstract

본 발명은 반도체 메모리 소자 내 코어영역 내부의 데이터 입출력 라인을 효율적으로 프리차지하기 위한 메모리 뱅크 구조에 관한 것이다.
본 발명의 메모리 뱅크 구조는, X4 또는 X8 옵션일 때 부가 어드레스의 최상위 비트에 따라 상위 하프 뱅크와 하위 하프 뱅크로 구분되며, 상기 각 하프 뱅크에 포함되는 로컬IO 버스의 프리차지 수행은 상기 부가 어드레스의 최상위 비트에 따라 제어되는 것을 특징으로 한다.
상기 메모리 뱅크 구조는, 상기 부가 어드레스의 최상위 비트가 '0'일 때 사용되는 상위 하프 뱅크; 상기 부가 어드레스의 최상위 비트가 '1'일 때 사용되는 하위 하프 뱅크; 상기 상위 하프 뱅크 내 로컬IO 라인에 대한 프리차지를 수행하기 위한 상위 하프 뱅크 프리차지부; 상기 하위 하프 뱅크 내 로컬IO 라인에 대한 프리차지를 수행하기 위한 하위 하프 뱅크 프리차지부; 상기 상위 하프 뱅크 프리차지부의 동작을 제어하기 위한 상위 하프 뱅크 프리차지 제어부; 및 상기 하위 하프 뱅크 프리차지부의 동작을 제어하기 위한 하위 하프 뱅크 프리차지 제어부를 포함한다.
메모리 뱅크, 프리차지, 로컬IO, 데이터 폭, 하프 뱅크

Description

메모리 뱅크 구조{MEMORY BANK STRUCTURE}
도 1은 종래기술에 의한 메모리 뱅크 구조의 프리차지부 회로도,
도 2는 본 발명의 제1 실시예에 따른 메모리 뱅크 구조도,
도 3a는 본 발명의 제1 실시예에 따른 메모리 뱅크 구조의 상위 로컬IO 라인 프리차지부 회로도,
도 3b는 본 발명의 제1 실시예에 따른 메모리 뱅크 구조의 하위 로컬IO 라인 프리차지부 회로도,
도 4a는 본 발명의 제1 실시예에 따른 메모리 뱅크 구조의 상위 로컬IO 라인 프리차지 제어부 회로도,
도 4b는 본 발명의 제1 실시예에 따른 메모리 뱅크 구조의 하위 로컬IO 라인 프리차지 제어부 회로도,
도 5는 본 발명의 제2 실시예에 따른 메모리 뱅크 구조도,
도 6a는 본 발명의 제2 실시예에 따른 메모리 뱅크 구조의 0번 로컬IO 라인 프리차지 제어부 회로도,
도 6b는 본 발명의 제2 실시예에 따른 메모리 뱅크 구조의 1번 로컬IO 라인 프리차지 제어부 회로도,
도 6c는 본 발명의 제2 실시예에 따른 메모리 뱅크 구조의 2번 로컬IO 라인 프리차지 제어부 회로도,
도 6d는 본 발명의 제2 실시예에 따른 메모리 뱅크 구조의 3번 로컬IO 라인 프리차지 제어부 회로도.
* 도면의 주요부분에 대한 부호의 설명
40 : 상위 로컬IO 라인 프리차지부 50 : 하위 로컬IO 라인 프리차지부
60 : 상위 로컬IO 라인 프리차지 제어부
70 : 하위 로컬IO 라인 프리차지 제어부
160 : 0번 로컬IO 라인 프리차지 제어부
170 : 1번 로컬IO 라인 프리차지 제어부
180 : 2번 로컬IO 라인 프리차지 제어부
190 : 3번 로컬IO 라인 프리차지 제어부
본 발명은 반도체 메모리 소자 내 데이터 입출력 라인을 프리차지하는 구성을 구비한 메모리 뱅크 구조에 관한 것으로, 특히, 코어영역 내부의 데이터 입출력 라인을 효율적으로 프리차지하기 위한 메모리 뱅크 구조에 관한 것이다.
반도체 메모리 소자는 다수개의 메모리 뱅크로 구성되고, 개별 메모리 뱅크 는 메모리 셀들의 집합으로 구성됨이 일반적이다. 소자내에서 상기 메모리 뱅크가 위치하는 영역을 코어영역이라 하며, 메모리 뱅크를 위한 입출력라인으로 구성된 메모리 뱅크들 사이의 영역을 페리영역이라 한다.
상기 페리영역으로부터 전달되는 데이터는 코어영역 경계에 위치하는 라이트 드라이버를 통해 코어영역 내부로 입력되고, 페리영역으로 출력할 데이터는 코어영역 경계에 위치하는 아이오(IO) 센스앰프를 통해 출력된다.
통상적으로 데이터 입출력핀(DQ)을 통해 입력된 데이터를 코어영역으로 전달하기 위한 데이터 버스를 글로벌IO 버스(GIO)라 하며, 상기 라이트 드라이버 및/또는 아이오 센스앰프와 연결되어 코어영역 내부로 연결되는 코어 영역 내 데이터 라인 버스를 로컬IO 버스(LIO)라고 한다(이하, 라이트 드라이버 및 아이오 센스앰프를 코어 드라이버/센스앰프로 통칭하기로 한다).
로컬IO 버스는 활성화시에는 서로 상반된 논리값의 전위를 가지며, 비활성화시에는 동일한 프리차지 전압을 유지하는 로컬IO라인쌍 다수개로 이루어진다. 또한, 하나의 로컬IO 라인쌍은 특정된 하나의 코어 드라이버/센스앰프에 연결되며, 하나의 로컬IO 라인쌍으로 입출력하는 데이터들은 특정 범위의 어드레스로 한정된 메모리 셀들에 엑세스하는 데이터이다. 즉, 어떤 데이터가 어느 로컬IO 라인쌍을 통해 입출력되는 가는 데이터가 해당되는 어드레스를 보고 판단할 수 있다.
한편, 최근의 메모리 스펙은 입출력 데이터가 별도로 설정된 데이터 폭 옵션에 따라 특정 입출력핀을 통해서만 출력되는 것을 요구하고 있다. 이에 따르면, 만약 16개의 입출력핀을 가지는 메모리 소자의 경우, X16 옵션이 설정되면, 16개의 입출력핀을 통해 데이터가 입출력되며, X8 옵션이 설정되면, 8개의 입출력핀을 통해 데이터가 입출력되며, X4 옵션이 설정되면, 4개의 입출력핀을 통해 데이터가 입출력된다.
16개의 입출력핀을 가지는 메모리 소자 내 하나의 메모리 뱅크에는 동일한 개수인 16개의 로컬IO 라인쌍을 가지는데, X16 옵션이 설정된 경우에는 로컬IO 라인쌍(또한 이에 연결된 코어 드라이버/센스앰프)은 입출력핀에 하나씩 연결되며, X8 옵션이 설정된 경우에는 2개의 로컬IO 라인쌍이 하나의 입출력핀에 시분할적으로 연결되며, X4 옵션이 설정된 경우에는 4개의 로컬IO 라인쌍이 하나의 입출력핀에 시분할적으로 연결된다.
도 1은 종래기술에 의한 로컬IO 라인쌍의 프리차지 회로를 도시하고 있다. 도시한 프리차지 회로는 단순히 프리차지 명령을 입력받아 해당 로컬IO 라인에 프리차지전압(VLIO)을 공급하는 구조로 되어 있다. 도시한 구조는 하나의 메모리 뱅크 내 모든 로컬IO 라인에 동일하게 적용되어, 로컬IO 라인 프리차지는 동일 메모리 뱅크 내 모든 로컬IO 라인에 일괄적으로 수행된다.
상기와 같은 종래기술에 따른 로컬IO 라인 프리차지는 다음과 같은 문제점이 있다.
일반적으로 메모리에 대한 리드/라이트 동작은 로 어드레스와 컬럼 어드레스로 엑세스할 메모리 셀을 지정하게 되는데, 연속되는 리드/라이트 동작은 대부분 로 어드레스를 공통으로 하는 메모리 셀들에 대하여 이루어지므로, 로 어드레스는 최초에만 입력받고, 공통되는 메모리 셀에 대한 엑세스는 컬럼 어드레스를 입력받 아 수행하는 방식이 널리 사용된다.
상기 어드레싱 방식을 사용하는 경우, 최대(full) 데이터 폭 옵션인 X16 옵션의 경우에는 별다른 문제점이 없지만, X8 또는 X4 옵션의 경우에는 어느 한 데이터를 리드/라이트하는 시점에 메모리 뱅크 중 사용 가능성이 있는 영역을 최초에 입력받은 로 어드레스로서 판단할 수 있음에도 불구하고, 메모리 뱅크의 모든 영역에 대하여 프리차지를 수행하게 된다.
이로 인해 불필요하게 전력을 낭비하며, 특히, 전력 절감이 중요한 모바일 분야에서는 더욱 큰 문제점이 되었다.
본 발명은 상기 문제점들을 해결하기 위하여 안출된 것으로서, 로컬IO 버스 프리차지로 인한 전력소모를 절감할 수 있는 메모리 뱅크 구조를 제공함을 그 목적으로 한다.
또한, 본 발명은 데이터 폭 옵션에 따라 리드/라이트 동작을 위한 로컬IO 라인쌍 프리차지를 수행 구역을 한정할 수 있는 메모리 뱅크 구조를 제공함을 다른 목적으로 한다.
상기 본 발명의 목적을 달성하기 위한 본 발명의 메모리 뱅크 구조는, 소정의 부가 어드레스가 표시하는 지정된 특정값으로 식별되는 다수의 서브 뱅크; 상 기 각 서브 뱅크에 속하는 로컬IO 라인에 대한 프리차지를 수행하기 위한 다수의 서브 로컬IO 라인 프리차지부; 및 상기 서브 로컬IO 라인 프리차지부의 동작을 제어하기 위한 다수의 서브 로컬IO 라인 프리차지 제어부를 포함하는 것을 특징으로 한다.
본 발명은 메모리 뱅크 구조에 특징이 있는 것으로, 본 발명 설명에서 사용되는 '메모리 뱅크'란 용어를 정의하기 위해, 우선 본 발명의 '메모리 뱅크'가 가진 구분되는 특징을 설명하기로 한다.
대용량 메모리 소자의 경우 어드레싱 효율과 소비 전력의 절감 및 리플 감소를 위해, 하나의 칩 내에 다수개의 메모리 뱅크로 구별하여 구현하고 있다. 하나의 독립된 메모리 뱅크는 로(row) 어드레스를 디코딩하기 위한 X디코더와 컬럼(column) 어드레스를 디코딩하기 위한 Y디코더를 별도로 구비한다. 또한, 하나의 독립된 메모리 뱅크에는 최대 데이터 폭일 때 칩 소자의 모든 데이터 입출력핀을 사용하여 한 번에 전송되는 데이터가 메모리 뱅크 내부 전체에 분산 저장되어 있다. 따라서, 최대 데이터 폭일 때는 상기 분산 저장되어 있는 데이터를 엑세스하기 위해서는 하나의 메모리 뱅크내 모든 영역을 활성화시켜야 한다.
본 발명의 설명에서는 최대 데이터 폭 옵션일 때, 선택된 뱅크 내에서 엑세스할 메모리 영역을 지정하는데 필요한 어드레스(뱅크내에서 사용되는 어드레스 부분임)를 기본 어드레스라 칭하며, 최대 데이터 폭 옵션이 아닐 때, 뱅크 내에서 엑세스할 메모리 영역을 지정하는데 상기 기본 어드레스와 함께 사용되는 어드레스를 부가 어드레스라 칭한다. 또한, 코어 드라이버/센스앰프와 직접 연결되는 코어 내 부의 데이터 버스를 로컬IO 버스라 칭하며, 데이터 버스는 데이터 라인의 집합임을 밝혀둔다.
(실시예 1)
도 2 및 도 3a, 3b에 도시한 본 실시예의 메모리 뱅크 구조는, 소정의 부가 어드레스의 최상위 비트가 '1'일 때 사용되는 상위 하프 뱅크; 상기 부가 어드레스의 최상위 비트가 '0'일 때 사용되는 하위 하프 뱅크; 상기 상위 하프 뱅크 내 로컬IO 라인에 대한 프리차지를 수행하기 위한 상위 로컬IO 라인 프리차지부(40); 상기 하위 하프 뱅크 내 로컬IO 라인에 대한 프리차지를 수행하기 위한 하위 로컬IO 라인 프리차지부(50); 상기 상위 로컬IO 라인 프리차지부(40)의 동작을 제어하기 위한 상위 로컬IO 라인 프리차지 제어부(60); 및 상기 하위 로컬IO 라인 프리차지부(50)의 동작을 제어하기 위한 하위 로컬IO 라인 프리차지 제어부(70)를 포함하는 것을 특징으로 한다.
본 실시예의 프리차지 제어회로가 사용되는 반도체 메모리 소자의 구조에 대하여 도 2를 참조하여 살펴보겠다.
반도체 메모리 소자의 외부 입출력핀을 통한 입력 데이터는 페리영역에 형성되는 글로벌IO 버스를 통해 코어영역의 메모리 뱅크에 전달되고, 메모리 뱅크내 라이트 드라이버(미도시)는 글로벌IO 버스에 실린 데이터를 증폭하여 코어영역 내부로 전달한다. 상기 라이트 드라이버와 연결되는 코어영역내 데이터 라인 버스를 로컬IO 버스라 한다. 리드시에는 로컬IO 버스에 실린 코어영역의 데이터를 IO 센스앰 프(미도시)로 증폭하여 글로벌IO 버스에 전달한다.
본 실시예의 반도체 메모리 소자 내 하나의 메모리 뱅크는, 소정의 부가 어드레스의 최상위 비트(일반적으로 로 어드레스에서 뱅크 구분 어드레스를 제외한 최상위 비트가 된다)의 값에 따라 물리적 영역을 구분하여, 상위 하프 뱅크와 하위 하프 뱅크로 구분한다. 상위 하프 뱅크를 담당하는 로컬IO 버스(LBU) 및 라이트 드라이버, IO 센스앰프와, 하위 하프 뱅크를 담당하는 로컬IO 버스(LBD) 및 라이트 드라이버, IO 센스앰프는 따로따로 구비한다.
최대 데이터 폭(X16)일 때는 상위 하프 뱅크 내 로컬IO 버스(LBU)는 항상 상위번(8번 ~ 15번) 글로벌IO 라인에 연결되며, 하위 하프 뱅크 내 로컬IO 버스(LBD)는 항상 하위번(0번 ~ 7번) 글로벌IO 라인에 연결된다. X8일 때는 소정의 8개의 글로벌IO 라인만이 활성화되며, 부가 어드레스의 최상위 비트에 따라 상기 소정의 8개의 글로벌IO라인이 상위 하프 뱅크 내 로컬IO 버스(LBU) 및 하위 하프 뱅크 내 로컬IO 버스(LBD) 중 하나와 연결된다. X4일 때는 소정의 4개의 글로벌IO 라인만이 활성화되며, 부가 어드레스의 최상위 비트에 따라 상기 소정의 4개의 글로벌IO라인이 상위 하프 뱅크 내 로컬IO 버스(LBU) 및 하위 하프 뱅크 내 로컬IO 버스(LBD) 중 하나와 연결된다.
본 실시예의 메모리 뱅크 구조는, X4 또는 X8 옵션일 때 부가 어드레스의 최상위 비트에 따라 상위 하프 뱅크와 하위 하프 뱅크로 구분되며, 상기 각 하프 뱅크에 포함되는 로컬IO 버스의 프리차지 수행은 부가 어드레스의 최상위 비트에 따라 제어되는 것을 특징으로 한다.
도 3a에 도시된 상위 로컬IO 라인 프리차지부(40)는, 한 쌍의 프리차지 모스트랜지스터(MP0, MP1)와 1개의 균등화 모스트랜지스터(MQ0)를 구비하는 프리차져(42) 및 한 쌍의 IO스위치(MS0, MS1)와 1개의 균등화 모스트랜지스터(MQ1)를 구비하는 SIO 연결부(44)를 포함한다. 상위 로컬IO 라인 프리차지부(40)는 상위 로컬IO 라인 프리차지 제어부(60)로부터의 상위 로컬IO 라인 프리차지 신호(LIORST2_UP)를 입력받아 로컬IO 라인쌍(LIO_UP, LIOB_UP)에 프리차지 전압(VLIO)을 공급하며, 전압 레벨을 균등화시킨다.
도 3b에 도시한 하위 로컬IO 라인 프리차지부(50)는, 한 쌍의 프리차지 모스트랜지스터(MP2, MP3)와 1개의 균등화 모스트랜지스터(MQ2)를 구비하는 프리차져(52) 및 한 쌍의 IO스위치(MS0, MS1)와 1개의 균등화 모스트랜지스터(MQ3)를 구비하는 SIO 연결부(54)를 포함한다. 하위 로컬IO 라인 프리차지부(50)는 하위 로컬IO 라인 프리차지 제어부(70)로부터 출력되는 하위 로컬IO 라인 프리차지 명령(LIORST2_DN)에 제어되어 로컬IO 라인쌍(LIO_DN, LIOB_DN)에 프리차지 전압(VLIO)을 공급하며, 전압 레벨을 균등화시킨다.
도 4a에 도시한 상위 로컬IO 라인 프리차지 제어부(60)는, 비(非)최대 데이터 폭 옵션 신호(X4, X8)를 입력받는 오아게이트(ORU), 오아게이트(ORU)의 출력 및 부가 어드레스의 최상위 비트(ADD<n>)를 입력받는 낸드게이트(NAU), 및 낸드게이트(NAU)의 출력 및 뱅크 로컬IO 라인 프리차지 명령(LIORST1)을 입력받아 상위 로컬IO 라인 프리차지 명령(LIORST2_UP)으로 출력하는 엔드게이트(ANU)로 이루어진다.
상위 로컬IO 라인 프리차지 제어부(60)는, 뱅크 로컬IO 라인 프리차지 명령 (LIORST1), 부가 어드레스의 최상위 비트(ADD<n>), 및 비최대 데이터 폭 옵션 신호(X4, X8)를 입력받아, 최대 데이터 폭일 때는 뱅크 로컬IO 라인 프리차지 명령(LIORST1)을 상위 로컬IO 라인 프리차지 명령(LIORST2_UP)으로서 출력하고, 최대 대이터 폭이 아닐 때에는(즉, X4옵션 또는 X8옵션) 부가 어드레스의 최상위 비트(ADD<n>)의 논리값이 "0"일 때에만 뱅크 로컬IO 라인 프리차지 명령(LIORST1)을 상위 로컬IO 라인 프리차지 명령(LIORST2_UP)으로서 출력한다.
도 4b에 도시한 하위 로컬IO 라인 프리차지 제어부(70)는, 비최대 데이터 폭 옵션 신호(X4, X8)를 입력받는 오아게이트(ORD), 오아게이트(ORD)의 출력 및 부가 어드레스의 최상위 비트(ADD<n>)의 반전비트를 입력받는 낸드게이트(NAD), 및 낸드게이트(NAD)의 출력 및 뱅크 로컬IO 라인 프리차지 명령(LIORST1)을 입력받아 하위 로컬IO 라인 프리차지 명령(LIORST2_UP)로 출력하는 엔드게이트(AND)로 이루어진다.
상기 하위 로컬IO 라인 프리차지 제어부(70)는, 뱅크 로컬IO 라인 프리차지 명령(LIORST1), 부가 어드레스의 최상위 비트(ADD<n>), 및 데이터 폭 옵션 신호(X4, X8)를 입력받아, 최대 데이터 폭일 때는 뱅크 로컬IO 라인 프리차지 명령(LIORST1)을 하위 로컬IO 라인 프리차지 명령(LIORST2_UP)으로서 출력하고, 최대 대이터 폭이 아닐 때에는(즉, X4옵션 또는 X8옵션) 부가 어드레스의 최상위 비트(ADD<n>)의 논리값이 "1"일 때에만 따라 뱅크 로컬IO 라인 프리차지 명령(LIORST1)을 하위 로컬IO 라인 프리차지 명령(LIORST2_DN)으로서 출력한다.
본 실시예에 따른 구조의 메모리 뱅크는, X8옵션일 때는, 부가 어드레스의 최상위 비트(구체적으로 뱅크 구분 어드레스를 제외한 로 어드레스 중 최상위비트)로서, 특정 하프 뱅크의 사용여부를 미리 판단하여, 사용가능성이 없는 하프 뱅크에 대하여는 로컬IO 라인 프리차지를 수행하지 않게 된다. 본 실시예의 메모리 뱅크는 X4 옵션일 때도 상기 X8 옵션일 때와 동일하게 로컬IO 라인 프리차지를 수행한다.
(실시예 2)
도 5에 도시한 바와 같은 본 발명의 제2 실시예의 메모리 뱅크 구조는, 소정의 부가 어드레스의 최상위 2비트가 '00'일 때 사용되는 0번 서브 뱅크; 상기 부가 어드레스의 최상위 2비트가 '01'일 때 사용되는 1번 서브 뱅크; 상기 부가 어드레스의 최상위 2비트가 '10'일 때 사용되는 2번 서브 뱅크; 부가 어드레스의 최상위 2비트가 '11'일 때 사용되는 3번 서브 뱅크; 상기 0번 서브 뱅크 내 로컬IO 라인에 대한 프리차지를 수행하기 위한 0번 로컬IO 라인 프리차지부; 상기 1번 서브 뱅크 내 로컬IO 라인에 대한 프리차지를 수행하기 위한 1번 로컬IO 라인 프리차지부; 상기 2번 서브 뱅크 내 로컬IO 라인에 대한 프리차지를 수행하기 위한 2번 로컬IO 라인 프리차지부; 상기 3번 서브 뱅크 내 로컬IO 라인에 대한 프리차지를 수행하기 위한 3번 로컬IO 라인 프리차지부; 상기 0번 로컬IO 라인 프리차지부의 동작을 제어하기 위한 0번 로컬IO 라인 프리차지 제어부; 상기 1번 로컬IO 라인 프리차지부의 동작을 제어하기 위한 1번 로컬IO 라인 프리차지 제어부; 상기 2번 로컬IO 라인 프리차지부의 동작을 제어하기 위한 2번 로컬IO 라인 프리차지 제 어부; 및 상기 3번 로컬IO 라인 프리차지부의 동작을 제어하기 위한 3번 로컬IO 라인 프리차지 제어부를 포함하는 것을 특징으로 한다.
본 실시예의 프리차지 제어회로가 사용되는 반도체 메모리 소자의 구조에 대하여 도 5를 참조하여 살펴보겠다.
글로벌IO 버스 및 로컬IO 버스를 통한 데이터 입출력 구조는 상기 제1 실시예의 경우와 동일하며, 16개의 데이터 입출력 핀 및 글로벌IO 라인 구조를 가진다.
본 실시예의 반도체 메모리 소자 내 메모리 뱅크는, 소정의 부가 어드레스의 최상위 비트 및 차상위 비트(일반적으로 로 어드레스에서 뱅크 구분 어드레스를 제외한 최상위 2비트가 된다)의 값에 따라 물리적 영역을 구분하여, 4개의 서브 뱅크(0번 내지 3번 서브 뱅크)로 구분한다. 각 서브 뱅크를 담당하는 로컬IO 라인 및 라이트 드라이버, IO 센스앰프는 따로따로 구비한다.
최대 데이터 폭(X16)일 때는, 0번 서브 뱅크 내 로컬IO 버스(LB0)는 항상 12번 ~ 15번 글로벌IO 라인에 연결되며, 1번 서브 뱅크 내 로컬IO 버스(LB1)는 항상 8번 ~ 11번 글로벌IO 라인에 연결되고, 2번 서브 뱅크 내 로컬IO 버스(LB2)는 항상 4번 ~ 7번 글로벌IO 라인에 연결되며, 3번 서브 뱅크 내 로컬IO 버스(LB3)는 항상 0번 ~ 3번 글로벌IO 라인에 연결된다. X8일 때는 소정의 8개의 글로벌IO 라인만이 활성화되며, 부가 어드레스의 최상위 비트에 따라 상기 소정의 8개의 글로벌IO라인이 상기 0번 및 1번 서브 뱅크 내 로컬IO 버스 집합(LB0, LB1) 및 상기 2번 및 3번 서브 뱅크 내 로컬IO 버스 집합(LB2, LB3) 중 하나와 연결된다. X4일 때는 소정의 4개의 글로벌IO 라인만이 활성화되며, 상기 부가어드레스의 최상위 비트 및 차상위 비트에 따라 상기 소정의 4개의 글로벌IO 라인이 상기 0번 내지 3번 서브 뱅크 내 로컬IO 버스(LB0, LB1, LB2, LB3) 중 하나와 연결된다.
본 실시예의 메모리 뱅크 구조는, X8 옵션일 때는 부가 어드레스의 최상위 비트에 따라 상위 하프 뱅크(0번 및 1번 뱅크)와 하위 하프 뱅크(2번 및 3번 뱅크)로 구분되며, X4 옵션일 때는 부가 어드레스의 차상위 비트에 따라 상기 각 하프 뱅크를 분할하여 4개의 서브 뱅크로 구분하며, 각 서브 뱅크에 포함되는 로컬IO 버스(LB0, LB1, LB2, LB3)의 프리차지 수행은 상기 부가 어드레스의 최상위 비트 및 차상위 비트에 따라 제어되는 것을 특징으로 한다.
상기 0번 로컬IO 라인 프리차지부는, 한 쌍의 프리차지 모스트랜지스터와 1개의 균등화 모스트랜지스터를 구비하는 프리차져 및 한 쌍의 IO스위치와 1개의 균등화 모스트랜지스터를 구비하는 SIO 연결부를 포함하며, 0번 로컬IO 라인 프리차지 제어부로부터의 0번 로컬IO 라인 프리차지 신호(LIORST2_0)를 입력받아 로컬IO 라인에 프리차지 전압(VLIO)을 공급하며 짝을 이루는 두 로컬IO 라인(LIO_0, LIOB_0)의 전압 레벨을 균등화시킨다.
상기 1번 로컬IO 라인 프리차지부는, 한 쌍의 프리차지 모스트랜지스터와 1개의 균등화 모스트랜지스터를 구비하는 프리차져 및 한 쌍의 IO스위치와 1개의 균등화 모스트랜지스터를 구비하는 SIO 연결부를 포함하며, 1번 로컬IO 라인 프리차지 제어부로부터의 1번 로컬IO 라인 프리차지 신호(LIORST2_1)를 입력받아 로컬IO 라인에 프리차지 전압(VLIO)을 공급하며 짝을 이루는 두 로컬IO 라인(LIO_1, LIOB_1)의 전압 레벨을 균등화시킨다.
상기 2번 로컬IO 라인 프리차지부는, 한 쌍의 프리차지 모스트랜지스터와 1개의 균등화 모스트랜지스터를 구비하는 프리차져 및 한 쌍의 IO스위치와 1개의 균등화 모스트랜지스터를 구비하는 SIO 연결부를 포함하며, 0번 로컬IO 라인 프리차지 제어부로부터의 2번 로컬IO 라인 프리차지 신호(LIORST2_2)를 입력받아 로컬IO 라인에 프리차지 전압(VLIO)을 공급하며 짝을 이루는 두 로컬IO 라인(LIO_2, LIOB_2)의 전압 레벨을 균등화시킨다.
상기 3번 로컬IO 라인 프리차지부는, 한 쌍의 프리차지 모스트랜지스터와 1개의 균등화 모스트랜지스터를 구비하는 프리차져 및 한 쌍의 IO스위치와 1개의 균등화 모스트랜지스터를 구비하는 SIO 연결부를 포함하며, 3번 로컬IO 라인 프리차지 제어부로부터의 3번 로컬IO 라인 프리차지 신호(LIORST2_3)를 입력받아 로컬IO 라인에 프리차지 전압(VLIO)을 공급하며 짝을 이루는 두 로컬IO 라인(LIO_3, LIOB_3)의 전압 레벨을 균등화시킨다.
상기 0번 로컬IO 라인 프리차지부 내지 3번 로컬IO 라인 프리차지부에 대한 구체적인 도면을 첨부하지는 않았지만, 도 3a 및 도 3b에 도시한 상기 제1 실시예의 경우와 거의 동일한 구조를 가질 것임은 자명하다.
도 6a에 도시한 0번 로컬IO 라인 프리차지 제어부(160)는, X8 옵션 신호 및 부가 어드레스의 최상위 비트(ADD<n>)를 입력받는 낸드게이트(NA01), 부가 어드레스의 최상위 비트(ADD<n>) 및 차상위 비트(ADD<n-1>)를 입력받는 오아게이트(OR0), 오아게이트(OR0)의 출력 및 X4 옵션 신호를 입력받는 낸드게이트(NA02), 상기 두 낸드게이트(NA01, NA02)의 출력 및 뱅크 로컬IO 라인 프리차지 명령(LIORST1)을 입 력받아 0번 로컬IO 라인 프리차지 명령(LIORST2_0)으로 출력하는 엔드게이트(AN0)로 이루어진다.
0번 로컬IO 라인 프리차지 제어부(160)는, 뱅크 로컬IO 라인 프리차지 명령(LIORST1), 부가 어드레스의 최상위 비트(ADD<n>), 및 비최대 데이터 폭 옵션 신호(X4, X8)를 입력받아, 최대 데이터 폭일 때는 뱅크 로컬IO 라인 프리차지 명령(LIORST1)을 0번 로컬IO 라인 프리차지 명령(LIORST2_0)으로서 출력하고, X8 옵션일 때는 부가 어드레스의 최상위 비트(ADD<n>)의 논리값이 "0"일 때에만 뱅크 로컬IO 라인 프리차지 명령(LIORST1)을 0번 로컬IO 라인 프리차지 명령(LIORST2_0)으로서 출력하며, X4 옵션일 때는 상기 부가 어드레스의 최상위 2비트(ADD<n>, ADD<n-1>)의 논리값이 "00"일 때에만 상기 뱅크 로컬IO 라인 프리차지 명령(LIORST1)을 0번 로컬IO 라인 프리차지 명령(LIORST2_0)으로서 출력한다.
도 6b에 도시한 1번 로컬IO 라인 프리차지 제어부(170)는, 뱅크 로컬IO 라인 프리차지 명령(LIORST1), 부가 어드레스의 최상위 비트(ADD<n>), 및 비최대 데이터 폭 옵션 신호(X4, X8)를 입력받아, 최대 데이터 폭일 때는 뱅크 로컬IO 라인 프리차지 명령(LIORST1)을 1번 로컬IO 라인 프리차지 명령(LIORST2_1)으로서 출력하고, X8 옵션일 때는 부가 어드레스의 최상위 비트(ADD<n>)의 논리값이 "0"일 때에만 뱅크 로컬IO 라인 프리차지 명령(LIORST1)을 1번 로컬IO 라인 프리차지 명령(LIORST2_1)으로서 출력하며, X4 옵션일 때는 부가 어드레스의 최상위 2비트(ADD<n>, ADD<n-1>)의 논리값이 "01"일 때에만 뱅크 로컬IO 라인 프리차지 명령(LIORST1)을 1번 로컬IO 라인 프리차지 명령(LIORST2_1)으로서 출력한다.
도 6c에 도시한 2번 로컬IO 라인 프리차지 제어부(180)는, 뱅크 로컬IO 라인 프리차지 명령(LIORST1), 부가 어드레스의 최상위 비트(ADD<n>), 및 비최대 데이터 폭 옵션 신호(X4, X8)를 입력받아, 최대 데이터 폭일 때는 뱅크 로컬IO 라인 프리차지 명령(LIORST1)을 2번 로컬IO 라인 프리차지 명령(LIORST2_2)으로서 출력하고, X4 옵션일 때는 부가 어드레스의 최상위 비트(ADD<n>)의 논리값이 "1"일 때에만 뱅크 로컬IO 라인 프리차지 명령(LIORST1)을 2번 로컬IO 라인 프리차지 명령(LIORST2_2)으로서 출력하며, X4 옵션일 때는 부가 어드레스의 최상위 2비트(ADD<n>, ADD<n-1>)의 논리값이 "10"일 때에만 상기 뱅크 로컬IO 라인 프리차지 명령(LIORST1)을 2번 로컬IO 라인 프리차지 명령(LIORST2_2)으로서 출력한다.
도 6d에 도시한 3번 로컬IO 라인 프리차지 제어부(190)는, 뱅크 로컬IO 라인 프리차지 명령(LIORST1), 부가 어드레스의 최상위 비트(ADD<n>), 및 비최대 데이터 폭 옵션 신호(X4, X8)를 입력받아, 최대 데이터 폭일 때는 상기 뱅크 로컬IO 라인 프리차지 명령(LIORST1)을 3번 로컬IO 라인 프리차지 명령(LIORST2_3)으로서 출력하고, X4 옵션일 때는 부가 어드레스의 최상위 비트(ADD<n>)의 논리값이 "1"일 때에만 뱅크 로컬IO 라인 프리차지 명령(LIORST1)을 3번 로컬IO 라인 프리차지 명령(LIORST2_3)으로서 출력하며, X4 옵션일 때는 부가 어드레스의 최상위 2비트(ADD<n>, ADD<n-1>)의 논리값이 "11"일 때에만 뱅크 로컬IO 라인 프리차지 명령(LIORST1)을 3번 로컬IO 라인 프리차지 명령(LIORST2_3)으로서 출력한다.
상기 구성의 본 실시예에 따른 구조의 메모리 뱅크는, X8일 때는, 부가 어드레스의 최상위 비트(구체적으로 뱅크 구분 어드레스를 제외한 로 어드레스 중 최상 위비트)로서, 특정 서브 뱅크의 사용여부를 미리 판단하여, 사용가능성이 없는 서브 뱅크에 대하여는 로컬IO 라인 프리차지를 수행하지 않게 된다. X4일 때는, 부가 어드레스의 최상위 2비트(구체적으로 뱅크 구분 어드레스를 제외한 로 어드레스 중 최상위 비트 및 차상위 비트)로서, 특정 서브 뱅크의 사용여부를 미리 판단하여, 사용가능성이 없는 서브 뱅크에 대하여는 로컬IO 라인 프리차지를 수행하지 않게 된다.
본 발명에 따른 메모리 뱅크 구조를 가진 반도체 메모리 소자를 실시함에 의해, 데이터 폭 옵션에 따라 로컬IO 라인에 대한 프리차지를 수행하는 구역을 한정할 수 있는 효과가 있다.
이는 사용가능성이 전혀 없는 메모리 뱅크 부분에 대한 로컬IO 라인의 프리차지로 인한 전력소모를 방지할 수 있는 효과가 있다.

Claims (13)

  1. 삭제
  2. 소정의 부가 어드레스에 따라 식별되는 다수의 서브 뱅크;
    상기 각 서브 뱅크에 속하는 로컬 입출력 라인을 프리차지하기 위한 다수의 서브 로컬 입출력 라인 프리차지부; 및
    상기 서브 로컬 입출력 라인 프리차지부의 동작을 제어하기 위한 다수의 서브 로컬 입출력 라인 프리차지 제어부를 포함하며,
    상기 서브 로컬 입출력 라인 프리차지 제어부는,
    뱅크 로컬 입출력 라인 프리차지 명령, 부가 어드레스, 및 데이터 폭 옵션 신호를 입력받아,
    최대 데이터 폭일 때에는 상기 뱅크 로컬 입출력 라인 프리차지 명령을 해당 서브 뱅크에 대한 로컬 입출력 라인 프리차지 명령으로서 출력하고,
    최대 데이터 폭이 아닐 때에는 상기 부가 어드레스에 따라 상기 뱅크 로컬 입출력 라인 프리차지 명령을 해당 서브 뱅크에 대한 로컬 입출력 라인 프리차지 명령으로서 출력하는 것을 특징으로 하는 메모리 뱅크 구조.
  3. 삭제
  4. 소정의 부가 어드레스의 최상위 비트가 제1 논리상태일 때 사용되는 상위 하프 뱅크;
    상기 부가 어드레스의 최상위 비트가 제2 논리상태일 때 사용되는 하위 하프 뱅크;
    상기 상위 하프 뱅크 내 로컬 입출력 라인에 대한 프리차지를 수행하기 위한 상위 로컬 입출력 라인 프리차지부;
    상기 하위 하프 뱅크 내 로컬 입출력 라인에 대한 프리차지를 수행하기 위한 하위 로컬 입출력 라인 프리차지부;
    상기 상위 로컬 입출력 라인 프리차지부의 동작을 제어하기 위한 상위 로컬 입출력 라인 프리차지 제어부; 및
    상기 하위 로컬 입출력 라인 프리차지부의 동작을 제어하기 위한 하위 로컬 입출력 라인 프리차지 제어부를 포함하며,
    상기 상위 로컬 입출력 라인 프리차지 제어부는,
    뱅크 로컬 입출력 라인 프리차지 명령, 부가 어드레스의 최상위 비트, 및 데이터 폭 옵션 신호를 입력받아,
    최대 데이터 폭일 때에는 상기 뱅크 로컬 입출력 라인 프리차지 명령을 상위 로컬 입출력 라인 프리차지 명령으로서 출력하고,
    최대 데이터 폭이 아닐 때에는 상기 부가 어드레스의 최상위 비트의 논리값에 따라 상기 뱅크 로컬 입출력 라인 프리차지 명령을 상위 로컬 입출력 라인 프리차지 명령으로서 출력하는 메모리 뱅크 구조.
  5. 제4항에 있어서, 상기 하위 로컬 입출력 라인 프리차지 제어부는,
    뱅크 로컬 입출력 라인 프리차지 명령, 부가 어드레스의 최상위 비트, 및 데이터 폭 옵션 신호를 입력받아,
    최대 데이터 폭일 때에는 상기 뱅크 로컬 입출력 라인 프리차지 명령을 하위 로컬 입출력 라인 프리차지 명령으로서 출력하고,
    최대 데이터 폭이 아닐 때에는 상기 부가 어드레스의 최상위 비트의 논리값에 따라 상기 뱅크 로컬 입출력 라인 프리차지 명령을 하위 로컬 입출력 라인 프리차지 명령으로서 출력하는 메모리 뱅크 구조.
  6. 제4항에 있어서, 상기 상위 로컬 입출력 라인 프리차지 제어부는,
    최대 데이터 폭이 아닌 데이터 폭 옵션 신호들을 입력받는 오아게이트;
    상기 오아게이트의 출력 및 상기 부가 어드레스의 최상위 비트를 입력받는 낸드게이트; 및
    뱅크 로컬 입출력 라인 프리차지 명령, 상기 낸드게이트의 출력을 입력받고, 상위 로컬 입출력 라인 프리차지 명령을 출력하는 엔드게이트
    를 포함하는 메모리 뱅크 구조.
  7. 제5항에 있어서, 상기 하위 로컬 입출력 라인 프리차지 제어부는,
    최대 데이터 폭이 아닌 데이터 폭 옵션 신호들을 입력받는 오아게이트;
    상기 오아게이트의 출력 및 상기 부가 어드레스의 최상위 비트의 반전비트를 입력받는 낸드게이트; 및
    뱅크 로컬 입출력 라인 프리차지 명령, 상기 낸드게이트의 출력을 입력받고, 하위 로컬 입출력 라인 프리차지 명령을 출력하는 엔드게이트
    를 포함하는 메모리 뱅크 구조.
  8. 삭제
  9. 입력되는 소정의 부가 어드레스의 논리상태에 따라 사용가능한 상태에 놓이는 0번 내지 3번 서브 뱅크;
    상기 0번 내지 3번 서브 뱅크 내 로컬 입출력 라인 각각에 대하여 프리차지를 수행하기 위한 0번 내지 3번 로컬 입출력 라인 프리차지부; 및
    상기 0번 내지 3번 로컬 입출력 라인 프리차지부의 동작을 각각 제어하기 위한 0번 내지 3번 로컬 입출력 라인 프리차지 제어부를 포함하며,
    상기 0번 내지 3번 로컬 입출력 라인 프리차지 제어부는,
    뱅크 로컬 입출력 라인 프리차지 명령, 부가 어드레스의 최상위 2비트, 및 데이터 폭 옵션 신호를 입력받아,
    X16 옵션 신호일 때에는 상기 뱅크 로컬 입출력 라인 프리차지 명령을 해당 뱅크의 로컬 입출력 라인 프리차지 명령으로서 출력하고,
    X8 옵션 신호일 때에는 상기 부가 어드레스의 최상위 비트의 논리값에 따라 상기 뱅크 로컬 입출력 라인 프리차지 명령을 해당 서브 뱅크의 로컬 입출력 라인 프리차지 명령으로서 출력하며,
    X4 옵션 신호일 때에는 상기 부가 어드레스의 최상위 2 비트의 논리값에 따라 상기 뱅크 로컬 입출력 라인 프리차지 명령을 해당 서브 뱅크의 로컬 입출력 라인 프리차지 명령으로서 출력하는
    메모리 뱅크 구조.
  10. 제9항에 있어서, 상기 0번 로컬 입출력 라인 프리차지 제어부는,
    상기 부가 어드레스의 최상위 비트와, 상기 부가 어드레스의 차상위 비트를 입력받는 오아게이트;
    X8 옵션 신호 및 상기 부가 어드레스의 최상위 비트를 입력받는 제1 낸드게이트;
    상기 노아게이트의 출력 및 X4 옵션 신호를 입력받는 제2 낸드게이트; 및
    뱅크 로컬 입출력 라인 프리차지 명령, 상기 제1 낸드게이트의 출력 및 상기 제2 낸드게이트의 출력을 입력받고, 0번 서브 뱅크의 로컬 입출력 라인 프리차지 명령을 출력하는 엔드게이트
    를 포함하는 메모리 뱅크 구조.
  11. 제9항에 있어서, 상기 1번 로컬 입출력 라인 프리차지 제어부는,
    상기 부가 어드레스의 최상위 비트와, 상기 부가 어드레스의 차상위 비트의 반전비트를 입력받는 오아게이트;
    X8 옵션 신호 및 상기 부가 어드레스의 최상위 비트를 입력받는 제1 낸드게이트;
    상기 노아게이트의 출력 및 X4 옵션 신호를 입력받는 제2 낸드게이트; 및
    뱅크 로컬 입출력 라인 프리차지 명령, 상기 제1 낸드게이트의 출력 및 상기 제2 낸드게이트의 출력을 입력받고, 1번 서브 뱅크의 로컬 입출력 라인 프리차지 명령을 출력하는 엔드게이트
    를 포함하는 메모리 뱅크 구조.
  12. 제9항에 있어서, 상기 2번 로컬 입출력 라인 프리차지 제어부는,
    상기 부가 어드레스의 최상위 비트의 반전비트와, 상기 부가 어드레스의 차상위 비트를 입력받는 오아게이트;
    X8 옵션 신호 및 상기 부가 어드레스의 최상위 비트의 반전비트를 입력받는 제1 낸드게이트;
    상기 노아게이트의 출력 및 X4 옵션 신호를 입력받는 제2 낸드게이트; 및
    뱅크 로컬 입출력 라인 프리차지 명령, 상기 제1 낸드게이트의 출력 및 상기 제2 낸드게이트의 출력을 입력받고, 2번 서브 뱅크의 로컬 입출력 라인 프리차지 명령을 출력하는 엔드게이트
    를 포함하는 메모리 뱅크 구조.
  13. 제9항에 있어서, 상기 3번 로컬 입출력 라인 프리차지 제어부는,
    상기 부가 어드레스의 최상위 비트의 반전비트와, 상기 부가 어드레스의 차상위 비트의 반전비트를 입력받는 오아게이트;
    X8 옵션 신호 및 상기 부가 어드레스의 최상위 비트의 반전비트를 입력받는 제1 낸드게이트;
    상기 노아게이트의 출력 및 X4 옵션 신호를 입력받는 제2 낸드게이트; 및
    뱅크 로컬 입출력 라인 프리차지 명령, 상기 제1 낸드게이트의 출력 및 상기 제2 낸드게이트의 출력을 입력받고, 3번 서브 뱅크의 로컬 입출력 라인 프리차지 명령을 출력하는 엔드게이트
    를 포함하는 메모리 뱅크 구조.
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