JP2000021170A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- G11C—STATIC STORES
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Abstract
(57)【要約】
【課題】 ライトドライバ、Ｇ−Ｉ／Ｏ線プリチャージ
回路の動作によってセンスアンプ、周辺回路が影響を受
けることのない半導体集積回路装置を提供する。 【解決手段】 ＤＲＡＭ１内部に、外部電源電圧Ｅｘ
ｔ．Ｖｃｃを受けて内部電源電圧Ｖｃｃ１を発生する内
部電源回路１１、および外部電源電圧Ｅｘｔ．Ｖｃｃを
受けて内部電源電圧Ｖｃｃ２を発生する内部電源回路１
２とを設ける。センスアンプ２５はＶｃｃ１により動作
し、ライトドライバ２３、Ｇ−Ｉ／Ｏ線プリチャージ回
路２４はＶｃｃ２により動作し、周辺回路９０は外部電
源電圧Ｅｘｔ．Ｖｃｃにより動作する。
回路の動作によってセンスアンプ、周辺回路が影響を受
けることのない半導体集積回路装置を提供する。 【解決手段】 ＤＲＡＭ１内部に、外部電源電圧Ｅｘ
ｔ．Ｖｃｃを受けて内部電源電圧Ｖｃｃ１を発生する内
部電源回路１１、および外部電源電圧Ｅｘｔ．Ｖｃｃを
受けて内部電源電圧Ｖｃｃ２を発生する内部電源回路１
２とを設ける。センスアンプ２５はＶｃｃ１により動作
し、ライトドライバ２３、Ｇ−Ｉ／Ｏ線プリチャージ回
路２４はＶｃｃ２により動作し、周辺回路９０は外部電
源電圧Ｅｘｔ．Ｖｃｃにより動作する。
Description
【０００１】
【発明の属する技術分野】この発明は半導体集積回路装
置に関し、さらに詳しくは、内部バス幅を非常に大きく
とったエンベディッドＤＲＡＭ（ダイナミックランダム
アクセスメモリ）に関する。
置に関し、さらに詳しくは、内部バス幅を非常に大きく
とったエンベディッドＤＲＡＭ（ダイナミックランダム
アクセスメモリ）に関する。
【０００２】
【従来の技術】近年、半導体記憶装置の微細化が進むと
ともに、１チップ上にＤＲＡＭ（ダイナミックランダム
アクセスメモリ）とロジック回路とを混載させたシステ
ムＬＳＩの研究、開発が盛んに行なわれるようになって
きた。このようなＤＲＡＭ／ロジック混載チップの特徴
の１つに、ＤＲＡＭチップとロジックチップとをボード
上に実装する場合と比べて、ＤＲＡＭとロジック回路と
の間の内部バス幅をチップ上の配線層を用いることによ
り格段に広くとることができるため、ＤＲＡＭとロジッ
ク回路との間のデータ転送レートを格段に上げることが
できるということが挙げられる。ここで「内部バス幅が
広い」とは、ＤＲＡＭにおけるメモリセルアレイから同
時に多くのデータを読んだり書いたりできるということ
であり、これをメモリセルアレイの構成上からいうと、
メモリセルアレイ領域内に多くのグローバル入出力線を
這わせて、それらを同時に活性化して１度に多くのデー
タをグローバル入出力線を通じて転送させるということ
になる。
ともに、１チップ上にＤＲＡＭ（ダイナミックランダム
アクセスメモリ）とロジック回路とを混載させたシステ
ムＬＳＩの研究、開発が盛んに行なわれるようになって
きた。このようなＤＲＡＭ／ロジック混載チップの特徴
の１つに、ＤＲＡＭチップとロジックチップとをボード
上に実装する場合と比べて、ＤＲＡＭとロジック回路と
の間の内部バス幅をチップ上の配線層を用いることによ
り格段に広くとることができるため、ＤＲＡＭとロジッ
ク回路との間のデータ転送レートを格段に上げることが
できるということが挙げられる。ここで「内部バス幅が
広い」とは、ＤＲＡＭにおけるメモリセルアレイから同
時に多くのデータを読んだり書いたりできるということ
であり、これをメモリセルアレイの構成上からいうと、
メモリセルアレイ領域内に多くのグローバル入出力線を
這わせて、それらを同時に活性化して１度に多くのデー
タをグローバル入出力線を通じて転送させるということ
になる。
【０００３】通常のＤＲＡＭでは、内部バス幅は３２〜
６４ビット程度であり、これに応じてグローバル入出力
線を３２〜６４ペア這わせている程度である。これに対
し、ＤＲＡＭ／ロジック混載用ＤＲＡＭコアでは、内部
バス幅は１２８〜２５６ビット程度であり、将来的には
１０２４〜２０４８ビット程度まで広がると言われてお
り、グローバル入出力線もそれに応じた本数が必要にな
ってくる。
６４ビット程度であり、これに応じてグローバル入出力
線を３２〜６４ペア這わせている程度である。これに対
し、ＤＲＡＭ／ロジック混載用ＤＲＡＭコアでは、内部
バス幅は１２８〜２５６ビット程度であり、将来的には
１０２４〜２０４８ビット程度まで広がると言われてお
り、グローバル入出力線もそれに応じた本数が必要にな
ってくる。
【０００４】グローバル入出力線は、読出／書込データ
の転送経路であり、通常はグローバル入出力線ごとにラ
イトドライバ、グローバル入出力線プリチャージ回路、
増幅回路などが備えられている。
の転送経路であり、通常はグローバル入出力線ごとにラ
イトドライバ、グローバル入出力線プリチャージ回路、
増幅回路などが備えられている。
【０００５】通常のＤＲＡＭのように内部バス幅が小さ
い場合には、これらの回路による消費電力は小さい。こ
のため、図２７に示すように、ライトドライバ２３およ
びグローバル入出力線プリチャージ回路２４には、セン
スアンプ２５や周辺回路９０などのほかの回路と共通の
内部電源回路１０１により内部電源電圧Ｖｃｃ１が供給
されている。なお、最近のＤＲＡＭでは消費電力の低減
や信頼性の確保の点からチップ内に内部電源回路（ＶＤ
Ｃ：Voltage Down Converter）を設けることが一般的と
なっている。
い場合には、これらの回路による消費電力は小さい。こ
のため、図２７に示すように、ライトドライバ２３およ
びグローバル入出力線プリチャージ回路２４には、セン
スアンプ２５や周辺回路９０などのほかの回路と共通の
内部電源回路１０１により内部電源電圧Ｖｃｃ１が供給
されている。なお、最近のＤＲＡＭでは消費電力の低減
や信頼性の確保の点からチップ内に内部電源回路（ＶＤ
Ｃ：Voltage Down Converter）を設けることが一般的と
なっている。
【０００６】また、メモリ（ＤＲＡＭ）／ロジック混載
ＬＳＩにおいてはロジック領域のトランジスタの十分な
動作速度を確保するために、トランジスタのゲート酸化
膜を薄膜化する傾向にある。ゲートアレイ構成の下、同
一サイズのトランジスタをＤＲＡＭのメモリセルに使用
するためには、信頼性確保の点よりメモリセルアレイの
電源すなわちセンスアンプ動作用の電源の電圧レベルを
下げることが必要となる。
ＬＳＩにおいてはロジック領域のトランジスタの十分な
動作速度を確保するために、トランジスタのゲート酸化
膜を薄膜化する傾向にある。ゲートアレイ構成の下、同
一サイズのトランジスタをＤＲＡＭのメモリセルに使用
するためには、信頼性確保の点よりメモリセルアレイの
電源すなわちセンスアンプ動作用の電源の電圧レベルを
下げることが必要となる。
【０００７】メモリセルアレイ電源の電圧レベルを下げ
ることにより、メモリセルアレイでの消費電流が抑えら
れ、大容量を取扱うメモリにおいては、消費電力低下の
効果も大きい。
ることにより、メモリセルアレイでの消費電流が抑えら
れ、大容量を取扱うメモリにおいては、消費電力低下の
効果も大きい。
【０００８】一方、メモリの大容量化に伴い、外部との
間でデータの授受を効率的に行なうために、階層Ｉ／Ｏ
線（入出力線）構成のＤＲＡＭや、多ビット用ＤＲＡＭ
の技術が開発されている。
間でデータの授受を効率的に行なうために、階層Ｉ／Ｏ
線（入出力線）構成のＤＲＡＭや、多ビット用ＤＲＡＭ
の技術が開発されている。
【０００９】図２８は、階層Ｉ／Ｏ線構成のＤＲＡＭ５
００の全体構成を示す図である。図２８を参照して、Ｄ
ＲＡＭ５００は、１６Ｍビットずつに分割された４個の
メモリマット５０１と周辺回路５０５とを備える。
００の全体構成を示す図である。図２８を参照して、Ｄ
ＲＡＭ５００は、１６Ｍビットずつに分割された４個の
メモリマット５０１と周辺回路５０５とを備える。
【００１０】図２９は、メモリマット５０１の構成を詳
細に示す図である。図２９を参照して、メモリマット５
０１は、センスアンプが配置されるセンスアンプ帯５０
４およびワード線のシャント領域５０２によってさらに
細かくサブブロック５０５に分割される。各々のサブブ
ロック５０５は、２５６本のワード線ＷＬと１２８個の
センスアンプで形成されるメモリセル３２Ｋ個を含む。
つまり、１６Ｍビットのメモリマット５０１は、センス
アンプ帯５０４およびワード線のシャント領域５０２に
よって１６分割されている。
細に示す図である。図２９を参照して、メモリマット５
０１は、センスアンプが配置されるセンスアンプ帯５０
４およびワード線のシャント領域５０２によってさらに
細かくサブブロック５０５に分割される。各々のサブブ
ロック５０５は、２５６本のワード線ＷＬと１２８個の
センスアンプで形成されるメモリセル３２Ｋ個を含む。
つまり、１６Ｍビットのメモリマット５０１は、センス
アンプ帯５０４およびワード線のシャント領域５０２に
よって１６分割されている。
【００１１】メモリマット５０１におけるコラム選択線
ＣＳＬは、メモリマット５０１の端に設けられたコラム
デコーダ５１０によって選択される。コラム選択線ＣＳ
Ｌは、メモリマット５０１に含まれる同一の列アドレス
を有するメモリセルに共通の信号線として、複数のサブ
ブロックに対して共通に列方向に延在して設けられる。
ＣＳＬは、メモリマット５０１の端に設けられたコラム
デコーダ５１０によって選択される。コラム選択線ＣＳ
Ｌは、メモリマット５０１に含まれる同一の列アドレス
を有するメモリセルに共通の信号線として、複数のサブ
ブロックに対して共通に列方向に延在して設けられる。
【００１２】図３０は、ＤＲＡＭ５００のＩ／Ｏ線の構
造を示すための図である。図３０を参照して、ＤＲＡＭ
５００は、２個のサブブロック５０５ごとに設けられた
ローカル入出力線対Ｌ−Ｉ／Ｏ，／Ｌ−Ｉ／Ｏを備え
る。コラム選択線ＣＳＬの活性化に応じて、選択された
メモリセルのデータはセンスアンプで増幅された後Ｌ−
Ｉ／Ｏ，／Ｌ−Ｉ／Ｏに伝達される。Ｌ−Ｉ／Ｏ，／Ｌ
−Ｉ／Ｏは、転送ゲート５２０によってグローバル入出
力線対Ｇ−Ｉ／Ｏ，／Ｇ−Ｉ／Ｏと接続される。Ｇ−Ｉ
／Ｏ，／Ｇ−Ｉ／Ｏは、メインアンプ，ライトドライバ
５３０を介して外部との間でデータの読出もしくは書込
を行なう。
造を示すための図である。図３０を参照して、ＤＲＡＭ
５００は、２個のサブブロック５０５ごとに設けられた
ローカル入出力線対Ｌ−Ｉ／Ｏ，／Ｌ−Ｉ／Ｏを備え
る。コラム選択線ＣＳＬの活性化に応じて、選択された
メモリセルのデータはセンスアンプで増幅された後Ｌ−
Ｉ／Ｏ，／Ｌ−Ｉ／Ｏに伝達される。Ｌ−Ｉ／Ｏ，／Ｌ
−Ｉ／Ｏは、転送ゲート５２０によってグローバル入出
力線対Ｇ−Ｉ／Ｏ，／Ｇ−Ｉ／Ｏと接続される。Ｇ−Ｉ
／Ｏ，／Ｇ−Ｉ／Ｏは、メインアンプ，ライトドライバ
５３０を介して外部との間でデータの読出もしくは書込
を行なう。
【００１３】図３１は、転送ゲート５２０の構成を詳細
に示す図である。図３１を参照して、転送ゲート５２０
は、Ｌ−Ｉ／Ｏ，／Ｌ−Ｉ／ＯとＧ−Ｉ／Ｏ，／Ｇ−Ｉ
／Ｏとを接続し、ゲートにサブブロック選択信号ＢＳを
受けるトランジスタ５２１および５２２を備える。トラ
ンジスタ５２１および５２２は、バンク選択信号ＢＳの
活性化に応じて導通し、Ｌ−Ｉ／Ｏ，／Ｌ−Ｉ／ＯとＧ
−Ｉ／Ｏ，／Ｇ−Ｉ／Ｏとの間でデータの伝達が行なわ
れる。
に示す図である。図３１を参照して、転送ゲート５２０
は、Ｌ−Ｉ／Ｏ，／Ｌ−Ｉ／ＯとＧ−Ｉ／Ｏ，／Ｇ−Ｉ
／Ｏとを接続し、ゲートにサブブロック選択信号ＢＳを
受けるトランジスタ５２１および５２２を備える。トラ
ンジスタ５２１および５２２は、バンク選択信号ＢＳの
活性化に応じて導通し、Ｌ−Ｉ／Ｏ，／Ｌ−Ｉ／ＯとＧ
−Ｉ／Ｏ，／Ｇ−Ｉ／Ｏとの間でデータの伝達が行なわ
れる。
【００１４】このように、Ｉ／Ｏ線を、ローカル入出力
線およびメイン入出力線による階層化構造として、メモ
リマット５０１をサブブロック５０５のグループごとに
独立して動作させることにより、外部とのデータの授受
をより効率的に行なうことができる。
線およびメイン入出力線による階層化構造として、メモ
リマット５０１をサブブロック５０５のグループごとに
独立して動作させることにより、外部とのデータの授受
をより効率的に行なうことができる。
【００１５】次に、多ビット用ＤＲＡＭの構成について
述べる。図３２は、多ビット用ＤＲＡＭ６００の構成を
示すための概略図である。
述べる。図３２は、多ビット用ＤＲＡＭ６００の構成を
示すための概略図である。
【００１６】図３２を参照して、ＤＲＡＭ６００は複数
のサブブロック５０５に分割されたメモリマット５０１
を備える。さらに、ＤＲＡＭ６００は、メモリマット５
０１に隣接してコラムデコーダ５１０、ワード線ドライ
バ５５０、およびメインアンプブロック５６０を備え
る。メインアンプ５６０には、複数のメインアンプが含
まれている。
のサブブロック５０５に分割されたメモリマット５０１
を備える。さらに、ＤＲＡＭ６００は、メモリマット５
０１に隣接してコラムデコーダ５１０、ワード線ドライ
バ５５０、およびメインアンプブロック５６０を備え
る。メインアンプ５６０には、複数のメインアンプが含
まれている。
【００１７】ＤＲＡＭ６００においては、コラムデコー
ダ５１０はメモリマット５０１の端に配置された行デコ
ーダ５５０の横に設けられる。コラム選択線ＣＳＬはコ
ラムデコーダ５１０によって選択され、サブブロックと
サブブロックとの間に設けられたセンスアンプ帯５０４
上をワード線ＷＬと平行な方向に延在して設けられる。
メイン入出力線対Ｍ−Ｉ／Ｏ，／Ｍ−Ｉ／Ｏは、列方向
に隣接するサブブロック５０５に共通な信号線として設
けられ、メモリマット５０１の端でメインアンプ帯５６
０に含まれるメインアンプとそれぞれ接続される。メイ
ンアンプを介してＭ−Ｉ／Ｏ，／Ｍ−Ｉ／Ｏは外部との
間でデータの読出あるいは書込動作を行なう。
ダ５１０はメモリマット５０１の端に配置された行デコ
ーダ５５０の横に設けられる。コラム選択線ＣＳＬはコ
ラムデコーダ５１０によって選択され、サブブロックと
サブブロックとの間に設けられたセンスアンプ帯５０４
上をワード線ＷＬと平行な方向に延在して設けられる。
メイン入出力線対Ｍ−Ｉ／Ｏ，／Ｍ−Ｉ／Ｏは、列方向
に隣接するサブブロック５０５に共通な信号線として設
けられ、メモリマット５０１の端でメインアンプ帯５６
０に含まれるメインアンプとそれぞれ接続される。メイ
ンアンプを介してＭ−Ｉ／Ｏ，／Ｍ−Ｉ／Ｏは外部との
間でデータの読出あるいは書込動作を行なう。
【００１８】図３３は、ＤＲＡＭ６００の構成を詳細に
示すための概略図である。図３３を参照して、サブブロ
ック５０５においては一例として、メイン入出力線対Ｍ
−Ｉ／Ｏ，／Ｍ−Ｉ／Ｏは、１２８個の入出力線対Ｍ−
Ｉ／Ｏ１，／Ｍ−Ｉ／Ｏ１〜Ｍ−Ｉ／Ｏ１２８，／Ｍ−
Ｉ／Ｏ１２８を含む。この構成の下では、Ｍ−Ｉ／Ｏ
１，／Ｍ−Ｉ／Ｏ１〜Ｍ−Ｉ／Ｏ１２８，／Ｍ−Ｉ／Ｏ
１２８の各々は、サブブロック５０５に含まれるビット
線対ＢＬ，／ＢＬ４個ごとに設けられる。ビット線対Ｂ
Ｌ，／ＢＬの各々は、センスアンプ帯５０４に含まれる
センスアンプＳＡ１〜ＳＡ５１２とそれぞれ接続され
る。センスアンプＳＡ１〜ＳＡ５１２は、ビット線対Ｂ
Ｌ，／ＢＬより伝達されたメモリセルに蓄えられたデー
タを増幅し、伝達ゲート対Ｎ１〜Ｎ５１２を介してメイ
ン入出力線対Ｍ−Ｉ／Ｏ１，／Ｍ−Ｉ／Ｏ１〜Ｍ−Ｉ／
Ｏ１２８，／Ｍ−Ｉ／Ｏ１２８と接続される。伝達ゲー
トＮ１〜Ｎ５１２は、ゲートにコラム選択線ＣＳＬを受
けてセンスアンプとメイン−Ｉ／Ｏ線対とを接続するＮ
型トランジスタを含む。
示すための概略図である。図３３を参照して、サブブロ
ック５０５においては一例として、メイン入出力線対Ｍ
−Ｉ／Ｏ，／Ｍ−Ｉ／Ｏは、１２８個の入出力線対Ｍ−
Ｉ／Ｏ１，／Ｍ−Ｉ／Ｏ１〜Ｍ−Ｉ／Ｏ１２８，／Ｍ−
Ｉ／Ｏ１２８を含む。この構成の下では、Ｍ−Ｉ／Ｏ
１，／Ｍ−Ｉ／Ｏ１〜Ｍ−Ｉ／Ｏ１２８，／Ｍ−Ｉ／Ｏ
１２８の各々は、サブブロック５０５に含まれるビット
線対ＢＬ，／ＢＬ４個ごとに設けられる。ビット線対Ｂ
Ｌ，／ＢＬの各々は、センスアンプ帯５０４に含まれる
センスアンプＳＡ１〜ＳＡ５１２とそれぞれ接続され
る。センスアンプＳＡ１〜ＳＡ５１２は、ビット線対Ｂ
Ｌ，／ＢＬより伝達されたメモリセルに蓄えられたデー
タを増幅し、伝達ゲート対Ｎ１〜Ｎ５１２を介してメイ
ン入出力線対Ｍ−Ｉ／Ｏ１，／Ｍ−Ｉ／Ｏ１〜Ｍ−Ｉ／
Ｏ１２８，／Ｍ−Ｉ／Ｏ１２８と接続される。伝達ゲー
トＮ１〜Ｎ５１２は、ゲートにコラム選択線ＣＳＬを受
けてセンスアンプとメイン−Ｉ／Ｏ線対とを接続するＮ
型トランジスタを含む。
【００１９】コラム選択線ＣＳＬの活性に応じて、同時
に１２８対の伝達ゲートが導通し、Ｍ−Ｉ／Ｏ１，／Ｍ
−Ｉ／Ｏ１〜Ｍ−Ｉ／Ｏ１２８，／Ｍ−Ｉ／Ｏ１２８に
よって、一度の列選択動作に伴って１２８ビットのデー
タの授受を外部との間で行なうことができる。
に１２８対の伝達ゲートが導通し、Ｍ−Ｉ／Ｏ１，／Ｍ
−Ｉ／Ｏ１〜Ｍ−Ｉ／Ｏ１２８，／Ｍ−Ｉ／Ｏ１２８に
よって、一度の列選択動作に伴って１２８ビットのデー
タの授受を外部との間で行なうことができる。
【００２０】このように、多ビットＤＲＡＭ６００にお
いては、一度の列選択動作あたりの処理データ数を、従
来より多く設計することができる。
いては、一度の列選択動作あたりの処理データ数を、従
来より多く設計することができる。
【００２１】
【発明が解決しようとする課題】ＤＲＡＭ／ロジック混
載用ＤＲＡＭコアの場合のようにグローバル入出力線の
本数が多いときには、特にライトドライバ２３やグロー
バル入出力線プリチャージ回路２４で消費される電力が
大きくなってくる。これは、ライトドライバ２３ではグ
ローバル入出力線の充放電に伴う電力消費があり、グロ
ーバル入出力線プリチャージ回路２４ではグローバル入
出力線のプリチャージ動作に伴う電力消費があるためで
ある。したがって、図１６、１７に示すようにライトド
ライバ２３およびグローバル入出力線プリチャージ回路
２４について、センスアンプ２５や周辺回路９０などの
他の回路と共通の内部電源回路を使用した場合には、ラ
イトドライバ２３やグローバル入出力線プリチャージ回
路２４の動作時にその大きな消費電流によって内部電源
電圧が低下したり、バウンスを引き起こし、これによっ
て他の回路が誤動作する原因となる。
載用ＤＲＡＭコアの場合のようにグローバル入出力線の
本数が多いときには、特にライトドライバ２３やグロー
バル入出力線プリチャージ回路２４で消費される電力が
大きくなってくる。これは、ライトドライバ２３ではグ
ローバル入出力線の充放電に伴う電力消費があり、グロ
ーバル入出力線プリチャージ回路２４ではグローバル入
出力線のプリチャージ動作に伴う電力消費があるためで
ある。したがって、図１６、１７に示すようにライトド
ライバ２３およびグローバル入出力線プリチャージ回路
２４について、センスアンプ２５や周辺回路９０などの
他の回路と共通の内部電源回路を使用した場合には、ラ
イトドライバ２３やグローバル入出力線プリチャージ回
路２４の動作時にその大きな消費電流によって内部電源
電圧が低下したり、バウンスを引き起こし、これによっ
て他の回路が誤動作する原因となる。
【００２２】この発明は上記のような問題を解決するた
めになされたもので、その目的は、ライトドライバやグ
ローバル入出力線プリチャージ回路の動作によってセン
スアンプや周辺回路など他の回路が影響を受けることの
ない半導体集積回路装置を提供することである。
めになされたもので、その目的は、ライトドライバやグ
ローバル入出力線プリチャージ回路の動作によってセン
スアンプや周辺回路など他の回路が影響を受けることの
ない半導体集積回路装置を提供することである。
【００２３】一方、先に述べたように特に混載ＤＲＡＭ
においては、メモリセルアレイの電源の電圧レベルを下
げることが必要となる。この下で、特に外部から伝達さ
れたデータの書込を行なうライトドライバ電源の電圧レ
ベルを、従来と同様にロジック回路等の周辺回路を駆動
する電源電圧と同じレベルとすることにより新たな問題
点が生じてくる。
においては、メモリセルアレイの電源の電圧レベルを下
げることが必要となる。この下で、特に外部から伝達さ
れたデータの書込を行なうライトドライバ電源の電圧レ
ベルを、従来と同様にロジック回路等の周辺回路を駆動
する電源電圧と同じレベルとすることにより新たな問題
点が生じてくる。
【００２４】すなわち、ライトドライバの電源電圧レベ
ルは、Ｉ／Ｏ線の振幅レベルに相当するため、Ｉ／Ｏ線
の振幅レベルが大きいことにより、データの書込および
読出動作に先立って行なわれるＩ／Ｏ線のイコライズ動
作の所要時間が長くなる。
ルは、Ｉ／Ｏ線の振幅レベルに相当するため、Ｉ／Ｏ線
の振幅レベルが大きいことにより、データの書込および
読出動作に先立って行なわれるＩ／Ｏ線のイコライズ動
作の所要時間が長くなる。
【００２５】特に、データ書込動作後のデータ読出動作
については、このイコライズ動作の所要時間によって動
作速度が律速されるため特に問題が大きく、結果として
ＤＲＡＭの高速動作化が困難になる。
については、このイコライズ動作の所要時間によって動
作速度が律速されるため特に問題が大きく、結果として
ＤＲＡＭの高速動作化が困難になる。
【００２６】また、混載ＤＲＡＭにおいては、先に述べ
たようにデータバス幅が広くとられるため、一度に扱わ
れるデータ数すなわち活性化されるＩ／Ｏ線の数が著し
く増大する。このため、Ｉ／Ｏ線の振幅レベルは、ＤＲ
ＡＭ全体の消費電力に大きな影響を及ぼすこととなる。
たようにデータバス幅が広くとられるため、一度に扱わ
れるデータ数すなわち活性化されるＩ／Ｏ線の数が著し
く増大する。このため、Ｉ／Ｏ線の振幅レベルは、ＤＲ
ＡＭ全体の消費電力に大きな影響を及ぼすこととなる。
【００２７】さらに、メモリセルアレイ電源の電圧レベ
ルの低減に伴って、ＤＲＡＭに階層−Ｉ／Ｏ線方式を採
用した場合に用いられる転送ゲートを、図３１に示すよ
うにＮ型トランジスタのみで構成することが困難にな
る。これは、センスアンプ電源の電圧レベルの低下に伴
って、データの“Ｈ”レベルに対応する電圧レベルも低
くなるため、“Ｈ”レベルデータを書込むときに、Ｎ型
トランジスタだけによって構成された転送ゲートでは、
Ｎ型トランジスタのしきい値電圧落ちの影響によって十
分な電圧レベルが得られないためである。
ルの低減に伴って、ＤＲＡＭに階層−Ｉ／Ｏ線方式を採
用した場合に用いられる転送ゲートを、図３１に示すよ
うにＮ型トランジスタのみで構成することが困難にな
る。これは、センスアンプ電源の電圧レベルの低下に伴
って、データの“Ｈ”レベルに対応する電圧レベルも低
くなるため、“Ｈ”レベルデータを書込むときに、Ｎ型
トランジスタだけによって構成された転送ゲートでは、
Ｎ型トランジスタのしきい値電圧落ちの影響によって十
分な電圧レベルが得られないためである。
【００２８】この発明の他の目的は、上記のようにメモ
リセルアレイ電源すなわちセンスアンプ電源の電圧レベ
ルを下げることに伴って発生する諸問題に対処できるワ
ードドライバおよび転送ゲートを有する半導体集積回路
装置を提供することである。
リセルアレイ電源すなわちセンスアンプ電源の電圧レベ
ルを下げることに伴って発生する諸問題に対処できるワ
ードドライバおよび転送ゲートを有する半導体集積回路
装置を提供することである。
【００２９】
【課題を解決するための手段】この発明の１つの局面に
従うと、半導体集積回路装置は、メモリセルアレイと、
第１の内部電源手段と、センスアンプと、第２の内部電
源手段と、ライトドライバとを備える。メモリセルアレ
イは、行および列に配置された複数のメモリセルを有す
る。第１の内部電源手段は、外部電源電圧を受けて外部
電源電圧よりも低い第１の内部電源電圧を発生する。セ
ンスアンプは、第１の内部電源電圧を受けて動作し、メ
モリセルアレイ中のメモリセルから読出されたデータ信
号を増幅する。第２の内部電源手段は、外部電源電圧を
受けて外部電源電圧よりも低い第２の内部電源電圧を発
生する。ライトドライバは、第２の内部電源電圧を受け
て動作し、メモリセルアレイ中のメモリセルにデータ信
号を書込む。
従うと、半導体集積回路装置は、メモリセルアレイと、
第１の内部電源手段と、センスアンプと、第２の内部電
源手段と、ライトドライバとを備える。メモリセルアレ
イは、行および列に配置された複数のメモリセルを有す
る。第１の内部電源手段は、外部電源電圧を受けて外部
電源電圧よりも低い第１の内部電源電圧を発生する。セ
ンスアンプは、第１の内部電源電圧を受けて動作し、メ
モリセルアレイ中のメモリセルから読出されたデータ信
号を増幅する。第２の内部電源手段は、外部電源電圧を
受けて外部電源電圧よりも低い第２の内部電源電圧を発
生する。ライトドライバは、第２の内部電源電圧を受け
て動作し、メモリセルアレイ中のメモリセルにデータ信
号を書込む。
【００３０】上記半導体集積回路装置においては、第１
の内部電源手段からの第１の内部電源電圧を受けてセン
スアンプが動作し、第２の内部電源手段からの第２の内
部電源電圧を受けてライトドライバが動作する。
の内部電源手段からの第１の内部電源電圧を受けてセン
スアンプが動作し、第２の内部電源手段からの第２の内
部電源電圧を受けてライトドライバが動作する。
【００３１】好ましくは、上記半導体集積回路装置は、
第３の内部電源手段と、アドレスバッファと、行デコー
ダと、列デコーダとをさらに備える。第３の内部電源手
段は、外部電源電圧を受けて外部電源電圧よりも低い第
３の内部電源電圧を発生する。アドレスバッファは、第
３の内部電源電圧を受けて動作し、外部アドレス信号に
応答して行アドレス信号および列アドレス信号を発生す
る。行デコーダは、アドレスバッファからの行アドレス
信号に応答してメモリセルアレイの行を選択する。列デ
コーダは、アドレスバッファからの列アドレス信号に応
答してメモリセルアレイの列を選択する。
第３の内部電源手段と、アドレスバッファと、行デコー
ダと、列デコーダとをさらに備える。第３の内部電源手
段は、外部電源電圧を受けて外部電源電圧よりも低い第
３の内部電源電圧を発生する。アドレスバッファは、第
３の内部電源電圧を受けて動作し、外部アドレス信号に
応答して行アドレス信号および列アドレス信号を発生す
る。行デコーダは、アドレスバッファからの行アドレス
信号に応答してメモリセルアレイの行を選択する。列デ
コーダは、アドレスバッファからの列アドレス信号に応
答してメモリセルアレイの列を選択する。
【００３２】上記半導体集積回路装置においては、第１
の内部電源手段からの第１の内部電源電圧を受けてセン
スアンプが動作し、第２の内部電源手段からの第２の内
部電源電圧を受けてライトドライバが動作し、第３の内
部電源手段からの第３の内部電源電圧を受けてアドレス
バッファが動作する。
の内部電源手段からの第１の内部電源電圧を受けてセン
スアンプが動作し、第２の内部電源手段からの第２の内
部電源電圧を受けてライトドライバが動作し、第３の内
部電源手段からの第３の内部電源電圧を受けてアドレス
バッファが動作する。
【００３３】好ましくは、上記半導体集積回路装置は、
行に配置された複数のワード線と、列に配置された複数
のビット線対と、ローカル入出力線対と、複数の列選択
ゲートと、グローバル入出力線対と、転送ゲートと、プ
リチャージ回路とをさらに備える。複数の列選択ゲート
は、複数のビット線対に対応して設けられ、各々が対応
するビット線対とローカル入出力線対との間に接続され
る。転送ゲートは、ローカル入出力線対とグローバル入
出力線対との間に接続される。プリチャージ回路は、第
２の内部電源電圧を受けて動作し、グローバル入出力線
対をプリチャージする。
行に配置された複数のワード線と、列に配置された複数
のビット線対と、ローカル入出力線対と、複数の列選択
ゲートと、グローバル入出力線対と、転送ゲートと、プ
リチャージ回路とをさらに備える。複数の列選択ゲート
は、複数のビット線対に対応して設けられ、各々が対応
するビット線対とローカル入出力線対との間に接続され
る。転送ゲートは、ローカル入出力線対とグローバル入
出力線対との間に接続される。プリチャージ回路は、第
２の内部電源電圧を受けて動作し、グローバル入出力線
対をプリチャージする。
【００３４】上記半導体集積回路装置においては、第１
の内部電源手段からの第１の内部電源電圧を受けてセン
スアンプが動作し、第２の内部電源手段からの第２の内
部電源電圧を受けてライトドライバおよびプリチャージ
回路が動作する。
の内部電源手段からの第１の内部電源電圧を受けてセン
スアンプが動作し、第２の内部電源手段からの第２の内
部電源電圧を受けてライトドライバおよびプリチャージ
回路が動作する。
【００３５】好ましくは、上記半導体集積回路装置は、
行に配置された複数のワード線と、列に配置された複数
のビット線対と、入出力線対と、複数の列選択ゲート
と、プリチャージ回路とをさらに備える。複数の列選択
ゲートは、複数のビット線対に対応して設けられ、各々
が対応するビット線対と入出力線対との間に接続され
る。プリチャージ回路は、第２の内部電源電圧を受けて
動作し、入出力線対をプリチャージする。
行に配置された複数のワード線と、列に配置された複数
のビット線対と、入出力線対と、複数の列選択ゲート
と、プリチャージ回路とをさらに備える。複数の列選択
ゲートは、複数のビット線対に対応して設けられ、各々
が対応するビット線対と入出力線対との間に接続され
る。プリチャージ回路は、第２の内部電源電圧を受けて
動作し、入出力線対をプリチャージする。
【００３６】上記半導体集積回路装置においては、第１
の内部電源手段からの第１の内部電源電圧を受けてセン
スアンプが動作し、第２の内部電源手段からの第２の内
部電源電圧を受けてライトドライバおよびプリチャージ
回路が動作する。
の内部電源手段からの第１の内部電源電圧を受けてセン
スアンプが動作し、第２の内部電源手段からの第２の内
部電源電圧を受けてライトドライバおよびプリチャージ
回路が動作する。
【００３７】好ましくは、上記半導体集積回路装置は、
第３の内部電源手段と、アドレスバッファと、行デコー
ダと、列デコーダとをさらに備える。第３の内部電源手
段は、外部電源電圧を受けて外部電源電圧よりも低い第
３の内部電源電圧を発生する。アドレスバッファは、第
３の内部電源電圧を受けて動作し、外部アドレス信号に
応答して行アドレス信号および列アドレス信号を発生す
る。行デコーダは、アドレスバッファからの行アドレス
信号に応答してメモリセルアレイの行を選択する。列デ
コーダは、アドレスバッファからの列アドレス信号に応
答してメモリセルアレイの列を選択する。
第３の内部電源手段と、アドレスバッファと、行デコー
ダと、列デコーダとをさらに備える。第３の内部電源手
段は、外部電源電圧を受けて外部電源電圧よりも低い第
３の内部電源電圧を発生する。アドレスバッファは、第
３の内部電源電圧を受けて動作し、外部アドレス信号に
応答して行アドレス信号および列アドレス信号を発生す
る。行デコーダは、アドレスバッファからの行アドレス
信号に応答してメモリセルアレイの行を選択する。列デ
コーダは、アドレスバッファからの列アドレス信号に応
答してメモリセルアレイの列を選択する。
【００３８】上記半導体集積回路装置においては、第１
の内部電源手段からの第１の内部電源電圧を受けてセン
スアンプが動作し、第２の内部電源手段からの第２の内
部電源電圧を受けてライトドライバおよびプリチャージ
回路が動作し、第３の内部電源手段からの第３の内部電
源電圧を受けてアドレスバッファが動作する。
の内部電源手段からの第１の内部電源電圧を受けてセン
スアンプが動作し、第２の内部電源手段からの第２の内
部電源電圧を受けてライトドライバおよびプリチャージ
回路が動作し、第３の内部電源手段からの第３の内部電
源電圧を受けてアドレスバッファが動作する。
【００３９】好ましくは、上記半導体集積回路装置はさ
らに、アドレスバッファと、行デコーダと、列デコーダ
とを備える。アドレスバッファは、外部電源電圧により
動作し、外部アドレス信号に応答して行アドレス信号お
よび列アドレス信号を発生する。行デコーダは、アドレ
スバッファからの行アドレス信号に応答してメモリセル
アレイの行を選択する。列デコーダは、アドレスバッフ
ァからの列アドレス信号に応答してメモリセルアレイの
列を選択する。
らに、アドレスバッファと、行デコーダと、列デコーダ
とを備える。アドレスバッファは、外部電源電圧により
動作し、外部アドレス信号に応答して行アドレス信号お
よび列アドレス信号を発生する。行デコーダは、アドレ
スバッファからの行アドレス信号に応答してメモリセル
アレイの行を選択する。列デコーダは、アドレスバッフ
ァからの列アドレス信号に応答してメモリセルアレイの
列を選択する。
【００４０】上記半導体集積回路装置においては、第１
の内部電源手段からの第１の内部電源電圧を受けてセン
スアンプが動作し、第２の内部電源手段からの第２の内
部電源電圧を受けてライトドライバおよびプリチャージ
回路が動作し、外部電源電圧を受けてアドレスバッファ
が動作する。
の内部電源手段からの第１の内部電源電圧を受けてセン
スアンプが動作し、第２の内部電源手段からの第２の内
部電源電圧を受けてライトドライバおよびプリチャージ
回路が動作し、外部電源電圧を受けてアドレスバッファ
が動作する。
【００４１】好ましくは、上記半導体集積回路装置は、
クロック信号に同期して動作する同期型半導体集積回路
装置である。
クロック信号に同期して動作する同期型半導体集積回路
装置である。
【００４２】この発明のもう１つの局面に従うと、半導
体集積回路装置は、メモリセルアレイと、第１および第
２のパッドと、センスアンプと、ライトドライバとを備
える。メモリセルアレイは行および列に配置された複数
のメモリセルを有する。センスアンプは、第１のパッド
に接続され、第１のパッドからの電圧を受けて動作し、
メモリセルアレイ中のメモリセルから読出されたデータ
信号を増幅する。ライトドライバは、第２のパッドに接
続され、第２のパッドからの電圧を受けて動作し、メモ
リセルアレイ中のメモリセルにデータ信号を書込む。
体集積回路装置は、メモリセルアレイと、第１および第
２のパッドと、センスアンプと、ライトドライバとを備
える。メモリセルアレイは行および列に配置された複数
のメモリセルを有する。センスアンプは、第１のパッド
に接続され、第１のパッドからの電圧を受けて動作し、
メモリセルアレイ中のメモリセルから読出されたデータ
信号を増幅する。ライトドライバは、第２のパッドに接
続され、第２のパッドからの電圧を受けて動作し、メモ
リセルアレイ中のメモリセルにデータ信号を書込む。
【００４３】上記半導体集積回路装置においては、第１
のパッドからの電圧を受けてセンスアンプが動作し、第
２のパッドからの電圧を受けてライトドライバが動作す
る。
のパッドからの電圧を受けてセンスアンプが動作し、第
２のパッドからの電圧を受けてライトドライバが動作す
る。
【００４４】好ましくは、上記半導体集積回路装置はさ
らに、第３のパッドと、アドレスバッファと、行デコー
ダと、列デコーダとを備える。アドレスバッファは、第
３のパッドからの電圧を受けて動作し、外部アドレス信
号に応答して行アドレス信号および列アドレス信号を発
生する。行デコーダは、アドレスバッファからの行アド
レス信号に応答してメモリセルアレイの行を選択する。
列デコーダは、アドレスバッファからの列アドレス信号
に応答してメモリセルアレイの列を選択する。
らに、第３のパッドと、アドレスバッファと、行デコー
ダと、列デコーダとを備える。アドレスバッファは、第
３のパッドからの電圧を受けて動作し、外部アドレス信
号に応答して行アドレス信号および列アドレス信号を発
生する。行デコーダは、アドレスバッファからの行アド
レス信号に応答してメモリセルアレイの行を選択する。
列デコーダは、アドレスバッファからの列アドレス信号
に応答してメモリセルアレイの列を選択する。
【００４５】上記半導体集積回路装置においては、第１
のパッドからの電圧を受けてセンスアンプが動作し、第
２のパッドからの電圧を受けてライトドライバが動作
し、第３のパッドからの電圧を受けてアドレスバッファ
が動作する。
のパッドからの電圧を受けてセンスアンプが動作し、第
２のパッドからの電圧を受けてライトドライバが動作
し、第３のパッドからの電圧を受けてアドレスバッファ
が動作する。
【００４６】好ましくは、上記半導体集積回路装置はさ
らに、行に配置された複数のワード線と、列に配置され
た複数のビット線対と、ローカル入出力線対と、複数の
列選択ゲートと、グローバル入出力線対と、転送ゲート
と、プリチャージ回路とを備える。複数の列選択ゲート
は、複数のビット線対に対応して設けられ、各々が対応
するビット線対とローカル入出力線対との間に接続され
る。転送ゲートは、ローカル入出力線対とグローバル入
出力線対との間に接続される。プリチャージ回路は、第
２のパッドからの電圧を受けて動作し、グローバル入出
力線対とをプリチャージする。
らに、行に配置された複数のワード線と、列に配置され
た複数のビット線対と、ローカル入出力線対と、複数の
列選択ゲートと、グローバル入出力線対と、転送ゲート
と、プリチャージ回路とを備える。複数の列選択ゲート
は、複数のビット線対に対応して設けられ、各々が対応
するビット線対とローカル入出力線対との間に接続され
る。転送ゲートは、ローカル入出力線対とグローバル入
出力線対との間に接続される。プリチャージ回路は、第
２のパッドからの電圧を受けて動作し、グローバル入出
力線対とをプリチャージする。
【００４７】上記半導体集積回路装置においては、第１
のパッドからの電圧を受けてセンスアンプが動作し、第
２のパッドからの電圧を受けてライトドライバおよびプ
リチャージ回路が動作する。
のパッドからの電圧を受けてセンスアンプが動作し、第
２のパッドからの電圧を受けてライトドライバおよびプ
リチャージ回路が動作する。
【００４８】好ましくは、上記半導体集積回路装置はさ
らに、行に配置された複数のワード線と、列に配置され
た複数のビット線対と、入出力線対と、複数の列選択ゲ
ートと、プリチャージ回路とを備える。複数の列選択ゲ
ートは、複数のビット線対に対応して設けられ、各々が
対応するビット線対と入出力線対との間に接続される。
プリチャージ回路は、第２のパッドからの電圧を受けて
動作し、入出力線対をプリチャージする。
らに、行に配置された複数のワード線と、列に配置され
た複数のビット線対と、入出力線対と、複数の列選択ゲ
ートと、プリチャージ回路とを備える。複数の列選択ゲ
ートは、複数のビット線対に対応して設けられ、各々が
対応するビット線対と入出力線対との間に接続される。
プリチャージ回路は、第２のパッドからの電圧を受けて
動作し、入出力線対をプリチャージする。
【００４９】上記半導体集積回路装置においては、第１
のパッドからの電圧を受けてセンスアンプが動作し、第
２のパッドからの電圧を受けてライトドライバおよびプ
リチャージ回路が動作する。
のパッドからの電圧を受けてセンスアンプが動作し、第
２のパッドからの電圧を受けてライトドライバおよびプ
リチャージ回路が動作する。
【００５０】好ましくは、上記半導体集積回路装置はさ
らに、第３のパッドと、アドレスバッファと、行デコー
ダと、列デコーダとを備える。アドレスバッファは、第
３のパッドからの電圧を受けて動作し、外部アドレス信
号に応答して行アドレス信号および列アドレス信号を発
生する。行デコーダは、アドレスバッファからの行アド
レス信号に応答してメモリセルアレイの行を選択する。
列デコーダは、アドレスバッファからの列アドレス信号
に応答してメモリセルアレイの列を選択する。
らに、第３のパッドと、アドレスバッファと、行デコー
ダと、列デコーダとを備える。アドレスバッファは、第
３のパッドからの電圧を受けて動作し、外部アドレス信
号に応答して行アドレス信号および列アドレス信号を発
生する。行デコーダは、アドレスバッファからの行アド
レス信号に応答してメモリセルアレイの行を選択する。
列デコーダは、アドレスバッファからの列アドレス信号
に応答してメモリセルアレイの列を選択する。
【００５１】上記半導体集積回路装置においては、第１
のパッドからの電圧を受けてセンスアンプが動作し、第
２のパッドからの電圧を受けてライトドライバおよびプ
リチャージ回路が動作し、第３のパッドからの電圧を受
けてアドレスバッファが動作する。
のパッドからの電圧を受けてセンスアンプが動作し、第
２のパッドからの電圧を受けてライトドライバおよびプ
リチャージ回路が動作し、第３のパッドからの電圧を受
けてアドレスバッファが動作する。
【００５２】この発明のもう一つの局面に従うと、半導
体集積回路装置は、メモリセルアレイと、第１の内部電
源手段と、センスアンプと、ライトドライバとを備え
る。メモリセルアレイは、行および列に配置された複数
のメモリセルを有する。第１の内部電源手段は、外部電
源電圧を受けて外部電源電圧よりも低い第１の内部電源
電圧を発生する。センスアンプは、第１の内部電源電圧
を受けて動作し、メモリセルアレイ中のメモリセルから
読出されたデータ信号を増幅する。ライトドライバは、
第１の内部電源電圧を受けて動作し、メモリセルアレイ
中のメモリセルにデータ信号を書込む。
体集積回路装置は、メモリセルアレイと、第１の内部電
源手段と、センスアンプと、ライトドライバとを備え
る。メモリセルアレイは、行および列に配置された複数
のメモリセルを有する。第１の内部電源手段は、外部電
源電圧を受けて外部電源電圧よりも低い第１の内部電源
電圧を発生する。センスアンプは、第１の内部電源電圧
を受けて動作し、メモリセルアレイ中のメモリセルから
読出されたデータ信号を増幅する。ライトドライバは、
第１の内部電源電圧を受けて動作し、メモリセルアレイ
中のメモリセルにデータ信号を書込む。
【００５３】上記半導体集積回路装置においては、第１
の内部電源手段からの電圧を受けてセンスアンプとライ
トドライバとが動作する。
の内部電源手段からの電圧を受けてセンスアンプとライ
トドライバとが動作する。
【００５４】この発明のもう一つの局面に従うと、半導
体集積回路装置は、メモリセルアレイと、第１の内部電
源手段と、センスアンプと、ライトドライバと、電圧平
衡手段とを備える。メモリセルアレイは、行および列に
配置された複数のメモリセルを有する。第１の内部電源
手段は、外部電源電圧を受けて外部電源電圧よりも低い
第１の内部電源電圧を発生する。センスアンプは、第１
の内部電源電圧を受けて動作し、メモリセルアレイ中の
メモリセルから読出されたデータ信号を増幅する。ライ
トドライバは、第１の内部電源電圧を受けて動作し、メ
モリセルアレイ中のメモリセルにデータ信号を書込む。
電圧平衡手段は、第１の内部電源手段の発生電圧と第２
の内部電源手段の発生電圧とを同一レベルにする。
体集積回路装置は、メモリセルアレイと、第１の内部電
源手段と、センスアンプと、ライトドライバと、電圧平
衡手段とを備える。メモリセルアレイは、行および列に
配置された複数のメモリセルを有する。第１の内部電源
手段は、外部電源電圧を受けて外部電源電圧よりも低い
第１の内部電源電圧を発生する。センスアンプは、第１
の内部電源電圧を受けて動作し、メモリセルアレイ中の
メモリセルから読出されたデータ信号を増幅する。ライ
トドライバは、第１の内部電源電圧を受けて動作し、メ
モリセルアレイ中のメモリセルにデータ信号を書込む。
電圧平衡手段は、第１の内部電源手段の発生電圧と第２
の内部電源手段の発生電圧とを同一レベルにする。
【００５５】上記半導体集積回路装置においては、電圧
平衡手段によって発生電圧が同一レベルとなった第１の
内部電源手段および第２の内部電源手段からの電圧を受
けてセンスアンプとライトドライバとが動作する。
平衡手段によって発生電圧が同一レベルとなった第１の
内部電源手段および第２の内部電源手段からの電圧を受
けてセンスアンプとライトドライバとが動作する。
【００５６】好ましくは、上記電圧平衡手段は電源配線
を含む。電源配線は、第１の内部電源手段の出力ノード
と第２の内部電源手段の出力ノードとを接続する。
を含む。電源配線は、第１の内部電源手段の出力ノード
と第２の内部電源手段の出力ノードとを接続する。
【００５７】上記半導体集積回路装置においては、出力
ノードを電源配線によって接続された電圧平衡手段によ
って同レベルとなった第１の内部電源手段および第２の
内部電源手段からの電圧を受けてセンスアンプとライト
ドライバとが動作する。
ノードを電源配線によって接続された電圧平衡手段によ
って同レベルとなった第１の内部電源手段および第２の
内部電源手段からの電圧を受けてセンスアンプとライト
ドライバとが動作する。
【００５８】好ましくは、上記電圧平衡手段は基準電圧
生成手段と、信号配線とを含む。基準電圧生成手段は、
外部電源電圧を受けて第１の内部電源電圧に対応する基
準電圧信号を生成する。信号配線は、基準電圧信号を第
１および第２の内部電圧手段に伝達する。
生成手段と、信号配線とを含む。基準電圧生成手段は、
外部電源電圧を受けて第１の内部電源電圧に対応する基
準電圧信号を生成する。信号配線は、基準電圧信号を第
１および第２の内部電圧手段に伝達する。
【００５９】上記半導体集積回路装置においては、第１
の内部電源手段および第２の内部電源手段は、同一の基
準電圧信号に基づいて電圧を発生する。第１の内部電源
手段からの電圧を受けてセンスアンプが動作し、第２の
内部電源手段からの電圧を受けてライトドライバが動作
する。
の内部電源手段および第２の内部電源手段は、同一の基
準電圧信号に基づいて電圧を発生する。第１の内部電源
手段からの電圧を受けてセンスアンプが動作し、第２の
内部電源手段からの電圧を受けてライトドライバが動作
する。
【００６０】好ましくは、上記半導体集積回路装置はさ
らに、複数のワード線と、複数のビット線対と、ローカ
ル入出力線対と、列選択ゲートと、グローバル入出力線
対と、転送ゲートとを備える。複数のワード線は行に配
置される。複数のビット線対は列に配置される。列選択
ゲートは、複数のビット線対に対応して設けられ、各々
が対応するビット線対とローカル入出力線対との間に接
続される。転送ゲートは、ローカル入出力線対とグロー
バル入出力線対との間に接続され、Ｐ型ＭＯＳトランジ
スタを含む。
らに、複数のワード線と、複数のビット線対と、ローカ
ル入出力線対と、列選択ゲートと、グローバル入出力線
対と、転送ゲートとを備える。複数のワード線は行に配
置される。複数のビット線対は列に配置される。列選択
ゲートは、複数のビット線対に対応して設けられ、各々
が対応するビット線対とローカル入出力線対との間に接
続される。転送ゲートは、ローカル入出力線対とグロー
バル入出力線対との間に接続され、Ｐ型ＭＯＳトランジ
スタを含む。
【００６１】好ましくは、上記Ｐ型ＭＯＳトランジスタ
は、ソースもしくはドレインの一方および他方と、ゲー
トと、ゲート直下の領域とを有する。ソースもしくはド
レインの一方は、ローカル入出力線対の一方と接続され
る。ソースもしくはドレインの他方は、グローバル入出
力線対の一方と接続される。ゲートは、ローカル入出力
線対とグローバル入出力線対とを対応づける選択信号を
受ける。ゲート直下の領域には、第１の内部電源電圧が
印加される。
は、ソースもしくはドレインの一方および他方と、ゲー
トと、ゲート直下の領域とを有する。ソースもしくはド
レインの一方は、ローカル入出力線対の一方と接続され
る。ソースもしくはドレインの他方は、グローバル入出
力線対の一方と接続される。ゲートは、ローカル入出力
線対とグローバル入出力線対とを対応づける選択信号を
受ける。ゲート直下の領域には、第１の内部電源電圧が
印加される。
【００６２】
【発明の実施の形態】以下、この発明の実施の形態を図
面を参照して詳しく説明する。なお、図中同一または相
当部分には同一符号を付してその説明を繰返さない。
面を参照して詳しく説明する。なお、図中同一または相
当部分には同一符号を付してその説明を繰返さない。
【００６３】［実施の形態１］図１は、この発明の実施
の形態１によるシステムＬＳＩの全体構成を示すブロッ
ク図である。図１を参照して、このシステムＬＳＩは、
ＤＲＡＭ１と、論理回路２とを備える。ＤＲＡＭ１と論
理回路２とは同一チップＣＨ上に設けられており、これ
らの間で入出力データＤＱが相互に転送される。
の形態１によるシステムＬＳＩの全体構成を示すブロッ
ク図である。図１を参照して、このシステムＬＳＩは、
ＤＲＡＭ１と、論理回路２とを備える。ＤＲＡＭ１と論
理回路２とは同一チップＣＨ上に設けられており、これ
らの間で入出力データＤＱが相互に転送される。
【００６４】ＤＲＡＭ１は、内部電源回路１１および１
２と、メモリセルアレイ１３と、行アドレスストローブ
（／ＲＡＳ）バッファ１４と、列アドレスストローブ
（／ＣＡＳ）バッファ１５と、ライトイネーブル（／Ｗ
Ｅ）バッファ１６と、アドレスバッファ１７と、行デコ
ーダ１８と、ワード線ドライバ１９と、列デコーダ２０
と、アンプ２１と、入出力バッファ２２と、ライトドラ
イバ２３と、グローバル入出力線（Ｇ−Ｉ／Ｏ）プリチ
ャージ回路２４と、センスアンプ２５とを含む。内部電
源回路１１は、外部電源電圧Ｅｘｔ．Ｖｃｃ（たとえば
３．３Ｖ）を受けて、外部電源電圧Ｅｘｔ．Ｖｃｃより
も低い内部電源電圧Ｖｃｃ１（たとえば２．５Ｖ）を発
生する。内部電源回路１２は、外部電源電圧Ｅｘｔ．Ｖ
ｃｃを受けて、外部電源電圧Ｅｘｔ．Ｖｃｃよりも低い
内部電源電圧Ｖｃｃ２（たとえば２．５Ｖ）を発生す
る。メモリセルアレイ１３は、行および列に配置された
複数のメモリセルと、行に配置された複数のワード線
（図示せず）と、列に配置された複数のビット線対（図
示せず）とを含む。／ＲＡＳバッファ１４は、外部電源
電圧Ｅｘｔ．Ｖｃｃにより動作し、外部行アドレススト
ローブ信号Ｅｘｔ．／ＲＡＳに応答して内部行アドレス
ストローブ信号／ＲＡＳを発生する。／ＣＡＳバッファ
１５は、外部電源電圧Ｅｘｔ．Ｖｃｃにより動作し、外
部列アドレスストローブ信号Ｅｘｔ．／ＣＡＳに応答し
て内部列アドレスストローブ信号／ＣＡＳを発生する。
／ＷＥバッファ１６は、外部電源電圧Ｅｘｔ．Ｖｃｃに
より動作し、外部ライトイネーブル信号Ｅｘｔ．／ＷＥ
に応答してライトドライバ２３を活性化するための内部
ライトイネーブル信号／ＷＥを発生する。アドレスバッ
ファ１７は、外部電源電圧Ｅｘｔ．Ｖｃｃを受けて動作
し、内部行アドレスストローブ信号／ＲＡＳに応答して
外部アドレス信号ＥＡＤを行アドレス信号ＲＡＤとして
行デコーダ１８に供給するとともに、内部列アドレスス
トローブ信号／ＣＡＳに応答して外部アドレス信号ＥＡ
Ｄを列アドレス信号ＣＡＤとして列デコーダ２０に供給
する。行デコーダ１８は、アドレスバッファ１７からの
行アドレス信号ＲＡＤに応答してメモリセルアレイ１３
の行（ワード線）を選択する。ワード線ドライバ１９
は、選択されたワード線を電位Ｖｐｐまで昇圧する。列
デコーダ２０は、アドレスバッファ１７からの列アドレ
ス信号ＣＡＤに応答してメモリセルアレイ１３の列（ビ
ット線対）を選択する。アンプ２１は、メモリセルアレ
イ１３中のメモリセル（図示せず）から読出されたデー
タ信号を増幅して入出力バッファ２２へ供給する。入出
力バッファ２２は、アンプ２１からのデータ信号を論理
回路２へ出力し、かつ論理回路２からのデータ信号をラ
イトドライバ２３へ出力する。ライトドライバ２３は、
内部電源電圧Ｖｃｃ２を受けて動作し、入出力バッファ
２２からのデータ信号をメモリセルアレイ１３中のメモ
リセルに書込む。Ｇ−Ｉ／Ｏ線プリチャージ回路２４
は、内部電源電圧Ｖｃｃ２を受けて動作し、グローバル
入出力線対（図示せず）をプリチャージする。センスア
ンプ２５は、内部電源電圧Ｖｃｃ１を受けて動作し、メ
モリセルアレイ１３中のメモリセル（図示せず）から読
出されたデータ信号を増幅する。図２は、図１に示され
たメモリセルアレイ１３、アンプ２１、ライトドライバ
２３、Ｇ−Ｉ／Ｏ線プリチャージ回路２４、およびセン
スアンプ２５の構成についてさらに詳しく示すブロック
図である。図２を参照して、これらはｎ個のメモリブロ
ック３０１〜３０ｎ、２ｎ個のＧ−Ｉ／Ｏ線プリチャー
ジ回路２４ａ１〜２４ｂｎ、２ｎ個の入出力ブロック４
０ａ１〜４０ｂｎとで構成される。メモリブロック３０
１は、２つのグローバル入出力線対Ｇ−Ｉ／Ｏとｍ個の
サブブロック３１１〜３１ｍとを含む。一方のグローバ
ル入出力線対Ｇ−Ｉ／Ｏ−ａは、入出力ブロック４０ａ
１およびＧ−Ｉ／Ｏ線プリチャージ回路２４ａ１に接続
され、かつメモリブロック３０１内でｍ個のサブブロッ
ク３１１〜３１ｍに接続される。もう一方のグローバル
入出力線対Ｇ−Ｉ／Ｏ−ｂは、入出力ブロック４０ｂ１
およびＧ−Ｉ／Ｏ線プリチャージ回路２４ｂ１に接続さ
れ、かつメモリブロック３０１内でｍ個のサブブロック
３１１〜３１ｍに接続される。サブブロック３１１〜３
１ｍの各々は、行および列に配置された複数のメモリセ
ル３２と、行に配置された複数のワード線ＷＬと、列に
配置された複数のビット線対ＢＬ、／ＢＬと、複数のセ
ンスアンプ２５ａ１〜２５ｂ１と、複数のＮＭＯＳトラ
ンジスタ３３ａ１１、３３ａ１２〜３３ｂｎ１、３３ｂ
ｎ２と、２つのローカル入出力線対Ｌ−Ｉ／Ｏ−ａ、Ｌ
−Ｉ／Ｏ−ｂと、２つの転送ゲート３４ａ、３４ｂとを
含む。センスアンプ２５ａ１〜２５ｂｎは、内部電源電
圧Ｖｃｃ１により動作し、ビット線対ＢＬ、／ＢＬに対
応して設けられ、メモリセル３２から読出されたデータ
信号を増幅する。ＮＭＯＳトランジスタ３３ａ１１、３
３ａ１２〜３３ｂｎ１、３３ｂｎ２は列選択ゲートを構
成し、センスアンプ２５ａ１〜２５ｂｎの各々に対応し
て設けられる。
２と、メモリセルアレイ１３と、行アドレスストローブ
（／ＲＡＳ）バッファ１４と、列アドレスストローブ
（／ＣＡＳ）バッファ１５と、ライトイネーブル（／Ｗ
Ｅ）バッファ１６と、アドレスバッファ１７と、行デコ
ーダ１８と、ワード線ドライバ１９と、列デコーダ２０
と、アンプ２１と、入出力バッファ２２と、ライトドラ
イバ２３と、グローバル入出力線（Ｇ−Ｉ／Ｏ）プリチ
ャージ回路２４と、センスアンプ２５とを含む。内部電
源回路１１は、外部電源電圧Ｅｘｔ．Ｖｃｃ（たとえば
３．３Ｖ）を受けて、外部電源電圧Ｅｘｔ．Ｖｃｃより
も低い内部電源電圧Ｖｃｃ１（たとえば２．５Ｖ）を発
生する。内部電源回路１２は、外部電源電圧Ｅｘｔ．Ｖ
ｃｃを受けて、外部電源電圧Ｅｘｔ．Ｖｃｃよりも低い
内部電源電圧Ｖｃｃ２（たとえば２．５Ｖ）を発生す
る。メモリセルアレイ１３は、行および列に配置された
複数のメモリセルと、行に配置された複数のワード線
（図示せず）と、列に配置された複数のビット線対（図
示せず）とを含む。／ＲＡＳバッファ１４は、外部電源
電圧Ｅｘｔ．Ｖｃｃにより動作し、外部行アドレススト
ローブ信号Ｅｘｔ．／ＲＡＳに応答して内部行アドレス
ストローブ信号／ＲＡＳを発生する。／ＣＡＳバッファ
１５は、外部電源電圧Ｅｘｔ．Ｖｃｃにより動作し、外
部列アドレスストローブ信号Ｅｘｔ．／ＣＡＳに応答し
て内部列アドレスストローブ信号／ＣＡＳを発生する。
／ＷＥバッファ１６は、外部電源電圧Ｅｘｔ．Ｖｃｃに
より動作し、外部ライトイネーブル信号Ｅｘｔ．／ＷＥ
に応答してライトドライバ２３を活性化するための内部
ライトイネーブル信号／ＷＥを発生する。アドレスバッ
ファ１７は、外部電源電圧Ｅｘｔ．Ｖｃｃを受けて動作
し、内部行アドレスストローブ信号／ＲＡＳに応答して
外部アドレス信号ＥＡＤを行アドレス信号ＲＡＤとして
行デコーダ１８に供給するとともに、内部列アドレスス
トローブ信号／ＣＡＳに応答して外部アドレス信号ＥＡ
Ｄを列アドレス信号ＣＡＤとして列デコーダ２０に供給
する。行デコーダ１８は、アドレスバッファ１７からの
行アドレス信号ＲＡＤに応答してメモリセルアレイ１３
の行（ワード線）を選択する。ワード線ドライバ１９
は、選択されたワード線を電位Ｖｐｐまで昇圧する。列
デコーダ２０は、アドレスバッファ１７からの列アドレ
ス信号ＣＡＤに応答してメモリセルアレイ１３の列（ビ
ット線対）を選択する。アンプ２１は、メモリセルアレ
イ１３中のメモリセル（図示せず）から読出されたデー
タ信号を増幅して入出力バッファ２２へ供給する。入出
力バッファ２２は、アンプ２１からのデータ信号を論理
回路２へ出力し、かつ論理回路２からのデータ信号をラ
イトドライバ２３へ出力する。ライトドライバ２３は、
内部電源電圧Ｖｃｃ２を受けて動作し、入出力バッファ
２２からのデータ信号をメモリセルアレイ１３中のメモ
リセルに書込む。Ｇ−Ｉ／Ｏ線プリチャージ回路２４
は、内部電源電圧Ｖｃｃ２を受けて動作し、グローバル
入出力線対（図示せず）をプリチャージする。センスア
ンプ２５は、内部電源電圧Ｖｃｃ１を受けて動作し、メ
モリセルアレイ１３中のメモリセル（図示せず）から読
出されたデータ信号を増幅する。図２は、図１に示され
たメモリセルアレイ１３、アンプ２１、ライトドライバ
２３、Ｇ−Ｉ／Ｏ線プリチャージ回路２４、およびセン
スアンプ２５の構成についてさらに詳しく示すブロック
図である。図２を参照して、これらはｎ個のメモリブロ
ック３０１〜３０ｎ、２ｎ個のＧ−Ｉ／Ｏ線プリチャー
ジ回路２４ａ１〜２４ｂｎ、２ｎ個の入出力ブロック４
０ａ１〜４０ｂｎとで構成される。メモリブロック３０
１は、２つのグローバル入出力線対Ｇ−Ｉ／Ｏとｍ個の
サブブロック３１１〜３１ｍとを含む。一方のグローバ
ル入出力線対Ｇ−Ｉ／Ｏ−ａは、入出力ブロック４０ａ
１およびＧ−Ｉ／Ｏ線プリチャージ回路２４ａ１に接続
され、かつメモリブロック３０１内でｍ個のサブブロッ
ク３１１〜３１ｍに接続される。もう一方のグローバル
入出力線対Ｇ−Ｉ／Ｏ−ｂは、入出力ブロック４０ｂ１
およびＧ−Ｉ／Ｏ線プリチャージ回路２４ｂ１に接続さ
れ、かつメモリブロック３０１内でｍ個のサブブロック
３１１〜３１ｍに接続される。サブブロック３１１〜３
１ｍの各々は、行および列に配置された複数のメモリセ
ル３２と、行に配置された複数のワード線ＷＬと、列に
配置された複数のビット線対ＢＬ、／ＢＬと、複数のセ
ンスアンプ２５ａ１〜２５ｂ１と、複数のＮＭＯＳトラ
ンジスタ３３ａ１１、３３ａ１２〜３３ｂｎ１、３３ｂ
ｎ２と、２つのローカル入出力線対Ｌ−Ｉ／Ｏ−ａ、Ｌ
−Ｉ／Ｏ−ｂと、２つの転送ゲート３４ａ、３４ｂとを
含む。センスアンプ２５ａ１〜２５ｂｎは、内部電源電
圧Ｖｃｃ１により動作し、ビット線対ＢＬ、／ＢＬに対
応して設けられ、メモリセル３２から読出されたデータ
信号を増幅する。ＮＭＯＳトランジスタ３３ａ１１、３
３ａ１２〜３３ｂｎ１、３３ｂｎ２は列選択ゲートを構
成し、センスアンプ２５ａ１〜２５ｂｎの各々に対応し
て設けられる。
【００６５】一例としてＮＭＯＳトランジスタ３３ａ１
１、３３ａ１２について説明すると、ＮＭＯＳトランジ
スタ３３ａ１１および３３ａ１２は、センスアンプ２５
ａ１とローカル入出力線Ｌ−Ｉ／Ｏ−ａとの間に接続さ
れ、図１に示された列デコーダ２０からの列選択信号に
よってオン／オフする。ローカル入出力線対Ｌ−Ｉ／Ｏ
−ａは、転送ゲート３４ａとＮＭＯＳトランジスタ３３
ａ１１、３３ａ１２〜３３ａｎ１、３３ａｎ２とに接続
され、ローカル入出力線対Ｌ−Ｉ／Ｏ−ｂは転送ゲート
３４ｂとＮＭＯＳトランジスタ３３ｂ１１、３３ｂ１２
〜３３ｂｎ１、３３ｂｎ２とに接続される。転送ゲート
３４ａ、３４ｂは、ローカル入出力線対Ｌ−Ｉ／Ｏ−
ａ、Ｌ−Ｉ／Ｏ−ｂとグローバル入出力線対Ｇ−Ｉ／Ｏ
−ａ、Ｇ−Ｉ／Ｏ−ｂとの間にそれぞれ接続され、サブ
ブロック選択信号ＢＳに応答してオン／オフする。
１、３３ａ１２について説明すると、ＮＭＯＳトランジ
スタ３３ａ１１および３３ａ１２は、センスアンプ２５
ａ１とローカル入出力線Ｌ−Ｉ／Ｏ−ａとの間に接続さ
れ、図１に示された列デコーダ２０からの列選択信号に
よってオン／オフする。ローカル入出力線対Ｌ−Ｉ／Ｏ
−ａは、転送ゲート３４ａとＮＭＯＳトランジスタ３３
ａ１１、３３ａ１２〜３３ａｎ１、３３ａｎ２とに接続
され、ローカル入出力線対Ｌ−Ｉ／Ｏ−ｂは転送ゲート
３４ｂとＮＭＯＳトランジスタ３３ｂ１１、３３ｂ１２
〜３３ｂｎ１、３３ｂｎ２とに接続される。転送ゲート
３４ａ、３４ｂは、ローカル入出力線対Ｌ−Ｉ／Ｏ−
ａ、Ｌ−Ｉ／Ｏ−ｂとグローバル入出力線対Ｇ−Ｉ／Ｏ
−ａ、Ｇ−Ｉ／Ｏ−ｂとの間にそれぞれ接続され、サブ
ブロック選択信号ＢＳに応答してオン／オフする。
【００６６】なお、上記のように構成されたサブブロッ
ク３１１と同様のサブブロック３１２〜３１ｎがメモリ
ブロック３０１内に設けられる。
ク３１１と同様のサブブロック３１２〜３１ｎがメモリ
ブロック３０１内に設けられる。
【００６７】Ｇ−Ｉ／Ｏ線プリチャージ回路２４ａ１
は、ＰＭＯＳトランジスタ３５ａ１と３５ａ２とを含
む。ＰＭＯＳトランジスタ３５ａ１は、ソースが内部電
源電圧Ｖｃｃ２に、ドレインがグローバル入出力線対Ｇ
−Ｉ／Ｏ−ａの一方に接続され、グローバル入出力線プ
リチャージ信号／ＰＲによってオン／オフする。ＰＭＯ
Ｓトランジスタ３５ａ２は、ソースが外部電源電圧Ｖｃ
ｃ２に、ドレインがグローバル入出力線対Ｇ−Ｉ／Ｏ−
ａのもう一方に接続され、グローバル入出力線プリチャ
ージ信号／ＰＲによってオン／オフする。
は、ＰＭＯＳトランジスタ３５ａ１と３５ａ２とを含
む。ＰＭＯＳトランジスタ３５ａ１は、ソースが内部電
源電圧Ｖｃｃ２に、ドレインがグローバル入出力線対Ｇ
−Ｉ／Ｏ−ａの一方に接続され、グローバル入出力線プ
リチャージ信号／ＰＲによってオン／オフする。ＰＭＯ
Ｓトランジスタ３５ａ２は、ソースが外部電源電圧Ｖｃ
ｃ２に、ドレインがグローバル入出力線対Ｇ−Ｉ／Ｏ−
ａのもう一方に接続され、グローバル入出力線プリチャ
ージ信号／ＰＲによってオン／オフする。
【００６８】上記のように構成されたグローバル入出力
線プリチャージ回路２４ａ１と同様のグローバル入出力
線プリチャージ回路２４ｂ１がグローバル入出力線対Ｇ
−Ｉ／Ｏ−ｂに対応して設けられる。
線プリチャージ回路２４ａ１と同様のグローバル入出力
線プリチャージ回路２４ｂ１がグローバル入出力線対Ｇ
−Ｉ／Ｏ−ｂに対応して設けられる。
【００６９】入出力ブロック４０ａ１は、アンプ２１ａ
と、ライトドライバ２３ａとを含む。アンプ２１ａは、
外部電源電圧Ｅｘｔ．Ｖｃｃにより動作し、グローバル
入出力線対Ｇ−Ｉ／Ｏ−ａと入出力バッファ２２との間
に接続され、グローバル入出力線対Ｇ−Ｉ／Ｏ−ａから
のデータ信号を増幅する。ライトドライバ２３ａは、内
部電源電圧Ｖｃｃ２により動作し、入出力バッファ２２
とグローバル入出力線対Ｇ−Ｉ／Ｏ−ａとの間に接続さ
れ、入出力バッファ２２からのデータ信号を増幅してグ
ローバル入出力線対Ｇ−Ｉ／Ｏ−ａに転送する。
と、ライトドライバ２３ａとを含む。アンプ２１ａは、
外部電源電圧Ｅｘｔ．Ｖｃｃにより動作し、グローバル
入出力線対Ｇ−Ｉ／Ｏ−ａと入出力バッファ２２との間
に接続され、グローバル入出力線対Ｇ−Ｉ／Ｏ−ａから
のデータ信号を増幅する。ライトドライバ２３ａは、内
部電源電圧Ｖｃｃ２により動作し、入出力バッファ２２
とグローバル入出力線対Ｇ−Ｉ／Ｏ−ａとの間に接続さ
れ、入出力バッファ２２からのデータ信号を増幅してグ
ローバル入出力線対Ｇ−Ｉ／Ｏ−ａに転送する。
【００７０】上記のように構成された入出力ブロック４
０ａ１と同様の入出力ブロック４０ｂ１がグローバル入
出力線対Ｇ−Ｉ／Ｏ−ｂに対応して設けられる。また、
上記グローバル入出力線プリチャージ回路２４ａ１、２
４ｂ１および入出力ブロック４０ａ１、４０ｂ１と同様
のＧ−Ｉ／Ｏ線プリチャージ回路２４ａ２、２４ｂ２〜
２４ａｎ、２４ｂｎおよび入出力ブロック４０ａ２、４
０ｂ２〜４０ａｎ、４０ｂｎがメモリブロック３０２〜
３０ｎに対しても設けられる。
０ａ１と同様の入出力ブロック４０ｂ１がグローバル入
出力線対Ｇ−Ｉ／Ｏ−ｂに対応して設けられる。また、
上記グローバル入出力線プリチャージ回路２４ａ１、２
４ｂ１および入出力ブロック４０ａ１、４０ｂ１と同様
のＧ−Ｉ／Ｏ線プリチャージ回路２４ａ２、２４ｂ２〜
２４ａｎ、２４ｂｎおよび入出力ブロック４０ａ２、４
０ｂ２〜４０ａｎ、４０ｂｎがメモリブロック３０２〜
３０ｎに対しても設けられる。
【００７１】図３は、図２に示されたセンスアンプ２５
ａ１〜２５ｂｎの具体的構成を示す回路図である。図３
を参照して、センスアンプ２５ａ１〜２５ｂｎは、交差
結合されて、対応のビット線対ＢＬ、／ＢＬのうち高電
位のビット線を電源電位レベル（Ｖｃｃ１）へ駆動する
ＰＭＯＳトランジスタＰＴ２およびＰＴ３と、交差結合
されて、対応のビット線対ＢＬのうちの低電位のビット
線を接地電位レベル（ＧＮＤ）へ駆動するＮＭＯＳトラ
ンジスタＮＴ２およびＮＴ３と、センスアンプ活性化信
号／ＳＥに応答して導通し、交差結合されたＰＭＯＳト
ランジスタＰＴ２およびＰＴ３を活性化するためのＰＭ
ＯＳトランジスタＰＴ１と、センスアンプ活性化信号Ｓ
Ｅに応答して導通し、交差結合されたＮＭＯＳトランジ
スタＮＴ２およびＮＴ３を活性化するためのＮＭＯＳト
ランジスタＮＴ１を含む。
ａ１〜２５ｂｎの具体的構成を示す回路図である。図３
を参照して、センスアンプ２５ａ１〜２５ｂｎは、交差
結合されて、対応のビット線対ＢＬ、／ＢＬのうち高電
位のビット線を電源電位レベル（Ｖｃｃ１）へ駆動する
ＰＭＯＳトランジスタＰＴ２およびＰＴ３と、交差結合
されて、対応のビット線対ＢＬのうちの低電位のビット
線を接地電位レベル（ＧＮＤ）へ駆動するＮＭＯＳトラ
ンジスタＮＴ２およびＮＴ３と、センスアンプ活性化信
号／ＳＥに応答して導通し、交差結合されたＰＭＯＳト
ランジスタＰＴ２およびＰＴ３を活性化するためのＰＭ
ＯＳトランジスタＰＴ１と、センスアンプ活性化信号Ｓ
Ｅに応答して導通し、交差結合されたＮＭＯＳトランジ
スタＮＴ２およびＮＴ３を活性化するためのＮＭＯＳト
ランジスタＮＴ１を含む。
【００７２】同様にビット線対ＢＬａ、／ＢＬａに対応
してＰＭＯＳトランジスタＰＴ２ａ、ＰＴ３ａおよびＮ
ＭＯＳトランジスタＮＴ２ａ、ＮＴ３ａが設けられセン
スアンプが構成される。
してＰＭＯＳトランジスタＰＴ２ａ、ＰＴ３ａおよびＮ
ＭＯＳトランジスタＮＴ２ａ、ＮＴ３ａが設けられセン
スアンプが構成される。
【００７３】図４は、図２に示されたライトドライバ２
３ａ、２３ｂの具体的構成を示す回路図である。図４を
参照して、ライトドライバ２３ａ、２３ｂは、インバー
タ５０、５１、１１１、１１２と、ＡＮＤゲート５２、
５３と、ＮＭＯＳトランジスタ５４、５５と、ＰＭＯＳ
トランジスタ５８、５９とを含む。インバータ５０は、
ライトイネーブル信号／ＷＥを反転して出力する。イン
バータ５１は、データ信号ＤＡＴＡの値を反転して出力
する。ＡＮＤゲート５２は、インバータ５０からの出力
信号とデータ信号ＤＡＴＡとを入力に受けてそれらの論
理積を出力する。ＡＮＤゲート５３は、インバータ５０
からの出力信号とインバータ５１からの出力信号とを入
力に受けてそれらの論理積を出力する。ＮＭＯＳトラン
ジスタ５４は、ソースが接地され、ドレインはグローバ
ル入出力線対Ｇ−Ｉ／Ｏのうち１つおよびＰＭＯＳトラ
ンジスタ５８に接続され、ＡＮＤゲート５２からの出力
信号によってオン／オフする。ＮＭＯＳトランジスタ５
５は、ソースが接地され、ドレインはグローバル入出力
線対Ｇ−Ｉ／Ｏのうちもう１つおよびＰＭＯＳトランジ
スタ５９に接続され、ＡＮＤゲート５３からの出力信号
によってオン／オフする。インバータ１１１は、ＡＮＤ
ゲート５３からの出力信号を反転して出力する。インバ
ータ１１２は、ＡＮＤゲート５２からの出力信号を反転
して出力する。ＰＭＯＳトランジスタ５８は、ソースが
内部電源電圧Ｖｃｃ２に接続され、ドレインはグローバ
ル入出力線対Ｇ−Ｉ／ＯのうちＮＭＯＳトランジスタ５
４が接続されている方およびＮＭＯＳトランジスタ５４
に接続され、インバータ１１１からの出力信号によって
オン／オフする。ＰＭＯＳトランジスタ５９は、ソース
が内部電源電圧Ｖｃｃ２に接続され、ドレインはグロー
バル入出力線対Ｇ−Ｉ／ＯのうちＮＭＯＳトランジスタ
５５が接続されている方およびＮＭＯＳトランジスタ５
５に接続され、インバータ１１２からの出力信号によっ
てオン／オフする。
３ａ、２３ｂの具体的構成を示す回路図である。図４を
参照して、ライトドライバ２３ａ、２３ｂは、インバー
タ５０、５１、１１１、１１２と、ＡＮＤゲート５２、
５３と、ＮＭＯＳトランジスタ５４、５５と、ＰＭＯＳ
トランジスタ５８、５９とを含む。インバータ５０は、
ライトイネーブル信号／ＷＥを反転して出力する。イン
バータ５１は、データ信号ＤＡＴＡの値を反転して出力
する。ＡＮＤゲート５２は、インバータ５０からの出力
信号とデータ信号ＤＡＴＡとを入力に受けてそれらの論
理積を出力する。ＡＮＤゲート５３は、インバータ５０
からの出力信号とインバータ５１からの出力信号とを入
力に受けてそれらの論理積を出力する。ＮＭＯＳトラン
ジスタ５４は、ソースが接地され、ドレインはグローバ
ル入出力線対Ｇ−Ｉ／Ｏのうち１つおよびＰＭＯＳトラ
ンジスタ５８に接続され、ＡＮＤゲート５２からの出力
信号によってオン／オフする。ＮＭＯＳトランジスタ５
５は、ソースが接地され、ドレインはグローバル入出力
線対Ｇ−Ｉ／Ｏのうちもう１つおよびＰＭＯＳトランジ
スタ５９に接続され、ＡＮＤゲート５３からの出力信号
によってオン／オフする。インバータ１１１は、ＡＮＤ
ゲート５３からの出力信号を反転して出力する。インバ
ータ１１２は、ＡＮＤゲート５２からの出力信号を反転
して出力する。ＰＭＯＳトランジスタ５８は、ソースが
内部電源電圧Ｖｃｃ２に接続され、ドレインはグローバ
ル入出力線対Ｇ−Ｉ／ＯのうちＮＭＯＳトランジスタ５
４が接続されている方およびＮＭＯＳトランジスタ５４
に接続され、インバータ１１１からの出力信号によって
オン／オフする。ＰＭＯＳトランジスタ５９は、ソース
が内部電源電圧Ｖｃｃ２に接続され、ドレインはグロー
バル入出力線対Ｇ−Ｉ／ＯのうちＮＭＯＳトランジスタ
５５が接続されている方およびＮＭＯＳトランジスタ５
５に接続され、インバータ１１２からの出力信号によっ
てオン／オフする。
【００７４】ここで、上記のように構成されたライトド
ライバ２３ａ、２３ｂの動作について説明する。ライト
イネーブル信号／ＷＥがＨレベルのときは、ＡＮＤゲー
ト５２、５３の入力端子の一方にＬレベルの信号が入力
されるため、ＡＮＤゲート５２、５３からの出力信号は
Ｌレベルとなる。したがってＮＭＯＳトランジスタ５
４、５５およびＰＭＯＳトランジスタ５８、５９はオフ
になる。
ライバ２３ａ、２３ｂの動作について説明する。ライト
イネーブル信号／ＷＥがＨレベルのときは、ＡＮＤゲー
ト５２、５３の入力端子の一方にＬレベルの信号が入力
されるため、ＡＮＤゲート５２、５３からの出力信号は
Ｌレベルとなる。したがってＮＭＯＳトランジスタ５
４、５５およびＰＭＯＳトランジスタ５８、５９はオフ
になる。
【００７５】ライトイネーブル信号／ＷＥがＬレベルで
あって入出力バッファ２２からのデータ信号ＤＡＴＡが
Ｈレベルのときは、ＡＮＤ回路５２からの出力がＨレベ
ルとなるため、ＮＭＯＳトランジスタ５４およびＰＭＯ
Ｓトランジスタ５９はオンになる。一方、ＡＮＤ回路５
３からの出力はＬレベルとなるため、ＮＭＯＳトランジ
スタ５５およびＰＭＯＳトランジスタ５８はオフにな
る。
あって入出力バッファ２２からのデータ信号ＤＡＴＡが
Ｈレベルのときは、ＡＮＤ回路５２からの出力がＨレベ
ルとなるため、ＮＭＯＳトランジスタ５４およびＰＭＯ
Ｓトランジスタ５９はオンになる。一方、ＡＮＤ回路５
３からの出力はＬレベルとなるため、ＮＭＯＳトランジ
スタ５５およびＰＭＯＳトランジスタ５８はオフにな
る。
【００７６】この結果、ＮＭＯＳトランジスタ５４およ
びＰＭＯＳトランジスタ５８に接続された方のグローバ
ル入出力線は接地電位となり、ＮＭＯＳトランジスタ５
５およびＰＭＯＳトランジスタ５９に接続された方のグ
ローバル入出力線はＶｃｃ２電位となる。
びＰＭＯＳトランジスタ５８に接続された方のグローバ
ル入出力線は接地電位となり、ＮＭＯＳトランジスタ５
５およびＰＭＯＳトランジスタ５９に接続された方のグ
ローバル入出力線はＶｃｃ２電位となる。
【００７７】ライトイネーブル信号／ＷＥがＬレベルで
あって入出力バッファ２２からのデータ信号がＬレベル
のときは、ＡＮＤ回路５３からの出力がＨレベルとなる
ため、ＮＭＯＳトランジスタ５５およびＰＭＯＳトラン
ジスタ５８はオンになる。一方、ＡＮＤ回路５２からの
出力はＬレベルとなるため、ＮＭＯＳトランジスタ５４
およびＰＭＯＳトランジスタ５９はオフになる。
あって入出力バッファ２２からのデータ信号がＬレベル
のときは、ＡＮＤ回路５３からの出力がＨレベルとなる
ため、ＮＭＯＳトランジスタ５５およびＰＭＯＳトラン
ジスタ５８はオンになる。一方、ＡＮＤ回路５２からの
出力はＬレベルとなるため、ＮＭＯＳトランジスタ５４
およびＰＭＯＳトランジスタ５９はオフになる。
【００７８】この結果、ＮＭＯＳトランジスタ５５およ
びＰＭＯＳトランジスタ５９に接続された方のグローバ
ル入出力線は接地電位となり、ＮＭＯＳトランジスタ５
４およびＰＭＯＳトランジスタ５８に接続された方のグ
ローバル入出力線はＶｃｃ２電位となる。
びＰＭＯＳトランジスタ５９に接続された方のグローバ
ル入出力線は接地電位となり、ＮＭＯＳトランジスタ５
４およびＰＭＯＳトランジスタ５８に接続された方のグ
ローバル入出力線はＶｃｃ２電位となる。
【００７９】次に、以上のように構成されたシステムＬ
ＳＩの動作について図５を参照して説明する。
ＳＩの動作について図５を参照して説明する。
【００８０】ＤＲＡＭ１中のメモリセル３２へのデータ
の書込／読出が行なわれないスタンバイ状態では、グロ
ーバル入出力線プリチャージ信号／ＰＲはＬレベルとな
る。このため、グローバル入出力線プリチャージ回路２
４ａ１のＰＭＯＳトランジスタ３５ａ１、３５ａ２はオ
ンとなりグローバル入出力線対Ｇ−Ｉ／Ｏ−ａはＶｃｃ
２レベルにプリチャージされる。以下、メモリセルから
のデータ読出動作について説明する。
の書込／読出が行なわれないスタンバイ状態では、グロ
ーバル入出力線プリチャージ信号／ＰＲはＬレベルとな
る。このため、グローバル入出力線プリチャージ回路２
４ａ１のＰＭＯＳトランジスタ３５ａ１、３５ａ２はオ
ンとなりグローバル入出力線対Ｇ−Ｉ／Ｏ−ａはＶｃｃ
２レベルにプリチャージされる。以下、メモリセルから
のデータ読出動作について説明する。
【００８１】アクセスされるメモリセル（ここではメモ
リセル３２とする）を含んだ行に配置されたワード線Ｗ
Ｌが電位Ｖｐｐに昇圧されると、メモリセル３２に蓄え
られた電荷によりメモリセル３２に対応するビット線対
ＢＬ、／ＢＬ間に電位差が生じる。
リセル３２とする）を含んだ行に配置されたワード線Ｗ
Ｌが電位Ｖｐｐに昇圧されると、メモリセル３２に蓄え
られた電荷によりメモリセル３２に対応するビット線対
ＢＬ、／ＢＬ間に電位差が生じる。
【００８２】続いて、センスアンプ活性化信号ＳＥ、お
よびサブブロック選択信号ＢＳがＨレベルに立上がる。
これにより、ビット線対ＢＬ、／ＢＬ間の電位差がセン
スアンプ２５ａ１により電位差Ｖｃｃに増幅される。ま
た、転送ゲート３４ａが導通状態となり、グローバル入
出力線対Ｇ−Ｉ／Ｏ−ａとローカル入出力線対Ｌ−Ｉ／
Ｏ−ａとが接続される。
よびサブブロック選択信号ＢＳがＨレベルに立上がる。
これにより、ビット線対ＢＬ、／ＢＬ間の電位差がセン
スアンプ２５ａ１により電位差Ｖｃｃに増幅される。ま
た、転送ゲート３４ａが導通状態となり、グローバル入
出力線対Ｇ−Ｉ／Ｏ−ａとローカル入出力線対Ｌ−Ｉ／
Ｏ−ａとが接続される。
【００８３】続いて、グローバル入出力線プリチャージ
信号／ＰＲがＨレベルに立上がる。これによりＰＭＯＳ
トランジスタ３５ａ１、２５ａ２がオフになるため、グ
ローバル入出力線プリチャージ回路２４ａ１とグローバ
ル入出力線対Ｇ−Ｉ／Ｏ−ａとが切離される。
信号／ＰＲがＨレベルに立上がる。これによりＰＭＯＳ
トランジスタ３５ａ１、２５ａ２がオフになるため、グ
ローバル入出力線プリチャージ回路２４ａ１とグローバ
ル入出力線対Ｇ−Ｉ／Ｏ−ａとが切離される。
【００８４】また、グローバル入出力線プリチャージ信
号／ＰＲがＨレベルに立上がるのと同時に、列デコーダ
１８からＮＭＯＳトランジスタ３３ａ１１、３３ａ１２
のゲートに入力される列選択信号ＣＳＬがＨレベルに立
上がり、ＮＭＯＳトランジスタ３３ａ１１、３３ａ１２
がオンになる。これにより、センスアンプ２５ａ１によ
り増幅されたビット線対ＢＬ、／ＢＬ間の電位差Ｖｃｃ
１がローカル入出力線対Ｌ−Ｉ／Ｏ−ａに転送され、さ
らにグローバル入出力線対Ｌ−Ｉ／Ｏ−ａに転送され
る。この電位差Ｖｃｃ１は、アンプ２１ａにより増幅さ
れて入出力バッファ２２へ送られる。
号／ＰＲがＨレベルに立上がるのと同時に、列デコーダ
１８からＮＭＯＳトランジスタ３３ａ１１、３３ａ１２
のゲートに入力される列選択信号ＣＳＬがＨレベルに立
上がり、ＮＭＯＳトランジスタ３３ａ１１、３３ａ１２
がオンになる。これにより、センスアンプ２５ａ１によ
り増幅されたビット線対ＢＬ、／ＢＬ間の電位差Ｖｃｃ
１がローカル入出力線対Ｌ−Ｉ／Ｏ−ａに転送され、さ
らにグローバル入出力線対Ｌ−Ｉ／Ｏ−ａに転送され
る。この電位差Ｖｃｃ１は、アンプ２１ａにより増幅さ
れて入出力バッファ２２へ送られる。
【００８５】次にメモリセル（ここではメモリセル３２
とする）にデータを書込む場合について説明する。
とする）にデータを書込む場合について説明する。
【００８６】入出力バッファ２２からライトドライバ２
３ａにデータ信号ＤＡＴＡが送られる。ライトイネーブ
ル信号／ＷＥが立下がり、データ信号ＤＡＴＡがライト
ドライバ２３ａに取込まれ、データ信号ＤＡＴＡのレベ
ルに応じてライトドライバ２３ａの２本の出力のうちの
一方がＶｃｃ２レベル、他方が接地レベルとなる。グロ
ーバル入出力線プリチャージ信号／ＰＲ、サブブロック
選択信号ＢＳ、列選択信号ＣＳＬがＨレベルとなり、グ
ローバル入出力線対Ｇ−Ｉ／Ｏ−ａ、ローカル入出力線
対Ｌ−Ｉ／Ｏ−ａが接続され、ＮＭＯＳトランジスタ３
３ａ１１、３３ａ１２がオンになる。これによりライト
ドライバ２３ａからのデータ信号がセンスアンプ２５ａ
１まで転送される。センスアンプ活性化信号ＳＥがＨレ
ベルとなりメモリセル３２へデータが書込まれる。
３ａにデータ信号ＤＡＴＡが送られる。ライトイネーブ
ル信号／ＷＥが立下がり、データ信号ＤＡＴＡがライト
ドライバ２３ａに取込まれ、データ信号ＤＡＴＡのレベ
ルに応じてライトドライバ２３ａの２本の出力のうちの
一方がＶｃｃ２レベル、他方が接地レベルとなる。グロ
ーバル入出力線プリチャージ信号／ＰＲ、サブブロック
選択信号ＢＳ、列選択信号ＣＳＬがＨレベルとなり、グ
ローバル入出力線対Ｇ−Ｉ／Ｏ−ａ、ローカル入出力線
対Ｌ−Ｉ／Ｏ−ａが接続され、ＮＭＯＳトランジスタ３
３ａ１１、３３ａ１２がオンになる。これによりライト
ドライバ２３ａからのデータ信号がセンスアンプ２５ａ
１まで転送される。センスアンプ活性化信号ＳＥがＨレ
ベルとなりメモリセル３２へデータが書込まれる。
【００８７】以上のような読出／書込動作は、グローバ
ル入出力線対Ｇ−Ｉ／Ｏ−ｂ、ローカル入出力線対Ｌ−
Ｉ／Ｏ−ｂおよびこれらに接続された入出力ブロック４
０ｂ１、グローバル入出力線プリチャージ回路２４ｂ
１、転送ゲート３４ｂ、ＮＭＯＳトランジスタ３３ｂ１
１〜３３ｂｎ２、センスアンプ２５ｂ１〜２５ｂｎにつ
いても同様に行なわれる。
ル入出力線対Ｇ−Ｉ／Ｏ−ｂ、ローカル入出力線対Ｌ−
Ｉ／Ｏ−ｂおよびこれらに接続された入出力ブロック４
０ｂ１、グローバル入出力線プリチャージ回路２４ｂ
１、転送ゲート３４ｂ、ＮＭＯＳトランジスタ３３ｂ１
１〜３３ｂｎ２、センスアンプ２５ｂ１〜２５ｂｎにつ
いても同様に行なわれる。
【００８８】さらに、メモリブロック３０２〜３０ｎに
ついても以上に説明したのと同様の動作が行なわれる。
ついても以上に説明したのと同様の動作が行なわれる。
【００８９】したがって、メモリブロック３０１〜３０
ｎの各々に設けられたグローバル入出力線対Ｇ−Ｉ／Ｏ
を通じて入出力バッファ２２からメモリブロック３０１
〜３０ｎの各々に同時にアクセスできる。メモリブロッ
ク３０１〜３０ｎの数が多くなるとこれに伴ってライト
ドライバ２３ａ、２３ｂ、およびグローバル入出力線プ
リチャージ回路２４ａ１、２４ｂ１〜２４ａｎ、２４ｂ
ｎの数も多くなる。したがって、ライトドライバ２３ａ
１、２３ｂ１、グローバル入出力線プリチャージ回路２
４ａ１〜２４ｂｎが動作するときに供給される電流量も
多くなる。
ｎの各々に設けられたグローバル入出力線対Ｇ−Ｉ／Ｏ
を通じて入出力バッファ２２からメモリブロック３０１
〜３０ｎの各々に同時にアクセスできる。メモリブロッ
ク３０１〜３０ｎの数が多くなるとこれに伴ってライト
ドライバ２３ａ、２３ｂ、およびグローバル入出力線プ
リチャージ回路２４ａ１、２４ｂ１〜２４ａｎ、２４ｂ
ｎの数も多くなる。したがって、ライトドライバ２３ａ
１、２３ｂ１、グローバル入出力線プリチャージ回路２
４ａ１〜２４ｂｎが動作するときに供給される電流量も
多くなる。
【００９０】図６は、この発明の実施の形態１における
ＤＲＡＭ１の供給電源系統を示すブロック図である。図
６を参照して、このＤＲＡＭ１では、センスアンプ２５
駆動用の内部電源回路２１とグローバル入出力線プリチ
ャージ回路２４およびライトドライバ２３用の内部電源
回路１２を設けてセンスアンプ２５に供給される内部電
源Ｖｃｃ１と、グローバル入出力線プリチャージ回路２
４およびライトドライバ２３に供給される内部電源Ｖｃ
ｃ２とを切離している。また、アドレスバッファ１７、
／ＲＡＳバッファ１４、／ＣＡＳバッファ１５、／ＷＥ
バッファ１６などを含む周辺回路９０は外部電源電圧Ｅ
ｘｔ．Ｖｃｃにより駆動している。
ＤＲＡＭ１の供給電源系統を示すブロック図である。図
６を参照して、このＤＲＡＭ１では、センスアンプ２５
駆動用の内部電源回路２１とグローバル入出力線プリチ
ャージ回路２４およびライトドライバ２３用の内部電源
回路１２を設けてセンスアンプ２５に供給される内部電
源Ｖｃｃ１と、グローバル入出力線プリチャージ回路２
４およびライトドライバ２３に供給される内部電源Ｖｃ
ｃ２とを切離している。また、アドレスバッファ１７、
／ＲＡＳバッファ１４、／ＣＡＳバッファ１５、／ＷＥ
バッファ１６などを含む周辺回路９０は外部電源電圧Ｅ
ｘｔ．Ｖｃｃにより駆動している。
【００９１】これにより、グローバル入出力線Ｇ−Ｉ／
Ｏの充放電時にグローバル入出力線プリチャージ回路２
４に供給される電源電流およびライトドライバ２３の動
作時にライトドライバ２３に供給される電源電流によっ
て電源供給線にノイズが生じた場合でも、センスアンプ
２５および周辺回路９０への電源供給線へノイズが伝播
することがない。
Ｏの充放電時にグローバル入出力線プリチャージ回路２
４に供給される電源電流およびライトドライバ２３の動
作時にライトドライバ２３に供給される電源電流によっ
て電源供給線にノイズが生じた場合でも、センスアンプ
２５および周辺回路９０への電源供給線へノイズが伝播
することがない。
【００９２】また、グローバル入出力線プリチャージ回
路２４ではＰＭＯＳトランジスタ３５を用いているが、
図７に示すようにＮＭＯＳトランジスタ６１、６２を用
いることもできる。
路２４ではＰＭＯＳトランジスタ３５を用いているが、
図７に示すようにＮＭＯＳトランジスタ６１、６２を用
いることもできる。
【００９３】［実施の形態２］図８は、この発明の実施
の形態２におけるシステムＬＳＩ中のＤＲＡＭ内部の供
給電源系統を示すブロック図である。図８を参照して、
この実施の形態２では、センスアンプ２５、グローバル
入出力線プリチャージ回路２４、および周辺回路９０を
駆動するための電源Ｖｃｃ１を供給する内部電源回路１
１と、ライトドライバ２３を供給するための電源Ｖｃｃ
２を供給するための内部電源回路１２とを設けている。
の形態２におけるシステムＬＳＩ中のＤＲＡＭ内部の供
給電源系統を示すブロック図である。図８を参照して、
この実施の形態２では、センスアンプ２５、グローバル
入出力線プリチャージ回路２４、および周辺回路９０を
駆動するための電源Ｖｃｃ１を供給する内部電源回路１
１と、ライトドライバ２３を供給するための電源Ｖｃｃ
２を供給するための内部電源回路１２とを設けている。
【００９４】これにより、ライトドライバの動作時にラ
イトドライバに供給される電源電流によってライトドラ
イバへの電源供給線にノイズが生じた場合であってもセ
ンスアンプ２５への電源供給線へノイズが伝播すること
がない。
イトドライバに供給される電源電流によってライトドラ
イバへの電源供給線にノイズが生じた場合であってもセ
ンスアンプ２５への電源供給線へノイズが伝播すること
がない。
【００９５】［実施の形態３］図９は、この発明の実施
の形態３におけるシステムＬＳＩ中のＤＲＡＭ内部の供
給電源系統を示すブロック図である。図９を参照して、
この実施の形態３では、センスアンプ２５、周辺回路９
０を駆動するための電源Ｖｃｃ１を供給する内部電源回
路１１と、ライトドライバ２３およびグローバル入出力
線プリチャージ回路２４を駆動するための電源Ｖｃｃ２
を供給する内部電源回路１２とを受けている。
の形態３におけるシステムＬＳＩ中のＤＲＡＭ内部の供
給電源系統を示すブロック図である。図９を参照して、
この実施の形態３では、センスアンプ２５、周辺回路９
０を駆動するための電源Ｖｃｃ１を供給する内部電源回
路１１と、ライトドライバ２３およびグローバル入出力
線プリチャージ回路２４を駆動するための電源Ｖｃｃ２
を供給する内部電源回路１２とを受けている。
【００９６】これにより、ライトドライバ２３の動作時
にライトドライバ２３に供給される電源電流およびグロ
ーバル入出力線プリチャージ回路２４によるグローバル
入出力線Ｇ−Ｉ／Ｏの充放電の際に消費される電流によ
りライトドライバ２３およびグローバル入出力線プリチ
ャージ回路２４への電源供給線にノイズが生じた場合で
あってもセンスアンプ２５および周辺回路９０への電源
供給線へノイズが伝播することがない。
にライトドライバ２３に供給される電源電流およびグロ
ーバル入出力線プリチャージ回路２４によるグローバル
入出力線Ｇ−Ｉ／Ｏの充放電の際に消費される電流によ
りライトドライバ２３およびグローバル入出力線プリチ
ャージ回路２４への電源供給線にノイズが生じた場合で
あってもセンスアンプ２５および周辺回路９０への電源
供給線へノイズが伝播することがない。
【００９７】［実施の形態４］図１０は、この発明の実
施の形態４におけるシステムＬＳＩ中のＤＲＡＭ内部の
供給電源系統を示すブロック図である。
施の形態４におけるシステムＬＳＩ中のＤＲＡＭ内部の
供給電源系統を示すブロック図である。
【００９８】図１０を参照して、この実施の形態４で
は、センスアンプ２５およびグローバル入出力線プリチ
ャージ回路２４を駆動するための電源Ｖｃｃ１を供給す
る内部電源回路１１と、ライトドライバ２３を駆動する
ための電源Ｖｃｃ２を供給する内部電源回路１２と、周
辺回路９０を駆動するための電源Ｖｃｃ３を供給するた
めの内部電源回路６０とを設けている。
は、センスアンプ２５およびグローバル入出力線プリチ
ャージ回路２４を駆動するための電源Ｖｃｃ１を供給す
る内部電源回路１１と、ライトドライバ２３を駆動する
ための電源Ｖｃｃ２を供給する内部電源回路１２と、周
辺回路９０を駆動するための電源Ｖｃｃ３を供給するた
めの内部電源回路６０とを設けている。
【００９９】これにより、ライトドライバ２３の動作時
にライトドライバ２３に供給される電源電流により、ラ
イトドライバ２３への電源供給線にノイズが生じた場合
であってもセンスアンプ２５および周辺回路９０への電
源供給線へノイズが伝播することがない。
にライトドライバ２３に供給される電源電流により、ラ
イトドライバ２３への電源供給線にノイズが生じた場合
であってもセンスアンプ２５および周辺回路９０への電
源供給線へノイズが伝播することがない。
【０１００】また、周辺回路９０用に別個に内部電源回
路６０を設けているため、周辺回路の動作速度を向上さ
せるためなどにより内部電源電圧Ｖｃｃ３をＶｃｃ１、
Ｖｃｃ２と異なる値にすることができる。
路６０を設けているため、周辺回路の動作速度を向上さ
せるためなどにより内部電源電圧Ｖｃｃ３をＶｃｃ１、
Ｖｃｃ２と異なる値にすることができる。
【０１０１】［実施の形態５］図１１は、この発明の実
施の形態５におけるシステムＬＳＩ中のＤＲＡＭ内部の
供給電源系統を示すブロック図である。図１１を参照し
て、この実施の形態５では、センスアンプ２５を駆動す
るための電源Ｖｃｃ１を供給する内部電源回路１１と、
ライトドライバ２３およびグローバル入出力線プリチャ
ージ回路２４を駆動するための電源Ｖｃｃ２を供給する
内部電源回路１２と、周辺回路９０を駆動するための電
源Ｖｃｃ３を供給する内部電源回路６０とを設けてい
る。
施の形態５におけるシステムＬＳＩ中のＤＲＡＭ内部の
供給電源系統を示すブロック図である。図１１を参照し
て、この実施の形態５では、センスアンプ２５を駆動す
るための電源Ｖｃｃ１を供給する内部電源回路１１と、
ライトドライバ２３およびグローバル入出力線プリチャ
ージ回路２４を駆動するための電源Ｖｃｃ２を供給する
内部電源回路１２と、周辺回路９０を駆動するための電
源Ｖｃｃ３を供給する内部電源回路６０とを設けてい
る。
【０１０２】これにより、ライトドライバ２３の動作時
にライトドライバ２３に供給される電源電流により、ラ
イトドライバ２３への電源供給線およびグローバル入出
力線プリチャージ回路２４によるグローバル入出力線対
Ｇ−Ｉ／Ｏの充放電の際に消費される電流により、ライ
トドライバ２３およびグローバル入出力線プリチャージ
回路２４への電源供給線にノイズが生じた場合であって
もセンスアンプ２５および周辺回路９０への電源供給線
へノイズが伝播することがない。
にライトドライバ２３に供給される電源電流により、ラ
イトドライバ２３への電源供給線およびグローバル入出
力線プリチャージ回路２４によるグローバル入出力線対
Ｇ−Ｉ／Ｏの充放電の際に消費される電流により、ライ
トドライバ２３およびグローバル入出力線プリチャージ
回路２４への電源供給線にノイズが生じた場合であって
もセンスアンプ２５および周辺回路９０への電源供給線
へノイズが伝播することがない。
【０１０３】［実施の形態６］実施の形態１から６にお
いては、ＤＲＡＭ内部に内部電源回路を設けて、これに
より発生する内部電源電圧によりセンスアンプ２５、ラ
イトドライバ２３、グローバル入出力線プリチャージ回
路２４、および周辺回路９０を駆動していたが、この実
施の形態６および後述の実施の形態７から９において
は、パッドを設けて、センスアンプ２５、ライトドライ
バ２３、グローバル入出力線プリチャージ回路２４およ
び周辺回路９０を駆動するための電源を外部からパッド
に印加することを特徴とする。
いては、ＤＲＡＭ内部に内部電源回路を設けて、これに
より発生する内部電源電圧によりセンスアンプ２５、ラ
イトドライバ２３、グローバル入出力線プリチャージ回
路２４、および周辺回路９０を駆動していたが、この実
施の形態６および後述の実施の形態７から９において
は、パッドを設けて、センスアンプ２５、ライトドライ
バ２３、グローバル入出力線プリチャージ回路２４およ
び周辺回路９０を駆動するための電源を外部からパッド
に印加することを特徴とする。
【０１０４】図１２は、この発明の実施の形態６におけ
るＤＲＡＭ内部の供給電源系統を示すブロック図であ
る。図１２を参照して、このＤＲＡＭは、センスアンプ
２５およびグローバル入出力線プリチャージ回路２４に
接続されるパッド７１、７４と、ライトドライバ２３に
接続されるパッド７２、７５と、周辺回路９０に接続さ
れるパッド７３、７６とを設けている。パッド７０、７
１、７２には、外部から電源電圧Ｖｃｃが印加され、こ
の電圧により、センスアンプ２５、グローバル入出力線
プリチャージ回路２４、ライトドライバ２３、および周
辺回路９０が駆動する。パッド７３、７４、７５は接地
レベルに接続される。
るＤＲＡＭ内部の供給電源系統を示すブロック図であ
る。図１２を参照して、このＤＲＡＭは、センスアンプ
２５およびグローバル入出力線プリチャージ回路２４に
接続されるパッド７１、７４と、ライトドライバ２３に
接続されるパッド７２、７５と、周辺回路９０に接続さ
れるパッド７３、７６とを設けている。パッド７０、７
１、７２には、外部から電源電圧Ｖｃｃが印加され、こ
の電圧により、センスアンプ２５、グローバル入出力線
プリチャージ回路２４、ライトドライバ２３、および周
辺回路９０が駆動する。パッド７３、７４、７５は接地
レベルに接続される。
【０１０５】これによって、センスアンプ２５およびグ
ローバル入出力線プリチャージ回路２４を駆動するため
の電源供給線と、周辺回路を駆動するための電源供給線
とがＤＲＡＭ内部でそれぞれ別系統となる。したがっ
て、ライトドライバ２３の動作時にライトドライバ２３
に供給される電源電圧により、ライトドライバ２３への
電源供給線にノイズが生じた場合であっても、センスア
ンプ２５および周辺回路９０への電源供給線へノイズが
伝播することがない。
ローバル入出力線プリチャージ回路２４を駆動するため
の電源供給線と、周辺回路を駆動するための電源供給線
とがＤＲＡＭ内部でそれぞれ別系統となる。したがっ
て、ライトドライバ２３の動作時にライトドライバ２３
に供給される電源電圧により、ライトドライバ２３への
電源供給線にノイズが生じた場合であっても、センスア
ンプ２５および周辺回路９０への電源供給線へノイズが
伝播することがない。
【０１０６】［実施の形態７］図１３は、この発明の実
施の形態７におけるＤＲＡＭ内部の供給電源系統を示す
ブロック図である。図１３を参照して、このＤＲＡＭ
は、図１２に示されたパッド７４、７５、７６を１つの
パッド７７にしたものである。
施の形態７におけるＤＲＡＭ内部の供給電源系統を示す
ブロック図である。図１３を参照して、このＤＲＡＭ
は、図１２に示されたパッド７４、７５、７６を１つの
パッド７７にしたものである。
【０１０７】パッド７４、７５、７６は接地レベルに接
続されているため、これらを１つのパッドとして接地レ
ベルに接続した場合であっても実施の形態６におけるの
と同様の効果が得られる。しかも、パッドの数を少なく
することができる。
続されているため、これらを１つのパッドとして接地レ
ベルに接続した場合であっても実施の形態６におけるの
と同様の効果が得られる。しかも、パッドの数を少なく
することができる。
【０１０８】［実施の形態８］図１４は、この発明の実
施の形態８におけるＤＲＡＭ内部の供給電源系統を示す
ブロック図である。図１４を参照して、このＤＲＡＭ
は、センスアンプ２５に接続されるパッド７８、８０
と、ライトドライバ２３およびグローバル入出力線プリ
チャージ回路２４に接続されるパッド７９、８１と、周
辺回路９０に接続されるパッド７３、７６とを設けてい
る。
施の形態８におけるＤＲＡＭ内部の供給電源系統を示す
ブロック図である。図１４を参照して、このＤＲＡＭ
は、センスアンプ２５に接続されるパッド７８、８０
と、ライトドライバ２３およびグローバル入出力線プリ
チャージ回路２４に接続されるパッド７９、８１と、周
辺回路９０に接続されるパッド７３、７６とを設けてい
る。
【０１０９】パッド７８、７９、７３には、外部から電
源電圧Ｖｃｃが印加され、この電圧により、センスアン
プ２５、グローバル入出力線プリチャージ回路２４、ラ
イトドライバ２３、および周辺回路９０が駆動する。パ
ッド８０、８１、７６は接地レベルに接続される。
源電圧Ｖｃｃが印加され、この電圧により、センスアン
プ２５、グローバル入出力線プリチャージ回路２４、ラ
イトドライバ２３、および周辺回路９０が駆動する。パ
ッド８０、８１、７６は接地レベルに接続される。
【０１１０】これによって、センスアンプ２５を駆動す
るための電源供給線と、ライトドライバ２３およびグロ
ーバル入出力線プリチャージ回路２４を駆動するための
電源供給線と、周辺回路９０を駆動するための電源供給
線とがＤＲＡＭ内部でそれぞれ別系統となる。したがっ
て、ライトドライバ２３の動作時にライトドライバ２３
に供給される電源電圧およびグローバル入出力線プリチ
ャージ回路２４によるグローバル入出力線対の充放電の
際に消費される電流により、ライトドライバ２３および
グローバル入出力線プリチャージ回路２４への電源供給
線にノイズが生じた場合であっても、センスアンプ２５
および周辺回路９０への電源供給線へノイズが伝播する
ことがない。
るための電源供給線と、ライトドライバ２３およびグロ
ーバル入出力線プリチャージ回路２４を駆動するための
電源供給線と、周辺回路９０を駆動するための電源供給
線とがＤＲＡＭ内部でそれぞれ別系統となる。したがっ
て、ライトドライバ２３の動作時にライトドライバ２３
に供給される電源電圧およびグローバル入出力線プリチ
ャージ回路２４によるグローバル入出力線対の充放電の
際に消費される電流により、ライトドライバ２３および
グローバル入出力線プリチャージ回路２４への電源供給
線にノイズが生じた場合であっても、センスアンプ２５
および周辺回路９０への電源供給線へノイズが伝播する
ことがない。
【０１１１】［実施の形態９］図１５は、この発明の実
施の形態９におけるＤＲＡＭ内部の供給電源系統を示す
ブロック図である。図１５を参照して、このＤＲＡＭ
は、図１４に示されたパッド８０、８１、７６を１つの
パッド８２にしたものである。
施の形態９におけるＤＲＡＭ内部の供給電源系統を示す
ブロック図である。図１５を参照して、このＤＲＡＭ
は、図１４に示されたパッド８０、８１、７６を１つの
パッド８２にしたものである。
【０１１２】パッド８０、８１、７６は接地レベルに接
続されているため、これらを１つのパッド８２として接
地レベルに接続した場合であっても実施の形態６におけ
るのと同様の効果が得られる。しかも、パッドの数を少
なくすることができる。
続されているため、これらを１つのパッド８２として接
地レベルに接続した場合であっても実施の形態６におけ
るのと同様の効果が得られる。しかも、パッドの数を少
なくすることができる。
【０１１３】［実施の形態１０］図１６は、この発明の
実施の形態１０によるシステムＬＳＩ中のメモリセルア
レイ１３、アンプ２１、ライトドライバ２３、Ｉ／Ｏ線
プリチャージ回路１２４、およびセンスアンプ２５の構
成について示すブロック図である。図１６を参照して、
この実施の形態１０では、上記実施の形態１から９に示
されたグローバル入出力線対Ｇ−Ｉ／Ｏおよびローカル
入出力線対Ｌ−Ｉ／Ｏに代えて入出力線対Ｉ／Ｏを備え
る。メモリブロック３０１は、入出力線対Ｉ／Ｏ−ａお
よびＩ／Ｏ−ｂとサブブロック３１１とを含む。入出力
線対Ｉ／Ｏ−ａは、入出力ブロック４０ａ１およびＩ／
Ｏ線プリチャージ回路１２４ａ１に接続され、かつメモ
リブロック３０１内でＮＭＯＳトランジスタ３３ａ１
１、３３ａ１２〜３３ａｎ１、３３ａｎ２に接続され
る。入出力線対Ｉ／Ｏ−ｂは、入出力ブロック４０ｂ１
およびＩ／Ｏ線プリチャージ回路１２４ｂ１に接続さ
れ、かつメモリブロック３０１内でＮＭＯＳトランジス
タ３３ｂ１１、３３ｂ１２〜３３ｂｎ１、３３ｂｎ２に
接続される。
実施の形態１０によるシステムＬＳＩ中のメモリセルア
レイ１３、アンプ２１、ライトドライバ２３、Ｉ／Ｏ線
プリチャージ回路１２４、およびセンスアンプ２５の構
成について示すブロック図である。図１６を参照して、
この実施の形態１０では、上記実施の形態１から９に示
されたグローバル入出力線対Ｇ−Ｉ／Ｏおよびローカル
入出力線対Ｌ−Ｉ／Ｏに代えて入出力線対Ｉ／Ｏを備え
る。メモリブロック３０１は、入出力線対Ｉ／Ｏ−ａお
よびＩ／Ｏ−ｂとサブブロック３１１とを含む。入出力
線対Ｉ／Ｏ−ａは、入出力ブロック４０ａ１およびＩ／
Ｏ線プリチャージ回路１２４ａ１に接続され、かつメモ
リブロック３０１内でＮＭＯＳトランジスタ３３ａ１
１、３３ａ１２〜３３ａｎ１、３３ａｎ２に接続され
る。入出力線対Ｉ／Ｏ−ｂは、入出力ブロック４０ｂ１
およびＩ／Ｏ線プリチャージ回路１２４ｂ１に接続さ
れ、かつメモリブロック３０１内でＮＭＯＳトランジス
タ３３ｂ１１、３３ｂ１２〜３３ｂｎ１、３３ｂｎ２に
接続される。
【０１１４】Ｉ／Ｏ線プリチャージ回路１２４ａ１は、
ＰＭＯＳトランジスタ３５ａ１と３５ａ２とを含む。Ｐ
ＭＯＳトランジスタ３５ａ１および３５ａ２は、入出力
線プリチャージ信号／ＰＲによってオン／オフする。
ＰＭＯＳトランジスタ３５ａ１と３５ａ２とを含む。Ｐ
ＭＯＳトランジスタ３５ａ１および３５ａ２は、入出力
線プリチャージ信号／ＰＲによってオン／オフする。
【０１１５】Ｉ／Ｏ線プリチャージ回路１２４ｂ１は、
ＰＭＯＳトランジスタ３５ｂ１と３５ｂ２とを含む。Ｐ
ＭＯＳトランジスタ３５ｂ１および３５ｂ２は、入出力
線プリチャージ信号／ＰＲによってオン／オフする。
ＰＭＯＳトランジスタ３５ｂ１と３５ｂ２とを含む。Ｐ
ＭＯＳトランジスタ３５ｂ１および３５ｂ２は、入出力
線プリチャージ信号／ＰＲによってオン／オフする。
【０１１６】上記入出力線プリチャージ回路１２４ａ１
および１２４ｂ１と同様のＩ／Ｏ線プリチャージ回路１
２４ａ２、１２４ｂ２〜１２４ａｎ、１２４ｂｎがメモ
リブロック３０２〜３０ｎに対しても設けられる。次
に、以上のように構成されたシステムＬＳＩの動作につ
いて説明する。
および１２４ｂ１と同様のＩ／Ｏ線プリチャージ回路１
２４ａ２、１２４ｂ２〜１２４ａｎ、１２４ｂｎがメモ
リブロック３０２〜３０ｎに対しても設けられる。次
に、以上のように構成されたシステムＬＳＩの動作につ
いて説明する。
【０１１７】ＤＲＡＭ１中のメモリセル３２へのデータ
の書込／読出が行なわれないスタンバイ状態では、入出
力線プリチャージ信号／ＰＲはＬレベルとなり、入出力
線プリチャージ回路１２４ａ１のＰＭＯＳトランジスタ
３５ａ１、３５ａ２はオンとなる。この結果、入出力線
対Ｉ／Ｏ−ａはＶｃｃ２レベルにプリチャージされる。
以下、メモリセルからのデータ読出動作について説明す
る。
の書込／読出が行なわれないスタンバイ状態では、入出
力線プリチャージ信号／ＰＲはＬレベルとなり、入出力
線プリチャージ回路１２４ａ１のＰＭＯＳトランジスタ
３５ａ１、３５ａ２はオンとなる。この結果、入出力線
対Ｉ／Ｏ−ａはＶｃｃ２レベルにプリチャージされる。
以下、メモリセルからのデータ読出動作について説明す
る。
【０１１８】入出力線プリチャージ信号／ＰＲがＨレベ
ルに立上がと、これによりＰＭＯＳトランジスタ３５ａ
１、２５ａ２がオフになるため、入出力線プリチャージ
回路１２４ａ１と入出力線対Ｉ／Ｏ−ａとが切離され
る。
ルに立上がと、これによりＰＭＯＳトランジスタ３５ａ
１、２５ａ２がオフになるため、入出力線プリチャージ
回路１２４ａ１と入出力線対Ｉ／Ｏ−ａとが切離され
る。
【０１１９】センスアンプ２５ａ１により増幅されたビ
ット線対ＢＬ、／ＢＬ間の電位差Ｖｃｃ１が入出力線対
Ｉ／Ｏ−ａに転送され、アンプ２１ａにより増幅されて
入出力バッファ２２へ送られる。
ット線対ＢＬ、／ＢＬ間の電位差Ｖｃｃ１が入出力線対
Ｉ／Ｏ−ａに転送され、アンプ２１ａにより増幅されて
入出力バッファ２２へ送られる。
【０１２０】次にメモリセルにデータを書込む場合につ
いて説明する。入出力線プリチャージ信号／ＰＲがＨレ
ベルとなり、ライトドライバ２３ａからのデータ信号が
入出力線対Ｉ／Ｏ−ａを通じてセンスアンプ２５ａ１ま
で転送され、メモリセル３２へデータが書込まれる。
いて説明する。入出力線プリチャージ信号／ＰＲがＨレ
ベルとなり、ライトドライバ２３ａからのデータ信号が
入出力線対Ｉ／Ｏ−ａを通じてセンスアンプ２５ａ１ま
で転送され、メモリセル３２へデータが書込まれる。
【０１２１】以上のような読出／書込動作は、入出力線
対Ｉ／Ｏ−ｂおよびこれらに接続された入出力ブロック
４０ｂ１、入出力線プリチャージ回路１２４ｂ１、ＮＭ
ＯＳトランジスタ３３ｂ１１〜３３ｂｎ２、センスアン
プ２５ｂ１〜２５ｂｎについても同様に行なわれる。
対Ｉ／Ｏ−ｂおよびこれらに接続された入出力ブロック
４０ｂ１、入出力線プリチャージ回路１２４ｂ１、ＮＭ
ＯＳトランジスタ３３ｂ１１〜３３ｂｎ２、センスアン
プ２５ｂ１〜２５ｂｎについても同様に行なわれる。
【０１２２】さらに、メモリブロック３０２〜３０ｎに
ついても以上に説明したのと同様の動作が行なわれる。
ついても以上に説明したのと同様の動作が行なわれる。
【０１２３】したがって、メモリブロック３０１〜３０
ｎの各々に設けられた入出力線対Ｉ／Ｏを通じて入出力
バッファ２２からメモリブロック３０１〜３０ｎの各々
に同時にアクセスできる。メモリブロック３０１〜３０
ｎの数が多くなるとこれに伴ってライトドライバ２３
ａ、２３ｂ、および入出力線プリチャージ回路１２４ａ
１、１２４ｂ１〜１２４ａｎ、１２４ｂｎの数も多くな
る。したがって、ライトドライバ２３ａ１、２３ｂ１、
入出力線プリチャージ回路１２４ａ１〜１２４ｂｎが動
作するときに供給される電流量も多くなる。
ｎの各々に設けられた入出力線対Ｉ／Ｏを通じて入出力
バッファ２２からメモリブロック３０１〜３０ｎの各々
に同時にアクセスできる。メモリブロック３０１〜３０
ｎの数が多くなるとこれに伴ってライトドライバ２３
ａ、２３ｂ、および入出力線プリチャージ回路１２４ａ
１、１２４ｂ１〜１２４ａｎ、１２４ｂｎの数も多くな
る。したがって、ライトドライバ２３ａ１、２３ｂ１、
入出力線プリチャージ回路１２４ａ１〜１２４ｂｎが動
作するときに供給される電流量も多くなる。
【０１２４】図１７は、この発明の実施の形態１０にお
けるＤＲＡＭ１の供給電源系統を示すブロック図であ
る。図１７を参照して、このＤＲＡＭ１では、センスア
ンプ２５駆動用の内部電源回路２１と入出力線プリチャ
ージ回路１２４およびライトドライバ２３用の内部電源
回路１２を設けてセンスアンプ２５に供給される内部電
源Ｖｃｃ１と、入出力線プリチャージ回路１２４および
ライトドライバ２３に供給される内部電源Ｖｃｃ２とを
切離している。また、アドレスバッファ１７、／ＲＡＳ
バッファ１４、／ＣＡＳバッファ１５、／ＷＥバッファ
１６などを含む周辺回路９０は外部電源電圧Ｅｘｔ．Ｖ
ｃｃにより駆動している。
けるＤＲＡＭ１の供給電源系統を示すブロック図であ
る。図１７を参照して、このＤＲＡＭ１では、センスア
ンプ２５駆動用の内部電源回路２１と入出力線プリチャ
ージ回路１２４およびライトドライバ２３用の内部電源
回路１２を設けてセンスアンプ２５に供給される内部電
源Ｖｃｃ１と、入出力線プリチャージ回路１２４および
ライトドライバ２３に供給される内部電源Ｖｃｃ２とを
切離している。また、アドレスバッファ１７、／ＲＡＳ
バッファ１４、／ＣＡＳバッファ１５、／ＷＥバッファ
１６などを含む周辺回路９０は外部電源電圧Ｅｘｔ．Ｖ
ｃｃにより駆動している。
【０１２５】これにより、入出力線Ｉ／Ｏの充放電時に
入出力線プリチャージ回路１２４に供給される電源電流
およびライトドライバ２３の動作時にライトドライバ２
３に供給される電源電流によって電源供給線にノイズが
生じた場合でも、センスアンプ２５および周辺回路９０
への電源供給線へノイズが伝播することがない。
入出力線プリチャージ回路１２４に供給される電源電流
およびライトドライバ２３の動作時にライトドライバ２
３に供給される電源電流によって電源供給線にノイズが
生じた場合でも、センスアンプ２５および周辺回路９０
への電源供給線へノイズが伝播することがない。
【０１２６】なお、図８から１１においてＧ−Ｉ／Ｏ線
プリチャージ回路２４をＩ／Ｏ線プリチャージ回路１２
４に置換えて考えることにより、ＤＲＡＭ１の供給電源
系統を上記実施の形態２から実施の形態５におけるのと
同様にすることができ、これにより実施の形態２から実
施の形態５におけるのと同様の効果が得られる。
プリチャージ回路２４をＩ／Ｏ線プリチャージ回路１２
４に置換えて考えることにより、ＤＲＡＭ１の供給電源
系統を上記実施の形態２から実施の形態５におけるのと
同様にすることができ、これにより実施の形態２から実
施の形態５におけるのと同様の効果が得られる。
【０１２７】［実施の形態１１］図１８は、この発明の
実施の形態１１におけるＤＲＡＭ内部の供給電源系統を
示すブロック図である。図１８は、図１４に示されたＧ
−Ｉ／Ｏ線プリチャージ回路２４をＩ／Ｏ線プリチャー
ジ回路１２４に代えたものである。
実施の形態１１におけるＤＲＡＭ内部の供給電源系統を
示すブロック図である。図１８は、図１４に示されたＧ
−Ｉ／Ｏ線プリチャージ回路２４をＩ／Ｏ線プリチャー
ジ回路１２４に代えたものである。
【０１２８】これによって、センスアンプ２５を駆動す
るための電源供給線と、ライトドライバ２３および入出
力線プリチャージ回路１２４を駆動するための電源供給
線と、周辺回路９０を駆動するための電源供給線とがＤ
ＲＡＭ内部でそれぞれ別系統となる。したがって、ライ
トドライバ２３の動作時にライトドライバ２３に供給さ
れる電源電圧および入出力線プリチャージ回路１２４に
よる入出力線対の充放電の際に消費される電流により、
ライトドライバ２３および入出力線プリチャージ回路１
２４への電源供給線にノイズが生じた場合であっても、
センスアンプ２５および周辺回路９０への電源供給線へ
ノイズが伝播することがない。
るための電源供給線と、ライトドライバ２３および入出
力線プリチャージ回路１２４を駆動するための電源供給
線と、周辺回路９０を駆動するための電源供給線とがＤ
ＲＡＭ内部でそれぞれ別系統となる。したがって、ライ
トドライバ２３の動作時にライトドライバ２３に供給さ
れる電源電圧および入出力線プリチャージ回路１２４に
よる入出力線対の充放電の際に消費される電流により、
ライトドライバ２３および入出力線プリチャージ回路１
２４への電源供給線にノイズが生じた場合であっても、
センスアンプ２５および周辺回路９０への電源供給線へ
ノイズが伝播することがない。
【０１２９】なお、図１２、１３、１５においてＧ−Ｉ
／Ｏ線プリチャージ回路２４をＩ／Ｏ線プリチャージ回
路１２４に置換えて考えることにより、ＤＲＡＭ１の供
給電源系統を上記実施の形態６、７、９におけるのと同
様にすることができ、これにより実施の形態６、７、９
におけるのと同様の効果が得られる。
／Ｏ線プリチャージ回路２４をＩ／Ｏ線プリチャージ回
路１２４に置換えて考えることにより、ＤＲＡＭ１の供
給電源系統を上記実施の形態６、７、９におけるのと同
様にすることができ、これにより実施の形態６、７、９
におけるのと同様の効果が得られる。
【０１３０】［実施の形態１２］図１９は、この発明の
実施の形態１２によるシステムＬＳＩの全体構成を示す
ブロック図である。図１９を参照して、このシステムＬ
ＳＩは、シンクロナスＤＲＡＭ１と、論理回路２とを備
える。シンクロナスＤＲＡＭ１と論理回路２とは同一チ
ップＣＨ上に設けられており、これらの間で入出力デー
タＤＱが相互に転送される。
実施の形態１２によるシステムＬＳＩの全体構成を示す
ブロック図である。図１９を参照して、このシステムＬ
ＳＩは、シンクロナスＤＲＡＭ１と、論理回路２とを備
える。シンクロナスＤＲＡＭ１と論理回路２とは同一チ
ップＣＨ上に設けられており、これらの間で入出力デー
タＤＱが相互に転送される。
【０１３１】シンクロナスＤＲＡＭ１は、図１に示され
た／ＲＡＳバッファ１４、／ＣＡＳバッファ１５、およ
び／ＷＥバッファ１６に代えてコントロール信号バッフ
ァ１３２を備え、さらにクロックバッファ１３１を備え
る。クロックバッファ１３１は、外部電源電圧Ｅｘｔ．
Ｖｃｃを受けて動作し、論理回路２からのクロック信号
ＣＬＫに応答して内部クロック信号ｉｎｔ．ＣＬＫを発
生する。コントロール信号バッファ１３２は、外部電源
電圧Ｅｘｔ．Ｖｃｃを受けて動作し、論理回路２からの
コントロール信号ＣＴＬに基づき、内部クロック信号ｉ
ｎｔ．ＣＬＫに同期した内部コントロール信号ｉｎｔ．
ＣＴＬを発生する。アドレスバッファ１７は、外部電源
電圧Ｅｘｔ．Ｖｃｃを受けて動作し、内部コントロール
信号ｉｎｔ．ＣＴＬに応答して、外部アドレス信号ＥＡ
Ｄを行アドレス信号ＲＡＤとして行デコーダ１８に供給
したり外部アドレス信号ＥＡＤを列アドレス信号ＣＡＤ
として列デコーダ２０に供給したりする。ライトドライ
バ２３は、内部電源電圧Ｖｃｃ２を受けて動作し、内部
コントロール信号ｉｎｔ．ＣＴＬに応答して、入出力バ
ッファ２２からのデータ信号をメモリセルに書込む。
た／ＲＡＳバッファ１４、／ＣＡＳバッファ１５、およ
び／ＷＥバッファ１６に代えてコントロール信号バッフ
ァ１３２を備え、さらにクロックバッファ１３１を備え
る。クロックバッファ１３１は、外部電源電圧Ｅｘｔ．
Ｖｃｃを受けて動作し、論理回路２からのクロック信号
ＣＬＫに応答して内部クロック信号ｉｎｔ．ＣＬＫを発
生する。コントロール信号バッファ１３２は、外部電源
電圧Ｅｘｔ．Ｖｃｃを受けて動作し、論理回路２からの
コントロール信号ＣＴＬに基づき、内部クロック信号ｉ
ｎｔ．ＣＬＫに同期した内部コントロール信号ｉｎｔ．
ＣＴＬを発生する。アドレスバッファ１７は、外部電源
電圧Ｅｘｔ．Ｖｃｃを受けて動作し、内部コントロール
信号ｉｎｔ．ＣＴＬに応答して、外部アドレス信号ＥＡ
Ｄを行アドレス信号ＲＡＤとして行デコーダ１８に供給
したり外部アドレス信号ＥＡＤを列アドレス信号ＣＡＤ
として列デコーダ２０に供給したりする。ライトドライ
バ２３は、内部電源電圧Ｖｃｃ２を受けて動作し、内部
コントロール信号ｉｎｔ．ＣＴＬに応答して、入出力バ
ッファ２２からのデータ信号をメモリセルに書込む。
【０１３２】次に、以上のように構成されたシステムＬ
ＳＩの動作について説明する。クロックバッファ１３１
からの内部クロック信号ｉｎｔ．ＣＬＫのクロックに同
期して、行アドレスをストローブするための内部コント
ロール信号ｉｎｔ．ＣＴＬがコントロール信号バッファ
１３２において生成される。この内部コントロール信号
ｉｎｔ．ＣＴＬによって行アドレスが取込まれ、対応す
るワード線が選択される。次の内部クロック信号ｉｎ
ｔ．ＣＬＫのクロックに同期して、列アドレスをストロ
ーブするための内部コントロール信号ｉｎｔ．ＣＴＬが
コントロール信号バッファ１３２において生成される。
この内部コントロール信号ｉｎｔ．ＣＴＬによって列ア
ドレスが取込まれ、メモリセルのデータが列デコーダ２
０によって入出力線に読出される。このデータは、内部
クロック信号ｉｎｔ．ＣＬＫに同期して出力される。
ＳＩの動作について説明する。クロックバッファ１３１
からの内部クロック信号ｉｎｔ．ＣＬＫのクロックに同
期して、行アドレスをストローブするための内部コント
ロール信号ｉｎｔ．ＣＴＬがコントロール信号バッファ
１３２において生成される。この内部コントロール信号
ｉｎｔ．ＣＴＬによって行アドレスが取込まれ、対応す
るワード線が選択される。次の内部クロック信号ｉｎ
ｔ．ＣＬＫのクロックに同期して、列アドレスをストロ
ーブするための内部コントロール信号ｉｎｔ．ＣＴＬが
コントロール信号バッファ１３２において生成される。
この内部コントロール信号ｉｎｔ．ＣＴＬによって列ア
ドレスが取込まれ、メモリセルのデータが列デコーダ２
０によって入出力線に読出される。このデータは、内部
クロック信号ｉｎｔ．ＣＬＫに同期して出力される。
【０１３３】このＤＲＡＭ１では、センスアンプ２５駆
動用の内部電源回路２１とグローバル入出力線プリチャ
ージ回路２４およびライトドライバ２３用の内部電源回
路１２を設けてセンスアンプ２５に供給される内部電源
Ｖｃｃ１と、グローバル入出力線プリチャージ回路２４
およびライトドライバ２３に供給される内部電源Ｖｃｃ
２とを切離している。また、アドレスバッファ１７、ク
ロックバッファ１３１、コントロール信号バッファ１３
２などを含む周辺回路は外部電源電圧Ｅｘｔ．Ｖｃｃに
より駆動している。
動用の内部電源回路２１とグローバル入出力線プリチャ
ージ回路２４およびライトドライバ２３用の内部電源回
路１２を設けてセンスアンプ２５に供給される内部電源
Ｖｃｃ１と、グローバル入出力線プリチャージ回路２４
およびライトドライバ２３に供給される内部電源Ｖｃｃ
２とを切離している。また、アドレスバッファ１７、ク
ロックバッファ１３１、コントロール信号バッファ１３
２などを含む周辺回路は外部電源電圧Ｅｘｔ．Ｖｃｃに
より駆動している。
【０１３４】これにより、グローバル入出力線Ｇ−Ｉ／
Ｏの充放電時にグローバル入出力線プリチャージ回路２
４に供給される電源電流およびライトドライバ２３の動
作時にライトドライバ２３に供給される電源電流によっ
て電源供給線にノイズが生じた場合でも、センスアンプ
２５および周辺回路への電源供給線へノイズが伝播する
ことがない。
Ｏの充放電時にグローバル入出力線プリチャージ回路２
４に供給される電源電流およびライトドライバ２３の動
作時にライトドライバ２３に供給される電源電流によっ
て電源供給線にノイズが生じた場合でも、センスアンプ
２５および周辺回路への電源供給線へノイズが伝播する
ことがない。
【０１３５】［実施の形態１３］実施の形態１〜１２に
おいては、内部バス幅の拡大に伴ってライトドライバや
グローバル入出力線プリチャージ回路における消費電流
の増大によって増大するノイズの悪影響が、センスアン
プや周辺回路など他の回路へ波及することの防止が主な
目的であった。
おいては、内部バス幅の拡大に伴ってライトドライバや
グローバル入出力線プリチャージ回路における消費電流
の増大によって増大するノイズの悪影響が、センスアン
プや周辺回路など他の回路へ波及することの防止が主な
目的であった。
【０１３６】実施の形態１３においては、メモリセルア
レイ電源すなわちセンスアンプ電源の電圧レベルを下げ
るために必要な問題点の解決を考える。
レイ電源すなわちセンスアンプ電源の電圧レベルを下げ
るために必要な問題点の解決を考える。
【０１３７】図２０は、ライトドライバ２３の構成を示
す図である。実施の形態１３においては、ライトドライ
バ２３に供給される電源の電圧レベルを、センスアンプ
電源の電圧レベルと同一とする。
す図である。実施の形態１３においては、ライトドライ
バ２３に供給される電源の電圧レベルを、センスアンプ
電源の電圧レベルと同一とする。
【０１３８】すなわち、図２０におけるライトドライバ
の駆動電源Ｖｃｃ−ＷＤの電圧レベルを、実施の形態１
〜１２における内部電源回路の供給電圧Ｖｃｃ１と同レ
ベルとする。これにより、グローバル入出力線対Ｇ−Ｉ
／Ｏ，／Ｇ−Ｉ／Ｏの振幅レベルを低減することがで
き、イコライズ動作の所要時間短縮による動作の高速化
および消費電流の低減を実現することができる。
の駆動電源Ｖｃｃ−ＷＤの電圧レベルを、実施の形態１
〜１２における内部電源回路の供給電圧Ｖｃｃ１と同レ
ベルとする。これにより、グローバル入出力線対Ｇ−Ｉ
／Ｏ，／Ｇ−Ｉ／Ｏの振幅レベルを低減することがで
き、イコライズ動作の所要時間短縮による動作の高速化
および消費電流の低減を実現することができる。
【０１３９】これらの効果は、内部バス幅を広くとり一
度に大量のデータの授受を行なう混載ＤＲＡＭにおいて
特に顕著である。
度に大量のデータの授受を行なう混載ＤＲＡＭにおいて
特に顕著である。
【０１４０】さらにライトドライバ２３の駆動電源の電
圧レベルをセンスアンプ電源の駆動電源電圧レベルと同
一とすることにより、センスアンプ電源の電圧レベルを
周辺回路の駆動電源の電圧レベルより下げた場合におい
ても、階層Ｉ／Ｏ線構造を採用することが可能となる。
以下にその理由を詳細に説明する。
圧レベルをセンスアンプ電源の駆動電源電圧レベルと同
一とすることにより、センスアンプ電源の電圧レベルを
周辺回路の駆動電源の電圧レベルより下げた場合におい
ても、階層Ｉ／Ｏ線構造を採用することが可能となる。
以下にその理由を詳細に説明する。
【０１４１】図２１は、センスアンプ電源の電圧レベル
を下げた場合に、階層Ｉ／Ｏ線構造においてローカル入
出力線Ｌ−Ｉ／Ｏとグローバル入出力線Ｇ−Ｉ／Ｏとを
接続するための転送ゲート３４の構成を示す回路図であ
る。
を下げた場合に、階層Ｉ／Ｏ線構造においてローカル入
出力線Ｌ−Ｉ／Ｏとグローバル入出力線Ｇ−Ｉ／Ｏとを
接続するための転送ゲート３４の構成を示す回路図であ
る。
【０１４２】図２１を参照して、転送ゲート３４は、Ｐ
型トランジスタ１１３とＮ型トランジスタ１１４とを含
む。Ｎ型トランジスタ１１４およびＰ型トランジスタ１
１３は、サブブロック選択信号ＳＢ信号およびその反転
信号をゲートに受ける。
型トランジスタ１１３とＮ型トランジスタ１１４とを含
む。Ｎ型トランジスタ１１４およびＰ型トランジスタ１
１３は、サブブロック選択信号ＳＢ信号およびその反転
信号をゲートに受ける。
【０１４３】図２０においては、図３１に示される転送
ゲートがＮ型トランジスタのみで構成されていたのに対
して、Ｐ型トランジスタとＮ型トランジスタの対によっ
て構成される。これは、センスアンプ電源の電圧レベル
の低下に伴って、対応する“Ｈ”レベルデータに対応す
る電圧レベルも低くなるため、“Ｈ”レベルデータの書
込むときに、Ｎ型トランジスタだけで構成された転送ゲ
ートでは、トランジスタのしきい値電圧落ちの影響によ
って“Ｈ”レベルデータに対応する十分な電圧レベルが
得られないためである。
ゲートがＮ型トランジスタのみで構成されていたのに対
して、Ｐ型トランジスタとＮ型トランジスタの対によっ
て構成される。これは、センスアンプ電源の電圧レベル
の低下に伴って、対応する“Ｈ”レベルデータに対応す
る電圧レベルも低くなるため、“Ｈ”レベルデータの書
込むときに、Ｎ型トランジスタだけで構成された転送ゲ
ートでは、トランジスタのしきい値電圧落ちの影響によ
って“Ｈ”レベルデータに対応する十分な電圧レベルが
得られないためである。
【０１４４】そこで、Ｐ型トランジスタ１１３を転送ゲ
ート３４に使用するが、ライトドライバの駆動電源の電
圧レベルを、従来のようにセンスアンプ電源の電圧より
も高い周辺回路の駆動電源の電圧レベルとした場合に問
題が生じる。
ート３４に使用するが、ライトドライバの駆動電源の電
圧レベルを、従来のようにセンスアンプ電源の電圧より
も高い周辺回路の駆動電源の電圧レベルとした場合に問
題が生じる。
【０１４５】図２２は、転送ゲート３４に含まれるＰ型
トランジスタ１１３における問題点を説明するための概
念図である。図２２には、グローバル入出力線Ｇ−Ｉ／
Ｏとローカル入出力線Ｌ−Ｉ／Ｏとの間に接続されたＰ
型トランジスタ１１３の構成が示される。
トランジスタ１１３における問題点を説明するための概
念図である。図２２には、グローバル入出力線Ｇ−Ｉ／
Ｏとローカル入出力線Ｌ−Ｉ／Ｏとの間に接続されたＰ
型トランジスタ１１３の構成が示される。
【０１４６】図２２を参照して、Ｐ型トランジスタ１１
３は、ローカル入出力線Ｌ−Ｉ／Ｏと接続されたソース
・ドレインの一方１３４と、グローバル入出力線Ｇ−Ｉ
／Ｏと接続されたソース・ドレインの他方１３５とを備
える。Ｐ型トランジスタ１１３が“Ｈ”レベルのデータ
を伝達するときに、ドレインおよびソースに接続される
ローカル入出力線Ｌ−Ｉ／Ｏとグローバル入出力線Ｇ−
Ｉ／Ｏとに異なった電圧レベルが印加されることとな
る。この転送ゲートは各サブブロックごとに設けられる
ものであるため、メモリマット内のセンスアンプ帯もし
くはサブワードドライバ帯といったサブブロックに隣接
した領域に設けられることがレイアウト上望ましい。こ
のため、ボディコンタクト１３６を介してボディ領域１
３２を形成するＮウェルに印加される電圧はセンスアン
プ電源の電圧レベルＶｃｃ１となる。
３は、ローカル入出力線Ｌ−Ｉ／Ｏと接続されたソース
・ドレインの一方１３４と、グローバル入出力線Ｇ−Ｉ
／Ｏと接続されたソース・ドレインの他方１３５とを備
える。Ｐ型トランジスタ１１３が“Ｈ”レベルのデータ
を伝達するときに、ドレインおよびソースに接続される
ローカル入出力線Ｌ−Ｉ／Ｏとグローバル入出力線Ｇ−
Ｉ／Ｏとに異なった電圧レベルが印加されることとな
る。この転送ゲートは各サブブロックごとに設けられる
ものであるため、メモリマット内のセンスアンプ帯もし
くはサブワードドライバ帯といったサブブロックに隣接
した領域に設けられることがレイアウト上望ましい。こ
のため、ボディコンタクト１３６を介してボディ領域１
３２を形成するＮウェルに印加される電圧はセンスアン
プ電源の電圧レベルＶｃｃ１となる。
【０１４７】ところが、グローバル入出力線Ｇ−Ｉ／Ｏ
を介してライトドライバ２３による書込動作によって、
このＰ型トランジスタ１１３のＰ＋型であるソース・ド
レイン領域にボディ領域を形成するＮ型ウェルの電圧レ
ベルより高い周辺回路用の電源電圧が印加されると、ソ
ース・ドレイン１３５とボディ１３２との間にＰＮ順接
合が形成され、電流が流れてしまう。この電流は、無駄
な電流消費を引き起こすだけでなく、電流量が増大した
場合には、寄生トランジスタによるバイポーラ動作を引
き起こし、メモリ不良にまで至る可能性がある。
を介してライトドライバ２３による書込動作によって、
このＰ型トランジスタ１１３のＰ＋型であるソース・ド
レイン領域にボディ領域を形成するＮ型ウェルの電圧レ
ベルより高い周辺回路用の電源電圧が印加されると、ソ
ース・ドレイン１３５とボディ１３２との間にＰＮ順接
合が形成され、電流が流れてしまう。この電流は、無駄
な電流消費を引き起こすだけでなく、電流量が増大した
場合には、寄生トランジスタによるバイポーラ動作を引
き起こし、メモリ不良にまで至る可能性がある。
【０１４８】ライトドライバ２３の電源電圧レベルをセ
ンスアンプ電源の電圧レベルと同一レベルとすることに
よって、この問題は解決される。
ンスアンプ電源の電圧レベルと同一レベルとすることに
よって、この問題は解決される。
【０１４９】図２３は、実施の形態１３のＤＲＡＭのラ
イトドライバ２３に含まれるＰ型トランジスタ５８およ
び５９の構成を示す図である。
イトドライバ２３に含まれるＰ型トランジスタ５８およ
び５９の構成を示す図である。
【０１５０】図２３を参照して、実施の形態１３におい
てはライトドライバ２３に含まれるＰ型トランジスタ５
８および５９のソース１４４に供給される電源の電圧レ
ベルを、周辺回路と共通の電源電圧レベルＶｃｃ３とす
るのではなく、それよりも低いセンスアンプ電源の電圧
レベルＶｃｃ１と同一とする。
てはライトドライバ２３に含まれるＰ型トランジスタ５
８および５９のソース１４４に供給される電源の電圧レ
ベルを、周辺回路と共通の電源電圧レベルＶｃｃ３とす
るのではなく、それよりも低いセンスアンプ電源の電圧
レベルＶｃｃ１と同一とする。
【０１５１】また、一般にライトドライバ２３は周辺回
路としてメモリセルアレイの外に設計されるため、Ｐ型
トランジスタ５８および５９をセンスアンプ電源によっ
て駆動するためには、この領域に設けられる他のＰ型ト
ランジスタ１５０と共通のＮ型ウェルに、Ｐ型トランジ
スタ５８および５９を設けることができない。すなわ
ち、Ｐ型トランジスタ５８および５９のボディ領域１４
２を、他のトランジスタのボディ領域１５１から電気的
に絶縁することが必要である。ライトドライバ２３は、
このような構成を有するＰ型トランジスタ５８および５
９によって“Ｈ”レベルのデータの書込を行なうため、
ドレイン１４５に接続されたグローバル入出力線対Ｇ−
Ｉ／Ｏ，／Ｇ−Ｉ／Ｏの“Ｈ”レベルはセンスアンプ用
電源の電圧レベルにプルアップされ、ローカル入出力線
対Ｌ−Ｉ／Ｏ，／Ｌ−Ｉ／Ｏの“Ｈ”レベルデータとの
間の電圧の差は解消されるため、上述した問題は発生し
ない。
路としてメモリセルアレイの外に設計されるため、Ｐ型
トランジスタ５８および５９をセンスアンプ電源によっ
て駆動するためには、この領域に設けられる他のＰ型ト
ランジスタ１５０と共通のＮ型ウェルに、Ｐ型トランジ
スタ５８および５９を設けることができない。すなわ
ち、Ｐ型トランジスタ５８および５９のボディ領域１４
２を、他のトランジスタのボディ領域１５１から電気的
に絶縁することが必要である。ライトドライバ２３は、
このような構成を有するＰ型トランジスタ５８および５
９によって“Ｈ”レベルのデータの書込を行なうため、
ドレイン１４５に接続されたグローバル入出力線対Ｇ−
Ｉ／Ｏ，／Ｇ−Ｉ／Ｏの“Ｈ”レベルはセンスアンプ用
電源の電圧レベルにプルアップされ、ローカル入出力線
対Ｌ−Ｉ／Ｏ，／Ｌ−Ｉ／Ｏの“Ｈ”レベルデータとの
間の電圧の差は解消されるため、上述した問題は発生し
ない。
【０１５２】また、ライトドライバを構成するにあた
り、その他の素子であるインバータ１１１，１１２、Ｎ
ＡＮＤゲート５２，５３、インバータ５０，５１を駆動
する電源の電圧レベルは、特に限定されない。
り、その他の素子であるインバータ１１１，１１２、Ｎ
ＡＮＤゲート５２，５３、インバータ５０，５１を駆動
する電源の電圧レベルは、特に限定されない。
【０１５３】しかし、上記のように、絶縁を行なうため
にはＮ型ウェルを独立して設けることが必要であるた
め、面積増加というデメリットを生じる。
にはＮ型ウェルを独立して設けることが必要であるた
め、面積増加というデメリットを生じる。
【０１５４】このため、レイアウト的に余裕があるなら
データ書込に直接対応するＰ型トランジスタ５８，５９
だけをセンスアンプ電源で駆動する構成とすればよい
が、図２１に示されたライトドライバの回路素子全体を
メモリセルアレイ電源で駆動すると、レイアウトの面で
有利である。
データ書込に直接対応するＰ型トランジスタ５８，５９
だけをセンスアンプ電源で駆動する構成とすればよい
が、図２１に示されたライトドライバの回路素子全体を
メモリセルアレイ電源で駆動すると、レイアウトの面で
有利である。
【０１５５】図２４は、ライトドライバ２３の駆動電源
の電圧レベルをセンスアンプ電源の電圧レベルと同一と
するためのＤＲＡＭ内部の供給電源系統を示すブロック
図である。
の電圧レベルをセンスアンプ電源の電圧レベルと同一と
するためのＤＲＡＭ内部の供給電源系統を示すブロック
図である。
【０１５６】図２４を参照して、内部電源回路１１は、
メモリセルアレイ１３，センスアンプ２５とライトドラ
イバ２３とに電源電圧が供給する。これにより、ライト
ドライバ２３を駆動する電源電圧レベルを、メモリセル
アレイ電源の電圧レベルと同一とすることができる。
メモリセルアレイ１３，センスアンプ２５とライトドラ
イバ２３とに電源電圧が供給する。これにより、ライト
ドライバ２３を駆動する電源電圧レベルを、メモリセル
アレイ電源の電圧レベルと同一とすることができる。
【０１５７】一方、周辺回路９０は、独立した他の内部
電源回路６１によって電源電圧を供給されている。上述
した様に、周辺回路においてはロジック回路部の動作速
度向上等の観点より、周辺回路９０に供給される電源電
圧は、センスアンプ電源の電圧レベルよりも高いものと
される。
電源回路６１によって電源電圧を供給されている。上述
した様に、周辺回路においてはロジック回路部の動作速
度向上等の観点より、周辺回路９０に供給される電源電
圧は、センスアンプ電源の電圧レベルよりも高いものと
される。
【０１５８】［実施の形態１４］実施の形態１４におい
ては、実施の形態１３の構成に加えて、さらに内部バス
幅の拡大等によるライトドライバの消費電流の増大に伴
って生じる悪影響を抑制するための電源供給系統を考え
る。
ては、実施の形態１３の構成に加えて、さらに内部バス
幅の拡大等によるライトドライバの消費電流の増大に伴
って生じる悪影響を抑制するための電源供給系統を考え
る。
【０１５９】図２５は、この発明の実施の形態１４にお
けるＤＲＡＭ内部の供給電源系統を示すブロック図であ
る。図２５を参照して、内部電源回路１２が図２４の構
成に加えてさらに設けられる。さらに内部電源回路１１
の電源ノードと内部電源回路１２の電源ノードを接続す
る配線６５を設けることにより、両者の電源ノードの電
圧レベルは同一レベルに維持される。これにより、ライ
トドライバ２３はセンスアンプ電源の電圧レベルと同一
の電圧レベルによって駆動されることとなる。周辺回路
６０に対する電源電圧の供給については、図２４で説明
したとおりであるので説明は繰り返さない。
けるＤＲＡＭ内部の供給電源系統を示すブロック図であ
る。図２５を参照して、内部電源回路１２が図２４の構
成に加えてさらに設けられる。さらに内部電源回路１１
の電源ノードと内部電源回路１２の電源ノードを接続す
る配線６５を設けることにより、両者の電源ノードの電
圧レベルは同一レベルに維持される。これにより、ライ
トドライバ２３はセンスアンプ電源の電圧レベルと同一
の電圧レベルによって駆動されることとなる。周辺回路
６０に対する電源電圧の供給については、図２４で説明
したとおりであるので説明は繰り返さない。
【０１６０】図２６は、本発明の実施の形態１４の別の
構成例のＤＲＡＭ内部の供給電源系統を示す図である。
構成例のＤＲＡＭ内部の供給電源系統を示す図である。
【０１６１】図２６を参照して、内部電源回路１２は、
ライトドライバ２３に対して独立な電源として設けられ
る。一方、基準電圧発生回路６７が、内部電源回路１１
および１２の発生する電圧レベルを同レベルとするため
に新たに備えられる。基準電圧発生回路６７は、外部電
源電圧Ｅｘｔ．Ｖｃｃを受けて内部電源回路１１と１２
に共通に与えられる基準電圧Ｖｒｅｆ．を生成する。内
部電源回路１１および１２は、基準電圧Ｖｒｅｆ．に基
づいて、同一レベルの電圧をメモリセルアレイ１３、セ
ンスアンプ２５およびライトドライバ２３に供給する。
周辺回路６０に対する電源電圧の供給については、図２
２で説明したとおりであるので説明は繰り返さない。
ライトドライバ２３に対して独立な電源として設けられ
る。一方、基準電圧発生回路６７が、内部電源回路１１
および１２の発生する電圧レベルを同レベルとするため
に新たに備えられる。基準電圧発生回路６７は、外部電
源電圧Ｅｘｔ．Ｖｃｃを受けて内部電源回路１１と１２
に共通に与えられる基準電圧Ｖｒｅｆ．を生成する。内
部電源回路１１および１２は、基準電圧Ｖｒｅｆ．に基
づいて、同一レベルの電圧をメモリセルアレイ１３、セ
ンスアンプ２５およびライトドライバ２３に供給する。
周辺回路６０に対する電源電圧の供給については、図２
２で説明したとおりであるので説明は繰り返さない。
【０１６２】図２５、図２６において説明した実施の形
態１４の供給電源系統とすることにより、内部バス幅の
拡大等によるライトドライバの消費電流増大に伴って生
じるノイズの増大や電源電圧レベルの変動が他の回路に
及ぼす悪影響を小さくすることができ、半導体集積回路
装置全体の動作を安定的なものとすることができる。
態１４の供給電源系統とすることにより、内部バス幅の
拡大等によるライトドライバの消費電流増大に伴って生
じるノイズの増大や電源電圧レベルの変動が他の回路に
及ぼす悪影響を小さくすることができ、半導体集積回路
装置全体の動作を安定的なものとすることができる。
【０１６３】実施の形態１３および１４においては、周
辺回路９０に対しては独立した内部電源回路６１から電
源電圧が供給される構成としているが、本願発明は、こ
の様な構成に限定されるものではない。すなわち、周辺
回路９０が直接外部電源電圧Ｅｘｔ．Ｖｃｃによって駆
動される構成とすることも可能である。
辺回路９０に対しては独立した内部電源回路６１から電
源電圧が供給される構成としているが、本願発明は、こ
の様な構成に限定されるものではない。すなわち、周辺
回路９０が直接外部電源電圧Ｅｘｔ．Ｖｃｃによって駆
動される構成とすることも可能である。
【０１６４】また、最近になって、より高速動作を指向
するためにセンスアンプ電源の電圧レベルをタイミング
によって切換える方式も提案されているが、本願発明は
このような方式の下でも実現される。上記の方式は、セ
ンスアンプ電源の電圧レベルを、データの”Ｈ”レベル
に対応する第１のＳ／Ａ電圧レベルと、第１のＳ／Ａ電
圧レベルよりも高い第２のＳ／Ａ電圧レベルとに切換え
ることが可能な構成を採用して、データ書込、読出動作
後のプリチャージ動作を第２のＳ／Ａ電圧レベルの供給
によって開始し、プリチャージ時間の短縮による動作の
高速化を目的とするものである。
するためにセンスアンプ電源の電圧レベルをタイミング
によって切換える方式も提案されているが、本願発明は
このような方式の下でも実現される。上記の方式は、セ
ンスアンプ電源の電圧レベルを、データの”Ｈ”レベル
に対応する第１のＳ／Ａ電圧レベルと、第１のＳ／Ａ電
圧レベルよりも高い第２のＳ／Ａ電圧レベルとに切換え
ることが可能な構成を採用して、データ書込、読出動作
後のプリチャージ動作を第２のＳ／Ａ電圧レベルの供給
によって開始し、プリチャージ時間の短縮による動作の
高速化を目的とするものである。
【０１６５】この構成の下では、電源系統を例えば図２
４の構成として、ライトドライバ１２に電源電圧を供給
する内部電源回路１２に与えられる基準電圧Ｖｒｅｆ．
を、データの”Ｈ”レベルに相当する上記第１のＳ／Ａ
電圧レベルとすることによって、本願発明の効果をあわ
せて享受することができる。
４の構成として、ライトドライバ１２に電源電圧を供給
する内部電源回路１２に与えられる基準電圧Ｖｒｅｆ．
を、データの”Ｈ”レベルに相当する上記第１のＳ／Ａ
電圧レベルとすることによって、本願発明の効果をあわ
せて享受することができる。
【０１６６】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
【０１６７】
【発明の効果】この発明の１つの局面に従った半導体集
積回路装置は、第１の内部電源手段からの第１の内部電
源電圧を受けてセンスアンプが動作し、第２の内部電源
手段からの第２の内部電源電圧を受けてライトドライバ
が動作するため、ライトドライバの消費電流により引き
起こされる電源線ノイズの影響をセンスアンプが受ける
ことがない。
積回路装置は、第１の内部電源手段からの第１の内部電
源電圧を受けてセンスアンプが動作し、第２の内部電源
手段からの第２の内部電源電圧を受けてライトドライバ
が動作するため、ライトドライバの消費電流により引き
起こされる電源線ノイズの影響をセンスアンプが受ける
ことがない。
【０１６８】また、第３の内部電源手段からの第３の内
部電源電圧を受けてアドレスバッファが動作するため、
ライトドライバの消費電流により引き起こされる電源線
ノイズの影響をアドレスバッファが受けることがない。
さらに、アドレスバッファの動作速度を向上させる等の
ために第３の内部電源電圧を第１および第２の内部電源
電圧と異なった値にすることができる。
部電源電圧を受けてアドレスバッファが動作するため、
ライトドライバの消費電流により引き起こされる電源線
ノイズの影響をアドレスバッファが受けることがない。
さらに、アドレスバッファの動作速度を向上させる等の
ために第３の内部電源電圧を第１および第２の内部電源
電圧と異なった値にすることができる。
【０１６９】また、グローバル入出力線対用のプリチャ
ージ回路は、第２の内部電源手段からの第２の内部電源
電圧を受けて動作するため、このプリチャージ回路の消
費電流により引き起こされる電源線ノイズの影響をセン
スアンプが受けることがない。
ージ回路は、第２の内部電源手段からの第２の内部電源
電圧を受けて動作するため、このプリチャージ回路の消
費電流により引き起こされる電源線ノイズの影響をセン
スアンプが受けることがない。
【０１７０】また、入出力線対用のプリチャージ回路
は、第２の内部電源手段からの第２の内部電源電圧を受
けて動作するため、このプリチャージ回路の消費電流に
より引き起こされる電源線ノイズの影響をセンスアンプ
が受けることがない。
は、第２の内部電源手段からの第２の内部電源電圧を受
けて動作するため、このプリチャージ回路の消費電流に
より引き起こされる電源線ノイズの影響をセンスアンプ
が受けることがない。
【０１７１】また、第３の内部電源手段からの第３の内
部電源電圧を受けてアドレスバッファが動作するため、
ライトドライバおよびプリチャージ回路の消費電流によ
り引き起こされる電源線ノイズの影響をアドレスバッフ
ァが受けることがない。さらに、アドレスバッファの動
作速度を向上させる等のために第３の内部電源電圧を第
１および第２の内部電源電圧と異なった値にすることが
できる。
部電源電圧を受けてアドレスバッファが動作するため、
ライトドライバおよびプリチャージ回路の消費電流によ
り引き起こされる電源線ノイズの影響をアドレスバッフ
ァが受けることがない。さらに、アドレスバッファの動
作速度を向上させる等のために第３の内部電源電圧を第
１および第２の内部電源電圧と異なった値にすることが
できる。
【０１７２】また、アドレスバッファは外部電源電圧を
受けて動作するため、ライトドライバおよびプリチャー
ジ回路の消費電流により引き起こされる電源線ノイズの
影響をアドレスバッファが受けることがない。
受けて動作するため、ライトドライバおよびプリチャー
ジ回路の消費電流により引き起こされる電源線ノイズの
影響をアドレスバッファが受けることがない。
【０１７３】この発明のもう１つの局面に従った半導体
集積回路装置は、第１のパッドからの電圧を受けてセン
スアンプが動作し、第２のパッドからの電圧を受けてラ
イトドライバが動作するため、ライトドライバの消費電
流により引き起こされる電源線ノイズの影響をセンスア
ンプが受けることがない。
集積回路装置は、第１のパッドからの電圧を受けてセン
スアンプが動作し、第２のパッドからの電圧を受けてラ
イトドライバが動作するため、ライトドライバの消費電
流により引き起こされる電源線ノイズの影響をセンスア
ンプが受けることがない。
【０１７４】また、第３のパッドからの電圧を受けてア
ドレスバッファが動作するため、ライトドライバの消費
電流により引き起こされる電源線ノイズの影響をアドレ
スバッファが受けることがない。
ドレスバッファが動作するため、ライトドライバの消費
電流により引き起こされる電源線ノイズの影響をアドレ
スバッファが受けることがない。
【０１７５】また、グローバル入出力線対用のプリチャ
ージ回路は第２のパッドからの電圧を受けて動作するた
め、このプリチャージ回路の消費電流により引き起こさ
れる電源線ノイズの影響をセンスアンプが受けることが
ない。
ージ回路は第２のパッドからの電圧を受けて動作するた
め、このプリチャージ回路の消費電流により引き起こさ
れる電源線ノイズの影響をセンスアンプが受けることが
ない。
【０１７６】また、入出力線対用のプリチャージ回路は
第２のパッドからの電圧を受けて動作するため、このプ
リチャージ回路の消費電流により引き起こされる電源線
ノイズの影響をセンスアンプが受けることがない。
第２のパッドからの電圧を受けて動作するため、このプ
リチャージ回路の消費電流により引き起こされる電源線
ノイズの影響をセンスアンプが受けることがない。
【０１７７】また、第３のパッドからの電圧を受けてア
ドレスバッファが動作するため、ライトドライバおよび
プリチャージ回路の消費電流により引き起こされる電源
線ノイズの影響をアドレスバッファが受けることがな
い。
ドレスバッファが動作するため、ライトドライバおよび
プリチャージ回路の消費電流により引き起こされる電源
線ノイズの影響をアドレスバッファが受けることがな
い。
【０１７８】この発明の１つの局面に従った半導体集積
回路装置は、第１の内部電源手段から第１の電源電圧を
受けてライトドライバが動作するため、グローバル入出
力線の振幅を低減することができ、消費電力の低減およ
びイコライズ所要時間の短縮による高速動作化を図るこ
とができる。
回路装置は、第１の内部電源手段から第１の電源電圧を
受けてライトドライバが動作するため、グローバル入出
力線の振幅を低減することができ、消費電力の低減およ
びイコライズ所要時間の短縮による高速動作化を図るこ
とができる。
【０１７９】この発明の１つの局面に従った半導体集積
回路装置は、第１の電源電圧を発生する第１および第２
の内部電源手段によってライトドライバおよびセンプア
ンプに電圧を供給するので、電源電圧の変動を低減する
ことができる。
回路装置は、第１の電源電圧を発生する第１および第２
の内部電源手段によってライトドライバおよびセンプア
ンプに電圧を供給するので、電源電圧の変動を低減する
ことができる。
【０１８０】また、ライトドライバは、第１の内部電源
手段から独立した第２の内部電源手段によって電源電圧
を供給されるので、さらに電源電圧の変動を低減するこ
とができる。
手段から独立した第２の内部電源手段によって電源電圧
を供給されるので、さらに電源電圧の変動を低減するこ
とができる。
【０１８１】また、転送ゲートにＰ型トランジスタを含
むので、”Ｈ”レベルデータに対応する電圧を十分なも
のとすることができる。
むので、”Ｈ”レベルデータに対応する電圧を十分なも
のとすることができる。
【０１８２】また、転送ゲートに用いられるＰ型トラン
ジスタのボディ領域に、センスアンプの駆動電源レベル
である第１の電源電圧を印加するので、センスアンプの
駆動電源レベルを下げた場合においても階層Ｉ／Ｏ線構
造を採用することが可能となる。
ジスタのボディ領域に、センスアンプの駆動電源レベル
である第１の電源電圧を印加するので、センスアンプの
駆動電源レベルを下げた場合においても階層Ｉ／Ｏ線構
造を採用することが可能となる。
【図１】 この発明の実施の形態１によるシステムＬＳ
Ｉの全体構成を示すブロック図である。
Ｉの全体構成を示すブロック図である。
【図２】 図１に示されたメモリセルアレイ、アンプ、
ライトドライバ、Ｇ−Ｉ／Ｏ線プリチャージ回路、およ
びセンスアンプの構成について詳しく示すブロック図で
ある。
ライトドライバ、Ｇ−Ｉ／Ｏ線プリチャージ回路、およ
びセンスアンプの構成について詳しく示すブロック図で
ある。
【図３】 図２に示されたセンスアンプの具体的構成を
示す回路図である。
示す回路図である。
【図４】 図２に示されたライトドライバの具体的構成
を示す回路図である。
を示す回路図である。
【図５】 この発明の実施の形態１によるシステムＬＳ
Ｉの動作を説明するためのタイミングチャートである。
Ｉの動作を説明するためのタイミングチャートである。
【図６】 この発明の実施の形態１におけるＤＲＡＭの
供給電源系統を示すブロック図である。
供給電源系統を示すブロック図である。
【図７】 図２に示されたグローバル入出力線プリチャ
ージ回路の別の構成例を示す回路図である。
ージ回路の別の構成例を示す回路図である。
【図８】 この発明の実施の形態２によるシステムＬＳ
Ｉ中のＤＲＡＭ内部の供給電源系統を示すブロック図で
ある。
Ｉ中のＤＲＡＭ内部の供給電源系統を示すブロック図で
ある。
【図９】 この発明の実施の形態３によるシステムＬＳ
Ｉ中のＤＲＡＭ内部の供給電源系統を示すブロック図で
ある。
Ｉ中のＤＲＡＭ内部の供給電源系統を示すブロック図で
ある。
【図１０】 この発明の実施の形態４によるシステムＬ
ＳＩ中のＤＲＡＭ内部の供給電源系統を示すブロック図
である。
ＳＩ中のＤＲＡＭ内部の供給電源系統を示すブロック図
である。
【図１１】 この発明の実施の形態５によるシステムＬ
ＳＩ中のＤＲＡＭ内部の供給電源系統を示すブロック図
である。
ＳＩ中のＤＲＡＭ内部の供給電源系統を示すブロック図
である。
【図１２】 この発明の実施の形態６によるシステムＬ
ＳＩ中のＤＲＡＭ内部の供給電源系統を示すブロック図
である。
ＳＩ中のＤＲＡＭ内部の供給電源系統を示すブロック図
である。
【図１３】 この発明の実施の形態７によるシステムＬ
ＳＩ中のＤＲＡＭ内部の供給電源系統を示すブロック図
である。
ＳＩ中のＤＲＡＭ内部の供給電源系統を示すブロック図
である。
【図１４】 この発明の実施の形態８によるシステムＬ
ＳＩ中のＤＲＡＭ内部の供給電源系統を示すブロック図
である。
ＳＩ中のＤＲＡＭ内部の供給電源系統を示すブロック図
である。
【図１５】 この発明の実施の形態９によるシステムＬ
ＳＩ中のＤＲＡＭ内部の供給電源系統を示すブロック図
である。
ＳＩ中のＤＲＡＭ内部の供給電源系統を示すブロック図
である。
【図１６】 この発明の実施の形態１０によるシステム
ＬＳＩ中のメモリセルアレイ、アンプ、ライトドライ
バ、Ｉ／Ｏ線プリチャージ回路、およびセンスアンプの
構成を示すブロック図である。
ＬＳＩ中のメモリセルアレイ、アンプ、ライトドライ
バ、Ｉ／Ｏ線プリチャージ回路、およびセンスアンプの
構成を示すブロック図である。
【図１７】 この発明の実施の形態１０によるシステム
ＬＳＩ中のＤＲＡＭ内部の供給電源系統を示すブロック
図である。
ＬＳＩ中のＤＲＡＭ内部の供給電源系統を示すブロック
図である。
【図１８】 この発明の実施の形態１１によるシステム
ＬＳＩ中のＤＲＡＭ内部の供給電源系統を示すブロック
図である。
ＬＳＩ中のＤＲＡＭ内部の供給電源系統を示すブロック
図である。
【図１９】 この発明の実施の形態１２によるシステム
ＬＳＩの全体構成を示すブロック図である。
ＬＳＩの全体構成を示すブロック図である。
【図２０】 実施の形態１３のＤＲＡＭにおけるライト
ドライバ２３の回路構成を示す図である。
ドライバ２３の回路構成を示す図である。
【図２１】 実施の形態１３のＤＲＡＭにおける転送ゲ
ート３４の構成を示す図である。
ート３４の構成を示す図である。
【図２２】 転送ゲート３４に含まれるＰ型トランジス
タ１１３における問題点を説明するための概念図であ
る。
タ１１３における問題点を説明するための概念図であ
る。
【図２３】 実施の形態１３のＤＲＡＭにおけるライト
ドライバ２３に含まれるＰ型トランジスタ５８，５９構
成を示す概念図である。
ドライバ２３に含まれるＰ型トランジスタ５８，５９構
成を示す概念図である。
【図２４】 実施の形態１３のＤＲＡＭの供給電源系統
を示すブロック図である。
を示すブロック図である。
【図２５】 実施の形態１４のＤＲＡＭの供給電源系統
を示すブロック図である。
を示すブロック図である。
【図２６】 実施の形態１４の他の一例のＤＲＡＭの供
給電源系統を示すブロック図である。
給電源系統を示すブロック図である。
【図２７】 従来のＤＲＡＭ内部における供給電源系統
の一例を示すブロック図である。
の一例を示すブロック図である。
【図２８】 階層Ｉ／Ｏ線構造のＤＲＡＭ５００の全体
構成を示す図である。
構成を示す図である。
【図２９】 ＤＲＡＭ５００のメモリマット５０１の構
成を詳細に示す図である。
成を詳細に示す図である。
【図３０】 ＤＲＡＭ５００におけるコラム選択とデー
タの伝達を説明するための概略図である。
タの伝達を説明するための概略図である。
【図３１】 転送ゲート５２０の構成を示す図である。
【図３２】 多ビット方式ＤＲＡＭ６００の構成を示す
概略図である。
概略図である。
【図３３】 ＤＲＡＭ６００における−Ｉ／Ｏ線とセン
スアンプの接続を説明するための概略図である。
スアンプの接続を説明するための概略図である。
１１，１２，６０ 内部電源回路、１３ メモリセルア
レイ、１４ 行アドレスストローブバッファ、１５ 列
アドレスストローブバッファ、１７ アドレスバッフ
ァ、１８ 行デコーダ、２０ 列デコーダ、２３，２３
ａ，２３ｂ ライトドライバ、２４，２４ａ１〜２４ａ
ｎ，２４ｂ１〜２４ｂｎ グローバル入出力線プリチャ
ージ回路、２５，２５ａ１〜２５ａｎ，２５ｂ１〜２５
ｂｎ センスアンプ、３２ メモリセル、３４ａ，３４
ｂ 転送ゲート、５８，５９，１１３，１５０ Ｐ型ト
ランジスタ、７１〜８２ パッド、１２４，１２４ａ１
〜１２４ａｎ，１２４ｂ１〜１２４ｂｎ 入出力線プリ
チャージ回路、１３１，１４１ Ｐ型基板、１３２，１
４２，１５４ ボディ、１３４，１３５，１４４，１４
５ ソース／ドレイン、１３３，１４３ ゲート、１３
６，１４５ ボディコンタクト、Ｅｘｔ．Ｖｃｃ 外部
電源電圧、Ｖｃｃ１，Ｖｃｃ２，Ｖｃｃ３ 内部電源電
圧、Ｅｘｔ．／ＲＡＳ 外部行アドレスストローブ信
号、／ＲＡＳ 内部行アドレスストローブ信号、Ｅｘ
ｔ．／ＣＡＳ 外部列アドレスストローブ信号、／ＣＡ
Ｓ 内部列アドレスストローブ信号、Ｅｘｔ．／ＷＥ
外部ライトイネーブル信号、／ＷＥ 内部ライトイネー
ブル信号、ＷＬ ワード線、ＢＬ，／ＢＬ ビット線
対、Ｌ−Ｉ／Ｏ−ａ，Ｌ−Ｉ／Ｏ−ｂ ローカル入出力
線対、Ｇ−Ｉ／Ｏ，Ｇ−Ｉ／Ｏ−ａ，Ｇ−Ｉ／Ｏ−ｂ
グローバル入出力線対、Ｉ／Ｏ，Ｉ／Ｏ−ａ，Ｉ／Ｏ−
ｂ 入出力線対。
レイ、１４ 行アドレスストローブバッファ、１５ 列
アドレスストローブバッファ、１７ アドレスバッフ
ァ、１８ 行デコーダ、２０ 列デコーダ、２３，２３
ａ，２３ｂ ライトドライバ、２４，２４ａ１〜２４ａ
ｎ，２４ｂ１〜２４ｂｎ グローバル入出力線プリチャ
ージ回路、２５，２５ａ１〜２５ａｎ，２５ｂ１〜２５
ｂｎ センスアンプ、３２ メモリセル、３４ａ，３４
ｂ 転送ゲート、５８，５９，１１３，１５０ Ｐ型ト
ランジスタ、７１〜８２ パッド、１２４，１２４ａ１
〜１２４ａｎ，１２４ｂ１〜１２４ｂｎ 入出力線プリ
チャージ回路、１３１，１４１ Ｐ型基板、１３２，１
４２，１５４ ボディ、１３４，１３５，１４４，１４
５ ソース／ドレイン、１３３，１４３ ゲート、１３
６，１４５ ボディコンタクト、Ｅｘｔ．Ｖｃｃ 外部
電源電圧、Ｖｃｃ１，Ｖｃｃ２，Ｖｃｃ３ 内部電源電
圧、Ｅｘｔ．／ＲＡＳ 外部行アドレスストローブ信
号、／ＲＡＳ 内部行アドレスストローブ信号、Ｅｘ
ｔ．／ＣＡＳ 外部列アドレスストローブ信号、／ＣＡ
Ｓ 内部列アドレスストローブ信号、Ｅｘｔ．／ＷＥ
外部ライトイネーブル信号、／ＷＥ 内部ライトイネー
ブル信号、ＷＬ ワード線、ＢＬ，／ＢＬ ビット線
対、Ｌ−Ｉ／Ｏ−ａ，Ｌ−Ｉ／Ｏ−ｂ ローカル入出力
線対、Ｇ−Ｉ／Ｏ，Ｇ−Ｉ／Ｏ−ａ，Ｇ−Ｉ／Ｏ−ｂ
グローバル入出力線対、Ｉ／Ｏ，Ｉ／Ｏ−ａ，Ｉ／Ｏ−
ｂ 入出力線対。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 冨嶋 茂樹 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 山崎 彰 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 5B024 AA03 AA15 BA27 BA29 CA09 CA16 5F083 AD00 GA12 LA03 LA06 LA07 LA09 LA10 LA29 ZA12
Claims (18)
- 【請求項１】 行および列に配置された複数のメモリセ
ルを有するメモリセルアレイと、 外部電源電圧を受けて前記外部電源電圧よりも低い第１
の内部電源電圧を発生する第１の内部電源手段と、 前記第１の内部電源電圧を受けて動作し、前記メモリセ
ルアレイ中のメモリセルから読出されたデータ信号を増
幅するセンスアンプと、 前記外部電源電圧を受けて前記外部電源電圧よりも低い
第２の内部電源電圧を発生する第２の内部電源手段と、 前記第２の内部電源電圧を受けて動作し、前記メモリセ
ルアレイ中のメモリセルにデータ信号を書込むライトド
ライバとを備える半導体集積回路装置。 - 【請求項２】 前記外部電源電圧を受けて前記外部電源
電圧よりも低い第３の内部電源電圧を発生する第３の内
部電源手段と、 前記第３の内部電源電圧を受けて動作し、外部アドレス
信号に応答して行アドレス信号および列アドレス信号を
発生するアドレスバッファと、 前記アドレスバッファからの行アドレス信号に応答して
前記メモリセルアレイの行を選択する行デコーダと、 前記アドレスバッファからの列アドレス信号に応答して
前記メモリセルアレイの列を選択する列デコーダとをさ
らに備える、請求項１に記載の半導体集積回路装置。 - 【請求項３】 前記行に配置された複数のワード線と、 前記列に配置された複数のビット線対と、 ローカル入出力線対と、 前記複数のビット線対に対応して設けられ、各々が対応
するビット線対と前記ローカル入出力線対との間に接続
された複数の列選択ゲートと、 グローバル入出力線対と、 前記ローカル入出力線対と前記グローバル入出力線対と
の間に接続された転送ゲートと、 前記第２の内部電源電圧を受けて動作し、前記グローバ
ル入出力線対をプリチャージするプリチャージ回路とを
さらに備える、請求項１に記載の半導体集積回路装置。 - 【請求項４】 前記行に配置された複数のワード線と、 前記列に配置された複数のビット線対と、 入出力線対と、 前記複数のビット線対に対応して設けられ、各々が対応
するビット線対と前記入出力線対との間に接続された複
数の列選択ゲートと、 前記第２の内部電源電圧を受けて動作し、前記入出力線
対をプリチャージするプリチャージ回路とをさらに備え
る、請求項１に記載の半導体集積回路装置。 - 【請求項５】 前記外部電源電圧を受けて前記外部電源
電圧よりも低い第３の内部電源電圧を発生する第３の内
部電源手段と、 前記第３の内部電源電圧を受けて動作し、外部アドレス
信号に応答して行アドレス信号および列アドレス信号を
発生するアドレスバッファと、 前記アドレスバッファからの行アドレス信号に応答して
前記メモリセルアレイの行を選択する行デコーダと、 前記アドレスバッファからの列アドレス信号に応答して
前記メモリセルアレイの列を選択する列デコーダとをさ
らに備える、請求項３または請求項４に記載の半導体集
積回路装置。 - 【請求項６】 前記外部電源電圧により動作し、外部ア
ドレス信号に応答して行アドレス信号および列アドレス
信号を発生するアドレスバッファと、 前記アドレスバッファからの行アドレス信号に応答して
前記メモリセルアレイの行を選択する行デコーダと、 前記アドレスバッファからの列アドレス信号に応答して
前記メモリセルアレイの列を選択する列デコーダとをさ
らに備える、請求項３または請求項４に記載の半導体集
積回路装置。 - 【請求項７】 前記半導体集積回路装置は、クロック信
号に同期して動作する同期型半導体集積回路装置であ
る、請求項１から請求項６のいずれかに記載の半導体集
積回路装置。 - 【請求項８】 行および列に配置された複数のメモリセ
ルを有するメモリセルアレイと、 第１および第２のパッドと、 前記第１のパッドに接続され、前記第１のパッドからの
電圧を受けて動作し、前記メモリセルアレイ中のメモリ
セルから読出されたデータ信号を増幅するセンスアンプ
と、 前記第２のパッドに接続され、前記第２のパッドからの
電圧を受けて動作し、前記メモリセルアレイ中のメモリ
セルにデータ信号を書込むライトドライバとを備える、
半導体集積回路装置。 - 【請求項９】 第３のパッドと、 前記第３のパッドからの電圧を受けて動作し、外部アド
レス信号に応答して行アドレス信号および列アドレス信
号を発生するアドレスバッファと、 前記アドレスバッファからの行アドレス信号に応答して
前記メモリセルアレイの行を選択する行デコーダと、 前記アドレスバッファからの列アドレス信号に応答して
前記メモリセルアレイの列を選択する列デコーダとをさ
らに備える、請求項８に記載の半導体集積回路装置。 - 【請求項１０】 前記行に配置された複数のワード線
と、 前記列に配置された複数のビット線対と、 ローカル入出力線対と、 前記複数のビット線対に対応して設けられ、各々が対応
するビット線対と前記ローカル入出力線対との間に接続
された複数の列選択ゲートと、 グローバル入出力線対と、 前記ローカル入出力線対と前記グローバル入出力線対と
の間に接続された転送ゲートと、 前記第２のパッドからの電圧を受けて動作し、前記グロ
ーバル入出力線対をプリチャージするプリチャージ回路
とをさらに備える、請求項８に記載の半導体集積回路装
置。 - 【請求項１１】 前記行に配置された複数のワード線
と、 前記列に配置された複数のビット線対と、 入出力線対と、 前記複数のビット線対に対応して設けられ、各々が対応
するビット線対と前記入出力線対との間に接続された複
数の列選択ゲートと、 前記第２のパッドからの電圧を受けて動作し、前記入出
力線対をプリチャージするプリチャージ回路とをさらに
備える、請求項８に記載の半導体集積回路装置。 - 【請求項１２】 第３のパッドと、 前記第３のパッドからの電圧を受けて動作し、外部アド
レス信号に応答して行アドレス信号および列アドレス信
号を発生するアドレスバッファと、 前記アドレスバッファからの行アドレス信号に応答して
前記メモリセルアレイの行を選択する行デコーダと、 前記アドレスバッファからの列アドレス信号に応答して
前記メモリセルアレイの列を選択する列デコーダとをさ
らに備える、請求項１０または請求項１１に記載の半導
体集積回路装置。 - 【請求項１３】 行および列に配置された複数のメモリ
セルを有するメモリセルアレイと、 外部電源電圧を受けて前記外部電源電圧よりも低い第１
の内部電源電圧を発生する第１の内部電源手段と、 前記第１の内部電源電圧を受けて動作し、前記メモリセ
ルアレイ中のメモリセルから読出されたデータ信号を増
幅するセンスアンプと、 前記第１の内部電源電圧を受けて動作し、前記メモリセ
ルアレイ中のメモリセルにデータ信号を書込むライトド
ライバとを備える、半導体集積回路装置。 - 【請求項１４】 行および列に配置された複数のメモリ
セルを有するメモリセルアレイと、 外部電源電圧を受けて前記外部電源電圧よりも低い第１
の内部電源電圧を発生する第１の内部電源手段および第
２の内部電源手段と、 前記第１の内部電源手段から前記第１の内部電源電圧を
受けて動作し、前記メモリセルアレイ中のメモリセルか
ら読出されたデータ信号を増幅するセンスアンプと、 第２の内部電源手段から前記第１の内部電源電圧を受け
て動作し、前記メモリセルアレイ中のメモリセルにデー
タ信号を書込むライトドライバと、 前記第１の内部電源手段の発生電圧と前記第２の内部電
源手段の発生電圧とを同一レベルにする電圧平衡手段と
を備える、半導体集積回路装置。 - 【請求項１５】 前記電圧平衡手段は、 前記第１の内部電源手段の出力ノードと前記第２の内部
電源手段の出力ノードとを接続する電源配線を含む、請
求項１４記載の半導体集積回路装置。 - 【請求項１６】 前記電圧平衡手段は、 前記外部電源電圧を受けて前記第１の内部電源電圧に対
応する基準電圧信号を生成する基準電圧生成手段と、 前記基準電圧信号を前記第１および第２の内部電圧手段
に伝達する信号配線とを含む、請求項１４記載の半導体
集積回路装置。 - 【請求項１７】 前記行に配置された複数のワード線
と、 前記列に配置された複数のビット線対と、 ローカル入出力線対と、 前記複数のビット線対に対応して設けられ、各々が対応
するビット線対と前記ローカル入出力線対との間に接続
された複数の列選択ゲートと、 グローバル入出力線対と、 前記ローカル入出力線対と前記グローバル入出力線対と
の間に接続された転送ゲートとをさらに備え、 前記転送ゲートは、Ｐ型ＭＯＳトランジスタを含む、請
求項１３または１４に記載の半導体集積回路装置。 - 【請求項１８】 前記Ｐ型ＭＯＳトランジスタは、 前記ローカル入出力線対の一方と接続されたソースもし
くはドレインの一方と、 前記グローバル入出力線対の一方と接続されたソースも
しくはドレインの他方と、 前記ローカル入出力線対と前記グローバル入出力線対と
を対応づける選択信号を受けるゲートと、 前記第１の内部電源電圧が印加されるゲート直下の領域
とを有する、請求項１７記載の半導体集積回路装置。
Priority Applications (5)
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|---|---|---|---|
| JP10215447A JP2000021170A (ja) | 1998-04-30 | 1998-07-30 | 半導体集積回路装置 |
| US09/208,492 US6163493A (en) | 1998-04-30 | 1998-12-10 | Semiconductor integrated circuit device with large internal bus width, including memory and logic circuit |
| TW087120503A TW407370B (en) | 1998-04-30 | 1998-12-10 | Semiconductor integrated circuit device with large internal bus width, including memory and logic circuit |
| DE19903629A DE19903629B4 (de) | 1998-04-30 | 1999-01-29 | Integrierte Halbleiterschaltungsvorrichtung |
| KR1019990006175A KR100311328B1 (ko) | 1998-04-30 | 1999-02-24 | 메모리와 논리 회로를 혼재하고 내부 버스폭을 매우 크게 취한 반도체 집적 회로 장치 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10-120869 | 1998-04-30 | ||
| JP12086998 | 1998-04-30 | ||
| JP10215447A JP2000021170A (ja) | 1998-04-30 | 1998-07-30 | 半導体集積回路装置 |
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|---|---|---|---|
| JP2008225032A Division JP4808240B2 (ja) | 1998-04-30 | 2008-09-02 | 半導体集積回路装置 |
Publications (1)
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|---|---|
| JP2000021170A true JP2000021170A (ja) | 2000-01-21 |
Family
ID=26458371
Family Applications (1)
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|---|---|---|---|
| JP10215447A Pending JP2000021170A (ja) | 1998-04-30 | 1998-07-30 | 半導体集積回路装置 |
Country Status (5)
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| KR (1) | KR100311328B1 (ja) |
| DE (1) | DE19903629B4 (ja) |
| TW (1) | TW407370B (ja) |
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-
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- 1998-12-10 US US09/208,492 patent/US6163493A/en not_active Expired - Lifetime
-
1999
- 1999-01-29 DE DE19903629A patent/DE19903629B4/de not_active Expired - Fee Related
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