JPS60176121A - 電圧降下回路 - Google Patents
電圧降下回路Info
- Publication number
- JPS60176121A JPS60176121A JP59032068A JP3206884A JPS60176121A JP S60176121 A JPS60176121 A JP S60176121A JP 59032068 A JP59032068 A JP 59032068A JP 3206884 A JP3206884 A JP 3206884A JP S60176121 A JPS60176121 A JP S60176121A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- voltage drop
- circuit
- power supply
- drop circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Dram (AREA)
- Control Of Electrical Variables (AREA)
- Continuous-Control Power Sources That Use Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は消費電力を低減させるスタンバイ期間が設定
された半導体メモリ等の半導体集積回路に好適な電圧降
下回路に関する。
された半導体メモリ等の半導体集積回路に好適な電圧降
下回路に関する。
最近、実効チャネル長が１μｍ程度もしくはそれ以下の
ＭＯＳ ）ランジスタを用いた集積回路が開発されつつ
ある。このように実効チャネル長が縮小化されたＭＯＳ
）ランジスタでは、ＴＴＩ、もしくは現在のＭＯ８型
集積回路の標準電源である５ｖの電圧がそのままドレイ
ンに印加されると、ホットキャリアが生じて本来流れな
いはずのダート電流が流れ、この電流の一部がダート中
のトラップに捕獲されてケ９−ト酸化膜が帯電し、閾値
電圧が徐々に変化することが知られている。
ＭＯＳ ）ランジスタを用いた集積回路が開発されつつ
ある。このように実効チャネル長が縮小化されたＭＯＳ
）ランジスタでは、ＴＴＩ、もしくは現在のＭＯ８型
集積回路の標準電源である５ｖの電圧がそのままドレイ
ンに印加されると、ホットキャリアが生じて本来流れな
いはずのダート電流が流れ、この電流の一部がダート中
のトラップに捕獲されてケ９−ト酸化膜が帯電し、閾値
電圧が徐々に変化することが知られている。
そこで、このような不都合を防止するために、外部電源
電圧が５ｖの場合、内部でこの５ｖから５ｖ以下の、た
とえば３ｖの電圧を作り出し、これを実効チャネル長が
縮小化されたＭＯＳ ）ランジスタに印加するようにし
ている。こ゛の際、電圧降下回路が必要である。
電圧が５ｖの場合、内部でこの５ｖから５ｖ以下の、た
とえば３ｖの電圧を作り出し、これを実効チャネル長が
縮小化されたＭＯＳ ）ランジスタに印加するようにし
ている。こ゛の際、電圧降下回路が必要である。
第１図は一般的な定電圧電源回路をそのまま利用した従
来の電圧降下回路を示す。この回路は、外部電源電圧ｖ
ＤＤｅｘｔが与えられる端子１１と内部電源電圧■ＤＤ
ｌｎを得る内部電源ライン１２との間に可変インピーダ
ンス手段としてのＭＯＳ ）ランジスタ１３を挿入し、
基準電圧発生回路１４で得られる一定の基準電圧Ｖ、。
来の電圧降下回路を示す。この回路は、外部電源電圧ｖ
ＤＤｅｘｔが与えられる端子１１と内部電源電圧■ＤＤ
ｌｎを得る内部電源ライン１２との間に可変インピーダ
ンス手段としてのＭＯＳ ）ランジスタ１３を挿入し、
基準電圧発生回路１４で得られる一定の基準電圧Ｖ、。
ｆと内部電源電圧ｖＤＤｌｎとを差動増幅回路１５で比
較し、その比較出力をＭＯＳ ）ランジスタ１３のダー
トに供給することによって、降圧され一定化された電圧
ｖＤＤｉｎを得るようにしている。すなわち、ｖＤＤｌ
ｎがＶ、。ｆよシも高ければ差動増幅回路１５の出力が
高電位になり、ＭＯＳ）ランジスタ１３のインピーダン
スは比較的高くなる。するとこのＭＯＳ ）ランジスタ
１３で大きな電圧降下が生じる。従って、ｖＤＤｌｎが
ｖｒｓｆより高ければ、ｖＤＤｌｎは低下する傾向にあ
シ、これとは返討にｖＤＤｌｎがｖｒ＠ｆより低ければ
、ｖＤＤｌｎは上昇する傾向にある。それ故ｖＤＤｌｎ
はｖｒ＠ｆに固定される。
較し、その比較出力をＭＯＳ ）ランジスタ１３のダー
トに供給することによって、降圧され一定化された電圧
ｖＤＤｉｎを得るようにしている。すなわち、ｖＤＤｌ
ｎがＶ、。ｆよシも高ければ差動増幅回路１５の出力が
高電位になり、ＭＯＳ）ランジスタ１３のインピーダン
スは比較的高くなる。するとこのＭＯＳ ）ランジスタ
１３で大きな電圧降下が生じる。従って、ｖＤＤｌｎが
ｖｒｓｆより高ければ、ｖＤＤｌｎは低下する傾向にあ
シ、これとは返討にｖＤＤｌｎがｖｒ＠ｆより低ければ
、ｖＤＤｌｎは上昇する傾向にある。それ故ｖＤＤｌｎ
はｖｒ＠ｆに固定される。
そしてＶ、。ｆを３■にしておけば、ＶＤＤｉｎはｖＤ
Ｄｅｘｔにかかわらず常に３ｖにされる。
Ｄｅｘｔにかかわらず常に３ｖにされる。
第１図の電圧降下回路において、差動増幅回路１５、基
準電圧発生回路１４等は電力を消費し、典型的には２ｍ
Ａ程度である。この電流を小さくすれば応答時間が遅く
な’）、ＶＤＤｉｎの定電圧性が失なわれる。しかし、
上記２ｍＡという値は、内部電源ライン１２から電圧の
供給を受ける内部回路の消費′配流がないときにも流れ
る値で会′この電圧降下回路を有する集積回路が非選択
の状態のときにも流れる。これは全く無駄な電流であり
、電池による動作等ができなくなってしまう。ちなみに
、電池動作をするためには上記電流を１００μＡ程度以
下におさえる必要がある。
準電圧発生回路１４等は電力を消費し、典型的には２ｍ
Ａ程度である。この電流を小さくすれば応答時間が遅く
な’）、ＶＤＤｉｎの定電圧性が失なわれる。しかし、
上記２ｍＡという値は、内部電源ライン１２から電圧の
供給を受ける内部回路の消費′配流がないときにも流れ
る値で会′この電圧降下回路を有する集積回路が非選択
の状態のときにも流れる。これは全く無駄な電流であり
、電池による動作等ができなくなってしまう。ちなみに
、電池動作をするためには上記電流を１００μＡ程度以
下におさえる必要がある。
一方、半導体メモリ等ではスタンバイ期間と呼ばれてい
る消費電力を低減する期間が設定されておシ、このスタ
ンバイ期間に上記差動増幅回路１５、基準電圧発生回路
１４等の電源を遮断して、電圧降下回路の消費電力を削
減することも考えられる。ところが、このようにすると
スタンバイ期間では、ｖＤＤｌｎがどのよう多電圧にな
るかわからなくなってしまう。一般に半導体メモリでは
、スタンバイ期間でも記憶データを保持しておくために
動作時と同様の電源電圧を供給しておかなければならな
い。そしてこのスタンバイ期間の電源電圧が異常に小さ
いが、もしくは大きい場合にはデータの破壊等が発生し
、スタンバイ期間が終了した時点での正常動作が期待で
きなくなってしまう。したがって、上記のように電源を
遮断することは危険であり、常に動作させる必要がある
。
る消費電力を低減する期間が設定されておシ、このスタ
ンバイ期間に上記差動増幅回路１５、基準電圧発生回路
１４等の電源を遮断して、電圧降下回路の消費電力を削
減することも考えられる。ところが、このようにすると
スタンバイ期間では、ｖＤＤｌｎがどのよう多電圧にな
るかわからなくなってしまう。一般に半導体メモリでは
、スタンバイ期間でも記憶データを保持しておくために
動作時と同様の電源電圧を供給しておかなければならな
い。そしてこのスタンバイ期間の電源電圧が異常に小さ
いが、もしくは大きい場合にはデータの破壊等が発生し
、スタンバイ期間が終了した時点での正常動作が期待で
きなくなってしまう。したがって、上記のように電源を
遮断することは危険であり、常に動作させる必要がある
。
このように従来の電圧降下回路は常に電力を消費するの
で、この回路を含む集積回路の低消費電力化を達成する
ことができない。
で、この回路を含む集積回路の低消費電力化を達成する
ことができない。
この発明は上記のような事情を考慮してなされたもので
あり、その目的は外部電源電圧よシも値が小さい電圧を
常に安定して得ることが可能であり、しかもスタンバイ
期間には消費電力を低減化することができる電圧降下回
路を提供することにある。
あり、その目的は外部電源電圧よシも値が小さい電圧を
常に安定して得ることが可能であり、しかもスタンバイ
期間には消費電力を低減化することができる電圧降下回
路を提供することにある。
この発明による電圧降下回路は、それぞれ外部電源電圧
よシも値が小さい電圧を形成する第１、第２の電圧降下
回路を設け、このうち動作時の消費電力が比較的少ない
第１の電圧降下回路は常時動作させ、第１の電圧降下回
路よシも消費電力が多い第２の電圧降下回路はスタンパ
イ期間以外の期間のみに動作させるようにしている。こ
れによシ、外部電源電圧よりも値が小さい電圧を常に安
定して得ることができ、しかもスタンバイ期間には消費
電力を低減化することができる。
よシも値が小さい電圧を形成する第１、第２の電圧降下
回路を設け、このうち動作時の消費電力が比較的少ない
第１の電圧降下回路は常時動作させ、第１の電圧降下回
路よシも消費電力が多い第２の電圧降下回路はスタンパ
イ期間以外の期間のみに動作させるようにしている。こ
れによシ、外部電源電圧よりも値が小さい電圧を常に安
定して得ることができ、しかもスタンバイ期間には消費
電力を低減化することができる。
以下図面を参照してこの発明の一実施例を説明する。
第２図はこの発明の電圧降下回路の一実施例による構成
を示すブロック図である。この実施例回路は、端子１１
に与えられる外部電源電圧ｖＤＤ＠ｘｔ、から値の小さ
い内部電源電圧ｖＤＤｌｎをそれぞれ形成する第１．第
２の電圧降下回路１００．２００を備えておシ、両電圧
降下回路１００．２００で形成される電圧ｖＤＤ１ｎは
ともに内部電源ライン１２に供給されている。上記内部
電源ライン１２には、実効チャネル長が１μｍ以下のメ
モリセル用ＭＯ８）ランゾスタを含むメモリ回路３００
が接続されており、このメモリ回路３０θは上記第１．
第２の電圧降下回路１００．２００によって形成される
電圧ｖＤＤｉｎが動作電圧として供給されている。上記
メモリ回路３００は、非選択時における消費電力を低減
させるスタンバイ期間が設定されており、外部から供給
されるチップイネーゾル信号ＣＥが°′１＃レベルにさ
れているスタンバイ期間のときには内部動作が停止され
て低消費電力化が達成されている。
を示すブロック図である。この実施例回路は、端子１１
に与えられる外部電源電圧ｖＤＤ＠ｘｔ、から値の小さ
い内部電源電圧ｖＤＤｌｎをそれぞれ形成する第１．第
２の電圧降下回路１００．２００を備えておシ、両電圧
降下回路１００．２００で形成される電圧ｖＤＤ１ｎは
ともに内部電源ライン１２に供給されている。上記内部
電源ライン１２には、実効チャネル長が１μｍ以下のメ
モリセル用ＭＯ８）ランゾスタを含むメモリ回路３００
が接続されており、このメモリ回路３０θは上記第１．
第２の電圧降下回路１００．２００によって形成される
電圧ｖＤＤｉｎが動作電圧として供給されている。上記
メモリ回路３００は、非選択時における消費電力を低減
させるスタンバイ期間が設定されており、外部から供給
されるチップイネーゾル信号ＣＥが°′１＃レベルにさ
れているスタンバイ期間のときには内部動作が停止され
て低消費電力化が達成されている。
一方、前記第１．第２の電圧降下回路１００２００のう
ち、第１の電圧降下回路１００の動作時における消費電
力が第２の電圧降下回路２００のそれよりも少なくされ
ている。上記第１の電圧降下回路１００は上記メモリ回
路３００のスタンバイ期間とは無関係に常時動作するよ
うにされ、他方、第２の電圧降下回路２００は上記チッ
プイネーブル信号ＣＥが供給されており、この信号ＣＥ
が゛１＃レベルにされているスタンバイ期間のときには
動作が停止され、省電力化が達成されているとともに、
電圧ｖＤＩ）ｌｎの発生が停止される。
ち、第１の電圧降下回路１００の動作時における消費電
力が第２の電圧降下回路２００のそれよりも少なくされ
ている。上記第１の電圧降下回路１００は上記メモリ回
路３００のスタンバイ期間とは無関係に常時動作するよ
うにされ、他方、第２の電圧降下回路２００は上記チッ
プイネーブル信号ＣＥが供給されており、この信号ＣＥ
が゛１＃レベルにされているスタンバイ期間のときには
動作が停止され、省電力化が達成されているとともに、
電圧ｖＤＩ）ｌｎの発生が停止される。
また、上記第１の電圧降下回路１００は消費電力が第２
の電圧降下回路２００よりも少なくされているので、出
力の応答速度は第２の電圧降下回路２００よりも遅い。
の電圧降下回路２００よりも少なくされているので、出
力の応答速度は第２の電圧降下回路２００よりも遅い。
なお、第２図の実施例回路は同一の集積回路内に構成さ
れている。
れている。
このような構成において、チップイネ−ゾル信号ＣＥが
′°０ルベルにされ、メモリ回路３００が動作している
場合には、第２の電圧降下回路２００が動作して、ｖＤ
Ｄ６エ、から値の小さい内部電源電圧ｖＤＤ、ｎが形成
され、内部電源ライン１２に供給される。このときは第
１の電圧降下回路１００も動作しておシ、この回路１０
０からも電圧ｖＤＤｉｆｉが形成され、内部電源ライン
１２に供給されている。との場合、ｖＤＤ、ｎの定電圧
性は応答速度が比較的速い第２の電圧降下回路２００に
よって保持されているので、メモリ回路３００はｖＤＤ
＠□よシも小さくされ常に安定したｖＤＤｉｎで動作す
る。
′°０ルベルにされ、メモリ回路３００が動作している
場合には、第２の電圧降下回路２００が動作して、ｖＤ
Ｄ６エ、から値の小さい内部電源電圧ｖＤＤ、ｎが形成
され、内部電源ライン１２に供給される。このときは第
１の電圧降下回路１００も動作しておシ、この回路１０
０からも電圧ｖＤＤｉｆｉが形成され、内部電源ライン
１２に供給されている。との場合、ｖＤＤ、ｎの定電圧
性は応答速度が比較的速い第２の電圧降下回路２００に
よって保持されているので、メモリ回路３００はｖＤＤ
＠□よシも小さくされ常に安定したｖＤＤｉｎで動作す
る。
一方、チップイネーブル信号ＣＥが１”レベルにされる
スタンバイ期間では、メモリ回路３００の動作が停止し
、メモリ回路ＳＯＯの低消費電力化が行なわれている。
スタンバイ期間では、メモリ回路３００の動作が停止し
、メモリ回路ＳＯＯの低消費電力化が行なわれている。
このとき、第２の電圧降下回路２００も上記信号ＣＥに
よって動作が停止され、省電力化が達成される。一方、
第１の電圧降下回路１００はこのスタンバイ期間も動作
しておシ、電圧ｖＤＤｌｎを形成し内部電源ライン１２
に供給している。すなわち、スタンバイ期間ではｖＤＤ
ｉｎの応答速度は第１の電圧降下回路１００による遅い
ものとなシ、ｖＤＤｌｎの定電圧性が多少損なわれるが
、一応、内部電源ライン１２にはＶｎＤｅｘｔ 、！：
’）も値の小さな電圧ｖＤＤ！ｎが供給されている。と
ころで、スタンバイ期間においてメモリ回路３００に流
れる電流は極めて少ないので、応答速度の遅い第１の電
圧降下回路１００からの電圧ｖＤＤｌｎでも、メモリ回
路３００におけるデータの安定記憶を十分に行なわせる
ことができる。しかも、このスタンバイ期間では、消費
電力の多い第２の電圧降下回路２００の動作が停止され
ているので、この期間の消費電力は極めて少なくされ、
これによって電池によるバックアップ動作が可能にされ
ている。
よって動作が停止され、省電力化が達成される。一方、
第１の電圧降下回路１００はこのスタンバイ期間も動作
しておシ、電圧ｖＤＤｌｎを形成し内部電源ライン１２
に供給している。すなわち、スタンバイ期間ではｖＤＤ
ｉｎの応答速度は第１の電圧降下回路１００による遅い
ものとなシ、ｖＤＤｌｎの定電圧性が多少損なわれるが
、一応、内部電源ライン１２にはＶｎＤｅｘｔ 、！：
’）も値の小さな電圧ｖＤＤ！ｎが供給されている。と
ころで、スタンバイ期間においてメモリ回路３００に流
れる電流は極めて少ないので、応答速度の遅い第１の電
圧降下回路１００からの電圧ｖＤＤｌｎでも、メモリ回
路３００におけるデータの安定記憶を十分に行なわせる
ことができる。しかも、このスタンバイ期間では、消費
電力の多い第２の電圧降下回路２００の動作が停止され
ているので、この期間の消費電力は極めて少なくされ、
これによって電池によるバックアップ動作が可能にされ
ている。
第３図は第２図の実施例回路を具体化した回路図であり
、第２図と対応する箇所には同一符号を付している。
、第２図と対応する箇所には同一符号を付している。
前記第１の電圧降下回路１００は、前記端子１１と内部
電源ライン１２との間にソース、ドレイン間が挿入され
た可変インピーダンス手段としてのＰチャネルＭＯ８）
ランジスタ１０１゜内部電源ライン１２とアースとの間
に直列接続され、内部電源ライン１２における電圧ｖＤ
Ｄｌｎを所定の抵抗比に応じて分割する２つの抵抗１０
２．１０３．前記端子１ノとアースとの間に直列接続さ
れた抵抗１０４およびＮチャネルＭＯ８）ランジスタ１
０５からなる直列回路、前記端子１１とアースとの間に
直列接続されたＰチャネルＭＯ８）ランジスタ１０６お
よび抵抗１０７からなる直列回路を備えている。そして
、上記２つの抵抗１０２，１０３の直列接続点の電圧ｖ
１がＭＯＳ ）ランゾスタ１０５のダートに供給されて
おり、上記抵抗１０４とＭＯＳ ）ランジスタ１０５の
直列接続点の電圧ｖ２がＭＯＳ ）ランジスタ１０６の
ダートに供給されており、さらに上記ＭＯＳトランジス
タ１０６と抵抗１０７の直列接続点の電圧ｖ３が前記Ｍ
Ｏ８）ランジスタ１０１のダートに供給されている。
電源ライン１２との間にソース、ドレイン間が挿入され
た可変インピーダンス手段としてのＰチャネルＭＯ８）
ランジスタ１０１゜内部電源ライン１２とアースとの間
に直列接続され、内部電源ライン１２における電圧ｖＤ
Ｄｌｎを所定の抵抗比に応じて分割する２つの抵抗１０
２．１０３．前記端子１ノとアースとの間に直列接続さ
れた抵抗１０４およびＮチャネルＭＯ８）ランジスタ１
０５からなる直列回路、前記端子１１とアースとの間に
直列接続されたＰチャネルＭＯ８）ランジスタ１０６お
よび抵抗１０７からなる直列回路を備えている。そして
、上記２つの抵抗１０２，１０３の直列接続点の電圧ｖ
１がＭＯＳ ）ランゾスタ１０５のダートに供給されて
おり、上記抵抗１０４とＭＯＳ ）ランジスタ１０５の
直列接続点の電圧ｖ２がＭＯＳ ）ランジスタ１０６の
ダートに供給されており、さらに上記ＭＯＳトランジス
タ１０６と抵抗１０７の直列接続点の電圧ｖ３が前記Ｍ
Ｏ８）ランジスタ１０１のダートに供給されている。
この第１の電圧降下回路１００内に設けられている抵抗
１０２，１０３，１０４，１０７はいずれも、たとえば
不純物が導入されていない多結晶シリコンによって構成
されており、その値は１００以上に設定されている。
１０２，１０３，１０４，１０７はいずれも、たとえば
不純物が導入されていない多結晶シリコンによって構成
されており、その値は１００以上に設定されている。
前記第２の電圧降下回路２００は、前記端子１１と内部
電源ライン１２との間にソース、ドレイン間が挿入され
た可変インーーダンス手段としてのＰチャネルＭＯ８）
ランジスタ２０１゜前記端子１１に与えられる外部電源
電圧ｖＤＤｅｘｔよシも値が小さい一定した基準電圧ｖ
ｒｏｆを発生する基準電圧発生回路２１０．上記基準電
圧Ｖｒ＠ｆと内部電源ライン１２における電圧ｖＤＤｌ
ｎとを比較する差動増幅回路２２０を備えている。
電源ライン１２との間にソース、ドレイン間が挿入され
た可変インーーダンス手段としてのＰチャネルＭＯ８）
ランジスタ２０１゜前記端子１１に与えられる外部電源
電圧ｖＤＤｅｘｔよシも値が小さい一定した基準電圧ｖ
ｒｏｆを発生する基準電圧発生回路２１０．上記基準電
圧Ｖｒ＠ｆと内部電源ライン１２における電圧ｖＤＤｌ
ｎとを比較する差動増幅回路２２０を備えている。
上記基準電圧発生回路２１０は、前記端子１１とアース
との間に直列接続されている１つのＰチャネルＭＯ８）
ランジスタ２１１およびｎ個のＮチャネルＭＯ８）ラン
ジスタ２１２，２２２゜・・・によって構成されておシ
、上記ＭＯ８）ランジスタ２１１のダートにはチップイ
ネーブル信号σ１′が供給され、ｎ個のＭＯＳ ）ラン
ノスタ２１２゜２１２１・・・の各ｒ−トはそれぞれの
ドレインに接続されている。この基準電圧発生回路２１
０は、チップイネーブル信号ＣＥが′０”レベルにされ
、ＭＯＳトランジスタ２１１がオン状態にされたときに
のみ、ＭＯＳトランジスタ２１１およびｎ個のＭＯＳ
）ランジスタ２１２，２１２゜・・・の直列接続点から
、各ＭＯ８）ランジスタ２１２のしきい値電圧Ｖオのｎ
倍の電圧を基準電圧Ｖｒｅｆとして発生する。
との間に直列接続されている１つのＰチャネルＭＯ８）
ランジスタ２１１およびｎ個のＮチャネルＭＯ８）ラン
ジスタ２１２，２２２゜・・・によって構成されておシ
、上記ＭＯ８）ランジスタ２１１のダートにはチップイ
ネーブル信号σ１′が供給され、ｎ個のＭＯＳ ）ラン
ノスタ２１２゜２１２１・・・の各ｒ−トはそれぞれの
ドレインに接続されている。この基準電圧発生回路２１
０は、チップイネーブル信号ＣＥが′０”レベルにされ
、ＭＯＳトランジスタ２１１がオン状態にされたときに
のみ、ＭＯＳトランジスタ２１１およびｎ個のＭＯＳ
）ランジスタ２１２，２１２゜・・・の直列接続点から
、各ＭＯ８）ランジスタ２１２のしきい値電圧Ｖオのｎ
倍の電圧を基準電圧Ｖｒｅｆとして発生する。
上記差動増幅回路２２０は、前記端子１１とアースとの
間に直列接続されているＰチャネルＭＯ８トランジスタ
２２１および２つのＮチャネルＭＯ８）ランジスタ２２
２，２２３、端子１１とアースとの間に直列接続されて
いるＰチャネルＭＯ８）ランノスタ２２４および２つの
ＮチャネルＭＯ８）ランジスタ２２５．２２６、インバ
ータ２２７とから構成されている。そして上記２つのＰ
チャネルＭＯ８）ランノスタ２２１゜２２４のダートが
接続され、さらにこの接続点はＭＯＳ ）ランジスタ２
２４および２２５の直列接続点２２８に接続されている
。上記ＭＯ８）ランジスタ２２３のダートには前記基準
電圧ｖｒｅｆが供給されている。上記ＭＯ８）ランジス
タ２２６のダートには内部電源ライン１２の電圧ｖＤＤ
ｉｎが供給されている。上記２つのＭＯＳ ）ランジス
タ２２２．２２５のダートには、上記インバータ２２７
を介してチップイネーブル信号ＣＥが並列的に供給され
ている。そして上記２つのＭＯＳ ）ランノスタ２２１
．２２２の直列接続点に発生する電圧Ｖｌｌが前記ＭＯ
８）ランジスタ２０１のケ０−トに供給されている。
間に直列接続されているＰチャネルＭＯ８トランジスタ
２２１および２つのＮチャネルＭＯ８）ランジスタ２２
２，２２３、端子１１とアースとの間に直列接続されて
いるＰチャネルＭＯ８）ランノスタ２２４および２つの
ＮチャネルＭＯ８）ランジスタ２２５．２２６、インバ
ータ２２７とから構成されている。そして上記２つのＰ
チャネルＭＯ８）ランノスタ２２１゜２２４のダートが
接続され、さらにこの接続点はＭＯＳ ）ランジスタ２
２４および２２５の直列接続点２２８に接続されている
。上記ＭＯ８）ランジスタ２２３のダートには前記基準
電圧ｖｒｅｆが供給されている。上記ＭＯ８）ランジス
タ２２６のダートには内部電源ライン１２の電圧ｖＤＤ
ｉｎが供給されている。上記２つのＭＯＳ ）ランジス
タ２２２．２２５のダートには、上記インバータ２２７
を介してチップイネーブル信号ＣＥが並列的に供給され
ている。そして上記２つのＭＯＳ ）ランノスタ２２１
．２２２の直列接続点に発生する電圧Ｖｌｌが前記ＭＯ
８）ランジスタ２０１のケ０−トに供給されている。
なお、第３図回路では、内部電源ライン１２とアースと
の間に電圧平滑用のコンデンサ１６が挿入されている。
の間に電圧平滑用のコンデンサ１６が挿入されている。
いま第１の電圧降下回路において、電圧ｖＤＤｔｈ□が
３．２ｖのときに電圧Ｖ！がたとえば０．８ｖになるよ
うに２つの抵抗１０２，１０３の抵抗比が設定されてい
る。そして予めＭＯＳ ）ランジスタ１０５のしきい値
電圧がＯ，ＳＶに設定されているとすれば、ｖＤＤｌｎ
が３．２ｖから上昇すると、上記ＭＯ８）ランジスタ１
０５はオン状態にされ、電圧ｖ２はＯｖに近い値にされ
る。
３．２ｖのときに電圧Ｖ！がたとえば０．８ｖになるよ
うに２つの抵抗１０２，１０３の抵抗比が設定されてい
る。そして予めＭＯＳ ）ランジスタ１０５のしきい値
電圧がＯ，ＳＶに設定されているとすれば、ｖＤＤｌｎ
が３．２ｖから上昇すると、上記ＭＯ８）ランジスタ１
０５はオン状態にされ、電圧ｖ２はＯｖに近い値にされ
る。
するとＭＯＳ ）ランジスタ１０６はオン状態にされ、
電圧ｖ３はｖＤＤｏｘｔたとえば５ｖに近い値となって
ＭＯＳ ）ランジスタ１０１のインピーダンスは比較的
高くされる。これによシ、このＭＯＳトランジスタ１０
１で大きな電圧降下が生じ、ｖＤＤｌｎは下げられる。
電圧ｖ３はｖＤＤｏｘｔたとえば５ｖに近い値となって
ＭＯＳ ）ランジスタ１０１のインピーダンスは比較的
高くされる。これによシ、このＭＯＳトランジスタ１０
１で大きな電圧降下が生じ、ｖＤＤｌｎは下げられる。
一方、ｖＩ）Ｄｌｎが３，２ｖから低下すると、ＭＯＳ
トランジスタ１０５はオフ状態にされ、電圧ｖ２はｖＤ
ＤｏＸｔ（５ｖ）に近い値にされる。するとＭＯＳ ）
ランジスタ１０６はオフ状態にされ、電圧ｖ３はアース
電圧（Ｏｖ）に近い値となりてＭＯＳ ）ランジスタ１
０１のインピーダンスは比較的低くされる。これによシ
、このＭＯＳ ）ランジスタ１０１における降下電圧は
小さなものにされ、ｖＤＤｉｎは上げられる。このよう
にしてこの第１の電圧降下回路１００でｖＤＤｌｎが形
成される。そしてこの第１の電圧降下回路１００は、前
記チッゾイネープル信号ＣＥとは無関係に常時動作する
ものであるが、直流貫通電流が流れている経路、すなわ
ち２つの抵抗１０２゜１０３からなる直列回路、抵抗１
０４およびＭＯＳ ）ランジスタ１０５からなる直列回
路、ＭＯＳ ） ９ンジスタ１０６および抵抗１０７か
らなる直列回路にはそれぞれ、１００以上の値を持つ抵
抗が少なくとも１つは挿入されている。このため、”ｏ
ｎｅｘｔＯ値を５ｖとすると、この第１の電圧降下回路
１００に流れる電流は高９数十ｎＡ程度のものになる。
トランジスタ１０５はオフ状態にされ、電圧ｖ２はｖＤ
ＤｏＸｔ（５ｖ）に近い値にされる。するとＭＯＳ ）
ランジスタ１０６はオフ状態にされ、電圧ｖ３はアース
電圧（Ｏｖ）に近い値となりてＭＯＳ ）ランジスタ１
０１のインピーダンスは比較的低くされる。これによシ
、このＭＯＳ ）ランジスタ１０１における降下電圧は
小さなものにされ、ｖＤＤｉｎは上げられる。このよう
にしてこの第１の電圧降下回路１００でｖＤＤｌｎが形
成される。そしてこの第１の電圧降下回路１００は、前
記チッゾイネープル信号ＣＥとは無関係に常時動作する
ものであるが、直流貫通電流が流れている経路、すなわ
ち２つの抵抗１０２゜１０３からなる直列回路、抵抗１
０４およびＭＯＳ ）ランジスタ１０５からなる直列回
路、ＭＯＳ ） ９ンジスタ１０６および抵抗１０７か
らなる直列回路にはそれぞれ、１００以上の値を持つ抵
抗が少なくとも１つは挿入されている。このため、”ｏ
ｎｅｘｔＯ値を５ｖとすると、この第１の電圧降下回路
１００に流れる電流は高９数十ｎＡ程度のものになる。
第２の電圧降下回路２００では、チッゾイネーブル信号
ＣＥが′１＃レベルにされているとき、基準電圧発生回
路２１０内のＭＯＳ ）ランノスタ２１ノがオフ状態に
される。したがってこのとき、この回路２１０に流れる
電流は０にされる。さらに信号ＣＥが１”レベルにされ
ているとき、差動増幅回路２２０内の２つのＭＯＳトラ
ンジスタ２２２．２２５が共にオフ状態にされるので、
この回路２２σに流れる電流もＯＫされる。すなわち、
この期間ではこの第２の電圧降下回路２００の動作が停
止されて、省電力化が達成されている。
ＣＥが′１＃レベルにされているとき、基準電圧発生回
路２１０内のＭＯＳ ）ランノスタ２１ノがオフ状態に
される。したがってこのとき、この回路２１０に流れる
電流は０にされる。さらに信号ＣＥが１”レベルにされ
ているとき、差動増幅回路２２０内の２つのＭＯＳトラ
ンジスタ２２２．２２５が共にオフ状態にされるので、
この回路２２σに流れる電流もＯＫされる。すなわち、
この期間ではこの第２の電圧降下回路２００の動作が停
止されて、省電力化が達成されている。
チップイネーブル信号頁が′０”レベルにされていると
き、基準電圧発生回路２１０内のＭＯＳ ）ランジスタ
２１１がオン状態にされ、ｎ個のＭＯＳ ）ランノスタ
２１２．２１２１・・・に電流が流れて基準電圧ｖｒｅ
ｆが発生される。一方、このとき、差動増幅回路２２０
内の２つのＭＯＳトランジスタ２２２．２２５がオン状
態にされて、駆動用の２つのＭＯＳ ）ランジスタ２２
３゜２２６および負荷用の２つのＭＯＳ トランジスタ
２２１．２２４が動作し得る状態にされる。このとき、
駆動用の２つのＭＯＳ ）ランゾスタ２２３゜２２６の
ｒ−）に供給されている電圧Ｖｒｅｆ。
き、基準電圧発生回路２１０内のＭＯＳ ）ランジスタ
２１１がオン状態にされ、ｎ個のＭＯＳ ）ランノスタ
２１２．２１２１・・・に電流が流れて基準電圧ｖｒｅ
ｆが発生される。一方、このとき、差動増幅回路２２０
内の２つのＭＯＳトランジスタ２２２．２２５がオン状
態にされて、駆動用の２つのＭＯＳ ）ランジスタ２２
３゜２２６および負荷用の２つのＭＯＳ トランジスタ
２２１．２２４が動作し得る状態にされる。このとき、
駆動用の２つのＭＯＳ ）ランゾスタ２２３゜２２６の
ｒ−）に供給されている電圧Ｖｒｅｆ。
ｖＤＤｌｎの大小関係に応じて電圧Ｖｌｌが設定され、
この電圧ＶｌｌによってＭＯＳ ）ランジスタ２０１が
ｒ−）制御されることによって電圧ｖＤＤｉｎとｖｒｅ
ｆとが一致するようにＭＯＳ ）ランノスタ２０１のイ
ンピーダンスが設定される。
この電圧ＶｌｌによってＭＯＳ ）ランジスタ２０１が
ｒ−）制御されることによって電圧ｖＤＤｉｎとｖｒｅ
ｆとが一致するようにＭＯＳ ）ランノスタ２０１のイ
ンピーダンスが設定される。
第４図（、）は上記第３図中の第２の電圧降下回路２０
０における各電圧変化を示す特性図であシ、横軸には時
間が、縦軸には電圧がそれぞれとられている。なお、第
４図中の電圧Ｖｒｚは、前記直列接続点２２８の電圧で
ある。第４図に示すように、外部電源電圧ＶＤＤ、ｘｔ
が変化しても、電圧ＶＤＤｉｎは速い応答速度でもって
Ｖｒｅｆと一致するように制御されていることがわかる
。
０における各電圧変化を示す特性図であシ、横軸には時
間が、縦軸には電圧がそれぞれとられている。なお、第
４図中の電圧Ｖｒｚは、前記直列接続点２２８の電圧で
ある。第４図に示すように、外部電源電圧ＶＤＤ、ｘｔ
が変化しても、電圧ＶＤＤｉｎは速い応答速度でもって
Ｖｒｅｆと一致するように制御されていることがわかる
。
第４図（ｂ）は第３図中の内部電源ライン１２の消費電
流Ｉｉｎの変化を示す特性図である。なお、第４図（ｂ
）中の電流Ｉ。ｘｔは外部から供給される電流である。
流Ｉｉｎの変化を示す特性図である。なお、第４図（ｂ
）中の電流Ｉ。ｘｔは外部から供給される電流である。
■ｅｘｔとＩｉｎとの差であるこの第２の電圧降下回路
２００の消費電流ＩＯの平均値は２ｍＡ程度である。
２００の消費電流ＩＯの平均値は２ｍＡ程度である。
憤５図は第３図中の第１の電圧降下回路１００の動作開
始時における各電圧変化を示す特性図である。図示する
ように動作開始後、約３００ｍ５ｅｃでｖＤＤｌｎの値
が３．２ｖに達している。
始時における各電圧変化を示す特性図である。図示する
ように動作開始後、約３００ｍ５ｅｃでｖＤＤｌｎの値
が３．２ｖに達している。
なお、この発明は上記実施例に限定されるものではなく
種々の変形が可能であることはいうまでもない。たとえ
ば、第１の電圧降下回路１００は必ずしも第３図のよう
なものでなくとも良く、要するに消費電力が第２の電圧
降下回路２００よ勺も少ないものであればどのようガも
のであってもよい。たとえば、第３図中の第２の電圧降
下回路２００において、チップイネーブル信号ＣＥによ
って制御されるＭＯＳ ）ランジスタ２１１の代シに高
抵抗を用い、ＭＯＳトランジスタ２２２，２２５を取り
除き、残シのＭＯＳ ）ランジスタの素子寸法を十分に
小さくすることによって、第２の電圧降下回路２００を
低消費電力化したものを用いるようにしてもよい。
種々の変形が可能であることはいうまでもない。たとえ
ば、第１の電圧降下回路１００は必ずしも第３図のよう
なものでなくとも良く、要するに消費電力が第２の電圧
降下回路２００よ勺も少ないものであればどのようガも
のであってもよい。たとえば、第３図中の第２の電圧降
下回路２００において、チップイネーブル信号ＣＥによ
って制御されるＭＯＳ ）ランジスタ２１１の代シに高
抵抗を用い、ＭＯＳトランジスタ２２２，２２５を取り
除き、残シのＭＯＳ ）ランジスタの素子寸法を十分に
小さくすることによって、第２の電圧降下回路２００を
低消費電力化したものを用いるようにしてもよい。
以上説明したようにこの発明によれば１外部電源電圧よ
シも値が小さい電圧を常に安定して得ることが可能であ
シ、シかもスタンバイ期間には消費電力を低減化するこ
とができる電圧降下回路が提供できる。
シも値が小さい電圧を常に安定して得ることが可能であ
シ、シかもスタンバイ期間には消費電力を低減化するこ
とができる電圧降下回路が提供できる。
第１図は従来の電圧降下回路の回路図、第２図はこの発
明の一実施例による構成を示すブロック図、第３図はＭ
２図の具体的回路図、第４図および第５図はそれぞれ第
３図回路の特性図である。 １１・・・端子、１２・・・内部電源ライン、１００・
・・第１の電圧降下回路、２０Ｑ・・・第２の電圧降下
回路、３ｏｏ・・・メモリ回路、２１ｏ・・・基準電圧
発生回路、２２ｏ・・・差動増幅回路。 出願人代理人 弁理士 鈴 江 武 彦ｓ１図 第２図 Ｅ 第３図 １
明の一実施例による構成を示すブロック図、第３図はＭ
２図の具体的回路図、第４図および第５図はそれぞれ第
３図回路の特性図である。 １１・・・端子、１２・・・内部電源ライン、１００・
・・第１の電圧降下回路、２０Ｑ・・・第２の電圧降下
回路、３ｏｏ・・・メモリ回路、２１ｏ・・・基準電圧
発生回路、２２ｏ・・・差動増幅回路。 出願人代理人 弁理士 鈴 江 武 彦ｓ１図 第２図 Ｅ 第３図 １
Claims (5)
- （１） 内部電源ラインを有し、内部消費電力を低減さ
せるスタンバイ期間が設定された半導体集積回路内に形
成され、少なくとも上記スタンバイ期間には動作して外
部電源電圧よりも値が小さい電圧を形成し上記内部電源
ラインに供給する第１の電圧降下手段と、上記スタンバ
イ期間以外の期間に動作して外部電源電圧よシも値が小
さい電圧を形成し上記内部電源ラインに供給する第２の
電圧降下手段とを具備したことを特徴とする電圧降下回
路。 - （２）前記第１の電圧降下手段の動作時における消費電
力が、前記第２の電圧降下手段のそれよシも少なくされ
ている特許請求の範囲第１項に記載の電圧降下回路。 - （３）前記内部電源ラインには実効チャネル長が１μｍ
以下のＭＯＳ ）ランジスタを含む内部回路が接続され
ている特許請求の範囲第１項に記載の電圧降下回路。 - （４）前記内部回路がメモリセルを含む回路である特許
請求の範囲第３項に記載の電圧降下回路。 - （５）前記第１の電圧降下手段は、各直流貫通電流の流
れる経路に少なくとも１００以上の抵抗値を有する抵抗
が挿入されている特許請求の範囲第１項に記載の電圧降
下回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59032068A JPS60176121A (ja) | 1984-02-22 | 1984-02-22 | 電圧降下回路 |
| DE8484113078T DE3481957D1 (de) | 1984-02-22 | 1984-10-30 | Halbleiteranordnung. |
| EP84113078A EP0157905B1 (en) | 1984-02-22 | 1984-10-30 | Semiconductor device |
| US06/667,417 US4683382A (en) | 1984-02-22 | 1984-11-01 | Power-saving voltage supply |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59032068A JPS60176121A (ja) | 1984-02-22 | 1984-02-22 | 電圧降下回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60176121A true JPS60176121A (ja) | 1985-09-10 |
| JPH0547848B2 JPH0547848B2 (ja) | 1993-07-19 |
Family
ID=12348556
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59032068A Granted JPS60176121A (ja) | 1984-02-22 | 1984-02-22 | 電圧降下回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4683382A (ja) |
| EP (1) | EP0157905B1 (ja) |
| JP (1) | JPS60176121A (ja) |
| DE (1) | DE3481957D1 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USRE35645E (en) * | 1988-03-14 | 1997-10-28 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device having a test mode setting circuit |
| JP2005537768A (ja) * | 2002-08-28 | 2005-12-08 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 状態保持回路の電力消費量を減少させる方法、状態保持回路および電子装置 |
| JP2006039788A (ja) * | 2004-07-26 | 2006-02-09 | Renesas Technology Corp | 半導体集積回路装置 |
Families Citing this family (63)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2721151B2 (ja) * | 1986-04-01 | 1998-03-04 | 株式会社東芝 | 半導体集積回路装置 |
| JPS6370451A (ja) * | 1986-09-11 | 1988-03-30 | Mitsubishi Electric Corp | 半導体集積回路 |
| US4730122A (en) * | 1986-09-18 | 1988-03-08 | International Business Machines Corporation | Power supply adapter systems |
| EP0284276A3 (en) * | 1987-03-16 | 1990-10-03 | Donald S. Stern | Selective power gating |
| NL8701472A (nl) * | 1987-06-24 | 1989-01-16 | Philips Nv | Geintegreerde schakeling met meegeintegreerde, voedingsspanningsverlagende spanningsregelaar. |
| JPH01100788A (ja) * | 1987-10-13 | 1989-04-19 | Hitachi Ltd | 半導体集積回路装置 |
| US5272393A (en) * | 1987-11-24 | 1993-12-21 | Hitachi, Ltd. | Voltage converter of semiconductor device |
| US5402375A (en) * | 1987-11-24 | 1995-03-28 | Hitachi, Ltd | Voltage converter arrangement for a semiconductor memory |
| JPH01258459A (ja) * | 1988-04-08 | 1989-10-16 | Seikosha Co Ltd | 電池を電源とした集積回路 |
| JPH02136097A (ja) * | 1988-11-17 | 1990-05-24 | Canon Inc | 電源装置 |
| KR910005599B1 (ko) * | 1989-05-01 | 1991-07-31 | 삼성전자 주식회사 | 고밀도 반도체 메모리장치의 전원 공급전압 변환회로 |
| KR920010749B1 (ko) * | 1989-06-10 | 1992-12-14 | 삼성전자 주식회사 | 반도체 집적소자의 내부전압 변환회로 |
| JP3124781B2 (ja) * | 1990-03-30 | 2001-01-15 | 富士通株式会社 | 半導体集積回路装置 |
| JPH03283562A (ja) * | 1990-03-30 | 1991-12-13 | Sony Corp | 半導体集積回路装置 |
| JP2778199B2 (ja) * | 1990-04-27 | 1998-07-23 | 日本電気株式会社 | 内部降圧回路 |
| US5220206A (en) * | 1990-06-29 | 1993-06-15 | Analog Devices, Inc. | Control apparatus with improved recovery from power reduction, and storage device therefor |
| US5229709A (en) * | 1990-06-29 | 1993-07-20 | U.S. Philips Corp. | Integrated circuit with temperature compensation |
| JP3001014B2 (ja) * | 1991-03-13 | 2000-01-17 | 富士通株式会社 | バイアス電圧発生回路 |
| JP3076097B2 (ja) * | 1991-08-26 | 2000-08-14 | 日本電気株式会社 | 基準電位発生回路 |
| JPH05314769A (ja) * | 1992-05-13 | 1993-11-26 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| US5781784A (en) * | 1992-07-09 | 1998-07-14 | Zilog, Inc. | Dynamic power management of solid state memories |
| US6005436A (en) * | 1992-10-07 | 1999-12-21 | Matsushita Electric Industrial Co., Ltd. | Internal reduced-voltage generator for semiconductor integrated circuit |
| JP2925422B2 (ja) * | 1993-03-12 | 1999-07-28 | 株式会社東芝 | 半導体集積回路 |
| JPH07105682A (ja) * | 1993-10-06 | 1995-04-21 | Nec Corp | ダイナミックメモリ装置 |
| US5440519A (en) * | 1994-02-01 | 1995-08-08 | Micron Semiconductor, Inc. | Switched memory expansion buffer |
| JP3571770B2 (ja) * | 1994-09-16 | 2004-09-29 | キヤノン株式会社 | 光電変換装置 |
| DE69525554T2 (de) * | 1994-10-19 | 2002-06-20 | Intel Corp | Spannungsversorgungen für flash-speicher |
| US5594360A (en) * | 1994-10-19 | 1997-01-14 | Intel Corporation | Low current reduced area programming voltage detector for flash memory |
| US5539338A (en) * | 1994-12-01 | 1996-07-23 | Analog Devices, Inc. | Input or output selectable circuit pin |
| KR0172371B1 (ko) * | 1995-04-26 | 1999-03-30 | 윤종용 | 반도체 메모리장치의 전원전압 발생회로 |
| US5712589A (en) * | 1995-05-30 | 1998-01-27 | Motorola Inc. | Apparatus and method for performing adaptive power regulation for an integrated circuit |
| US6888444B1 (en) | 1995-11-08 | 2005-05-03 | Matsushita Electric Industrial Co., Ltd. | Signal transmitting circuit, signal receiving circuit, signal transmitting/receiving circuit, signal transmitting method, signal receiving method, signal transmitting/receiving method, semiconductor integrated circuit, and control method thereof |
| KR100466457B1 (ko) | 1995-11-08 | 2005-06-16 | 마츠시타 덴끼 산교 가부시키가이샤 | 신호전송회로,신호수신회로및신호송수신회로,신호전송방법,신호수신방법및신호송수신방법과반도체집적회로및그제어방법 |
| JP3592423B2 (ja) * | 1996-01-26 | 2004-11-24 | 株式会社ルネサステクノロジ | 半導体集積回路装置 |
| JP3319960B2 (ja) * | 1996-10-17 | 2002-09-03 | 富士通株式会社 | 半導体装置 |
| US5898235A (en) * | 1996-12-31 | 1999-04-27 | Stmicroelectronics, Inc. | Integrated circuit with power dissipation control |
| DE19816806B4 (de) * | 1998-04-16 | 2012-07-12 | Robert Bosch Gmbh | Zwei elektronische Schaltungen zur Stromregelung mit parallelgeschalteten Stellgliedern mit temperaturabhängiger Aufteilung der Teilströme |
| JP2000021170A (ja) * | 1998-04-30 | 2000-01-21 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| JP3802239B2 (ja) * | 1998-08-17 | 2006-07-26 | 株式会社東芝 | 半導体集積回路 |
| US6333671B1 (en) | 1999-11-03 | 2001-12-25 | International Business Machines Corporation | Sleep mode VDD detune for power reduction |
| JP4583588B2 (ja) * | 2000-12-08 | 2010-11-17 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| US6661279B2 (en) * | 2001-04-11 | 2003-12-09 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit which outputs first internal power supply voltage and second internal power supply voltage lower than first internal supply power voltage |
| JP2003051548A (ja) * | 2001-08-06 | 2003-02-21 | Sharp Corp | 半導体集積回路装置およびそれを用いた携帯端末 |
| US6819165B2 (en) * | 2002-05-30 | 2004-11-16 | Analog Devices, Inc. | Voltage regulator with dynamically boosted bias current |
| US6897715B2 (en) * | 2002-05-30 | 2005-05-24 | Analog Devices, Inc. | Multimode voltage regulator |
| US6707747B2 (en) * | 2002-07-08 | 2004-03-16 | Micron Technology, Inc. | Dynamic input thresholds for semiconductor devices |
| JP2004047810A (ja) * | 2002-07-12 | 2004-02-12 | Renesas Technology Corp | 半導体集積回路 |
| US20040212421A1 (en) * | 2003-02-25 | 2004-10-28 | Junichi Naka | Standard voltage generation circuit |
| KR100629258B1 (ko) * | 2003-03-20 | 2006-09-29 | 삼성전자주식회사 | 내부 전압 발생회로 |
| KR100558477B1 (ko) * | 2003-04-28 | 2006-03-07 | 삼성전자주식회사 | 반도체 장치의 내부 전압 발생회로 |
| JP3768202B2 (ja) * | 2003-05-13 | 2006-04-19 | 松下電器産業株式会社 | 半導体集積回路 |
| TWI293464B (en) * | 2003-07-08 | 2008-02-11 | Winbond Electronics Corp | Two phase internal voltage generator |
| JP2005107948A (ja) * | 2003-09-30 | 2005-04-21 | Seiko Instruments Inc | ボルテージ・レギュレータ |
| US7042280B1 (en) * | 2003-12-15 | 2006-05-09 | National Semiconductor Corporation | Over-current protection circuit |
| DE102004001577B4 (de) * | 2004-01-10 | 2007-08-02 | Infineon Technologies Ag | Halbleiter-Speicherschaltung und Verfahren zum Betreiben derselben in einem Bereitschaftsmodus |
| JP4488800B2 (ja) * | 2004-06-14 | 2010-06-23 | 株式会社ルネサステクノロジ | 半導体集積回路装置 |
| US7154794B2 (en) * | 2004-10-08 | 2006-12-26 | Lexmark International, Inc. | Memory regulator system with test mode |
| US7219244B2 (en) * | 2005-08-25 | 2007-05-15 | International Business Machines Corporation | Control circuitry for power gating virtual power supply rails at differing voltage potentials |
| DE102008027392B4 (de) | 2008-06-09 | 2019-03-21 | Atmel Corp. | Schaltung und Verfahren zum Betrieb einer Schaltung |
| JP5241641B2 (ja) * | 2009-07-27 | 2013-07-17 | 三洋電機株式会社 | 半導体集積回路 |
| DE102019116700B4 (de) | 2018-07-10 | 2021-03-04 | Elmos Semiconductor Se | Stützkondensatorfreier Low-Drop-Spannungsregler mit großem Spannungsbereich mit einem DIMOS Transistor und Verfahren zu dessen Betrieb |
| DE102018116667B4 (de) * | 2018-07-10 | 2021-03-04 | Elmos Semiconductor Se | Stützkondensatorfreier Low-Drop-Spannungsregler mit großem Spannungsbereich mit einem DIMOS- und einem NMOS-Transistor als Lasttransistor und Spannungsreglersystem |
| DE102018116669B4 (de) * | 2018-07-10 | 2021-03-04 | Elmos Semiconductor Se | Verfahren zum Betrieb eines stützkondensatorfreien Low-Drop-Spannungsreglers mit großem Spannungsbereich |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4054830A (en) * | 1974-03-25 | 1977-10-18 | Landis Tool Company | Regulated power supply |
| JPS54137246A (en) * | 1978-04-17 | 1979-10-24 | Oki Electric Ind Co Ltd | Memory unit |
| GB2034937B (en) * | 1978-11-14 | 1983-01-06 | Philips Electronic Associated | Regulated power supply |
| JPS56153415A (en) * | 1980-04-28 | 1981-11-27 | Shindengen Electric Mfg Co Ltd | Parallel redundancy regulated power supply device |
| US4482985A (en) * | 1981-04-17 | 1984-11-13 | Hitachi, Ltd. | Semiconductor integrated circuit |
| US4390833A (en) * | 1981-05-22 | 1983-06-28 | Rockwell International Corporation | Voltage regulator circuit |
| IT1211141B (it) * | 1981-12-04 | 1989-09-29 | Ates Componenti Elettron | Circuito limitatore-trasduttore disegnali in alternata codificati in forma binaria, come stadio d'ingresso di un circuito integrato a igfet. |
| US4581551A (en) * | 1984-03-28 | 1986-04-08 | Motorola, Inc. | Input/output circuit for use with various voltages |
-
1984
- 1984-02-22 JP JP59032068A patent/JPS60176121A/ja active Granted
- 1984-10-30 EP EP84113078A patent/EP0157905B1/en not_active Expired
- 1984-10-30 DE DE8484113078T patent/DE3481957D1/de not_active Expired - Lifetime
- 1984-11-01 US US06/667,417 patent/US4683382A/en not_active Expired - Lifetime
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USRE35645E (en) * | 1988-03-14 | 1997-10-28 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device having a test mode setting circuit |
| JP2005537768A (ja) * | 2002-08-28 | 2005-12-08 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 状態保持回路の電力消費量を減少させる方法、状態保持回路および電子装置 |
| JP2006039788A (ja) * | 2004-07-26 | 2006-02-09 | Renesas Technology Corp | 半導体集積回路装置 |
| JP4666342B2 (ja) * | 2004-07-26 | 2011-04-06 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置 |
| USRE43222E1 (en) | 2004-07-26 | 2012-03-06 | Renesas Electronics Corporation | Semiconductor integrated circuit device |
| USRE44229E1 (en) | 2004-07-26 | 2013-05-21 | Renesas Electronics Corporation | Semiconductor integrated circuit device |
| USRE45118E1 (en) | 2004-07-26 | 2014-09-09 | Renesas Electronics Corporation | Semiconductor integrated circuit device |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3481957D1 (de) | 1990-05-17 |
| US4683382A (en) | 1987-07-28 |
| JPH0547848B2 (ja) | 1993-07-19 |
| EP0157905A2 (en) | 1985-10-16 |
| EP0157905A3 (en) | 1987-07-29 |
| EP0157905B1 (en) | 1990-04-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS60176121A (ja) | 電圧降下回路 | |
| US6661279B2 (en) | Semiconductor integrated circuit which outputs first internal power supply voltage and second internal power supply voltage lower than first internal supply power voltage | |
| US5430682A (en) | Semiconductor integrated circuit device having internal step-down power voltage generator with auxiliary current path for keeping step-down power voltage constant | |
| KR900004725B1 (ko) | 전원전압 강하회로 | |
| US5039877A (en) | Low current substrate bias generator | |
| JP3239581B2 (ja) | 半導体集積回路の製造方法及び半導体集積回路 | |
| JPH06266452A (ja) | 半導体集積回路 | |
| JP2786572B2 (ja) | ビット線の電圧スイングが制限された半導体メモリ用センス回路 | |
| JPH079754B2 (ja) | 電源供給電圧変換回路 | |
| JPH08221980A (ja) | バイアス電圧発生回路 | |
| US6798276B2 (en) | Reduced potential generation circuit operable at low power-supply potential | |
| US6385117B2 (en) | Negative voltage generating circuit with high control responsiveness which can be formed using transistor with low breakdown voltage and semiconductor memory device including the same | |
| JP2002373942A (ja) | 半導体集積回路 | |
| JP3423957B2 (ja) | 降圧回路 | |
| JP3494488B2 (ja) | 半導体装置 | |
| JPS61117915A (ja) | 遅延回路 | |
| JPH0115956B2 (ja) | ||
| JP3425956B2 (ja) | 電圧を安定にするための回路および方法 | |
| TW396604B (en) | Internal power supply voltage generating circuit and the method for controlling thereof | |
| JP3186034B2 (ja) | 基準電圧発生回路 | |
| US6628162B2 (en) | Semiconductor integrated circuit | |
| JPH09259585A (ja) | 半導体記憶装置 | |
| JP2009098801A (ja) | 電源回路及びそれを用いた内部電源電圧発生方法 | |
| JPH0778471A (ja) | 半導体集積回路 | |
| JP2001160295A (ja) | 半導体集積回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |