JP3592423B2 - 半導体集積回路装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、半導体集積回路装置に関し、特に、ダイナミック型ランダムアクセスメモリ（以下、ＤＲＡＭ）のような内部電源回路を有する半導体集積回路装置に関するものである。
【０００２】
【従来の技術】
ＤＲＡＭ等の半導体記憶装置の高集積化に伴う、ＭＯＳトランジスタのゲート長のスケールダウンの結果、トランジスタの信頼性確保とともに消費電力低減のためには、動作電源電圧の低電圧化が必須となっている。しかし、トランジスタ−トランジスタ論理（以下、ＴＴＬ）との互換性維持のため、半導体記憶装置の外部電圧レベルとしては従来の５Ｖを用いざるを得ない。
【０００３】
そこで、チップ内部に外部電源電圧ｅｘｔ．Ｖｃｃを５Ｖから３〜４Ｖ程度まで降圧させ、内部回路に供給する内部降圧回路を形成し、高信頼性、高速動作、低消費電力を満足させる方法が一般に採用されている。
【０００４】
また、ＤＲＡＭの高集積化によるメモリセル面積の指数関数的な減少にもかかわらず、十分なＳ／Ｎ比等やソフトエラー耐性を維持するためにメモリセルキャパシタの容量は一定以上が必要で、必然的にメモリセルキャパシタの絶縁膜厚は薄膜化されることになる。しかし、薄膜化には膜質の劣化やトンネル電流の増加という困難があり、これを緩和させるために、メモリセルプレート電位ＶｃｐをＶｃｃ／２とし絶縁膜中の電荷強度を減少させることが一般的である。
【０００５】
さらに、集積化が進むにつれてビット線間隔も非常に狭くなり、ビット線間の結合容量を介して隣接ビット線から受ける干渉ノイズが無視できなくなる。この対策として、ビット線対を隣り合って配置し、ビット線へのノイズをビット線対に共通に重畳させノイズをキャンセルすることが行なわれる。この場合、ビット線はスタンバイ時には、電源電圧をＶｃｃとするときＶｃｃ／２（プリチャージ電圧：ＶＢＬ）に設定されている。
【０００６】
以上のように、高集積化が進んだＤＲＡＭ等の半導体集積回路装置においては、外部電源こそ５Ｖ単一になっても、チップ内でその回路動作に必要なさまざまな電位を形成する内部電源回路を搭載している。
【０００７】
これらの内部電源回路の出力電位は、半導体集積回路装置内の内部回路の動作速度、動作マージン等に直接影響を与えるため、その出力電位は安定していることが必要である。
【０００８】
図７は、従来の内部降圧回路５００の構成を一部省略して示す回路図である。内部降圧回路５００は、ソースに電源電位ｅｘｔ．Ｖｃｃをそれぞれ受ける１対のＰチャネルＭＯＳトランジスタＰ２１およびＰ２２からなるカレントミラー回路と、ＰチャネルＭＯＳトランジスタＰ２２のドレインとドレインが接続し、ゲートに基準電位ＶＲＥＦ を受けるＮチャネルＭＯＳトランジスタＮ２２と、ＰチャネルＭＯＳトランジスタＰ２１のドレインとドレインが接続するＮチャネルＭＯＳトランジスタＮ２１と、ＮチャネルＭＯＳトランジスタＮ２１およびＮ２２のソースと接地電位Ｖｓｓとの間に接続され、ゲートに電源電位Ｖｃｃを受けるＮチャネルＭＯＳトランジスタＮ２３とを含む。
【０００９】
ＭＯＳトランジスタＰ２１，Ｐ２２，Ｎ２１，Ｎ２２およびＮ２３により、カレントミラー型の差動増幅回路が構成される。この場合、ＮチャネルＭＯＳトランジスタＮ２１およびＮ２２のゲートが差動増幅回路の第１および第２の入力ノードとなり、ＰチャネルＭＯＳトランジスタＰ２２のドレインと、ＮチャネルＭＯＳトランジスタＮ２２のドレインとの接続点が差動増幅回路の出力ノードとなる。
【００１０】
さらに、上記の構成では、ＮチャネルＭＯＳトランジスタＮ２３のゲート電位は、電源電位Ｖｃｃに固定される構成となっているが、たとえば、このゲートに差動増幅回路活性化信号が入力される構成として、この差動増幅器活性化信号により差動増幅回路の動作が制御される構成としてもよい。
【００１１】
内部降圧回路５００は、さらに、差動増幅回路の出力ノードの電位をゲートに受け、ソースに電源電位ｅｘｔ．Ｖｃｃを受け、ドレインがＮチャネルＭＯＳトランジスタＮ２１のゲートと接続するＰチャネルＭＯＳトランジスタＰ２３を含む。ＰチャネルＭＯＳトランジスタＰ２３のドレインの電位が、内部降圧電位ｉｎｔ．Ｖｃｃとして出力される。
【００１２】
すなわち、この内部降圧電位が基準電位ＶＲＥＦ よりも小さくなった場合、差動増幅回路に対する入力に電位差が生じ、その出力ノードの電位が、定常状態における電位よりも負側に変化する。すなわち、ＰチャネルＭＯＳトランジスタＰ２３のゲート電位が低下し、このトランジスタはより強くオン状態となるため、出力ノードの電位レベルは上昇する。
【００１３】
これに対して、出力ノード、すなわちＮチャネルＭＯＳトランジスタＮ２１のゲート電位が基準電位ＶＲＥＦ よりも上昇した場合、これに応じて、差動増幅回路の出力電位レベルも上昇する。このため、ＰチャネルＭＯＳトランジスタＰ２３のゲート電位も上昇する。したがって、ＰチャネルＭＯＳトランジスタＰ２３は、より弱くオンした状態となって、出力ノードすなわちＰチャネルＭＯＳトランジスタＰ２３のドレインの電位レベルは低下することになる。
【００１４】
以上の動作により、出力ノードの電位レベルｉｎｔ．Ｖｃｃは、基準電位ＶＲＥＦ と一致するように制御されることになる。
【００１５】
この場合、出力ノードの電位レベルをより安定化するために、出力ノードと電源電位ｅｘｔ．Ｖｃｃとが供給されるノードとの間にコンデンサＣ１を、出力ノードと接地電位Ｖｓｓが供給されるノードとの間にコンデンサＣ２とを接続することが一般に行なわれる。
【００１６】
このコンデンサＣ１およびＣ２が存在することにより、出力ノードの電位レベルの変化には、このコンデンサの充放電が必要となるため、出力ノードの電位レベルの変動が緩和されるという効果がある。
【００１７】
【発明が解決しようとする課題】
しかしながら、従来の内部降圧回路５００は、以上のような構成であったので、出力電位レベルをより安定化するためには、コンデンサＣ１およびＣ２の容量をより増加させる必要があった。
【００１８】
この場合、コンデンサを構成する誘電体膜の厚さには信頼性等の観点から下限が存在するため、コンデンサＣ１およびＣ２の容量を一定値以上とするためには、コンデンサ面積を増大させる必要がある。これは、このコンデンサ部分が占めるレイアウト面積の増大を意味し、半導体集積回路の高集積化にとって不利であるという問題点があった。
【００１９】
さらに、十分な出力電位の安定化を得るために、このコンデンサＣ１およびＣ２の容量を大きくすることは、この内部電源回路の電源電圧の変動や負荷変動などに対する過渡応答特性を劣化させることになる。この発明は、上記のような問題点を解決するためになされたもので、レイアウト面積の増大を抑制しつつ、内部電源回路の出力電位の安定化、すなわち電源電圧の変動や負荷変動に対する出力電位レベルの安定化を図ることが可能な内部電源回路を備えた半導体集積回路装置を提供することである。
【００２０】
この発明の他の目的は、出力電位レベルの安定化と出力電位レベルの過渡応答特性の向上を両立させることが可能な内部電源回路を備えた半導体集積回路装置を提供することである。
【００２１】
【課題を解決するための手段】
請求項１記載の半導体集積回路装置は、第１の電源電位が供給される第１の電源ノードと、第２の電源電位が供給される第２の電源ノードと、内部電圧供給手段とを備え、内部電圧供給手段は、第１および第２の電源電位の中間の所定の内部電圧を発生する電圧発生手段と、電圧発生手段の出力ノードに、各々一端が接続する第１および第２の安定化容量手段と、第１の安定化容量手段の他端の電位の低下に応じて、第１の電源ノードと出力ノードとの接続を導通状態とする第１の電圧制御手段と、第２の安定化容量手段の他端の電位の上昇に応じて、第２の電源ノードと出力ノードとの接続を導通状態とする第２の電圧制御手段とを含む。第１の電圧制御手段は、ソースおよびドレインが、それぞれ第１の電源ノードおよび出力ノードに接続する第１導電型の第１のＭＯＳトランジスタと、ソースおよびドレインが、それぞれ第１の電源ノードおよび第１の安定化容量手段の他端に接続する第１導電型の第２のＭＯＳトランジスタとを含み、第１および第２のＭＯＳトランジスタのゲートは相互に接続し、第２のＭＯＳトランジスタのゲートとドレインとが接続され、第２の電圧制御手段は、ソースおよびドレインが、それぞれ第２の電源ノードおよび出力ノードに接続する第２導電型の第３のＭＯＳトランジスタと、ソースおよびドレインが、それぞれ第２の電源ノードおよび第２の安定化容量手段の他端に接続する第２導電型の第４のＭＯＳトランジスタとを含み、第３および第４のＭＯＳトランジスタのゲートは相互に接続し、第４のＭＯＳトランジスタのゲートとドレインとが接続される。
【００２３】
請求項２記載の半導体集積回路装置は、請求項１記載の半導体集積回路装置の構成に加えて、第１の電圧制御手段は、第２のＭＯＳトランジスタと並列に接続され、ゲートが第１の電源ノードと接続される第１導電型の第５のＭＯＳトランジスタをさらに含み、第２の電圧制御手段は、第４のＭＯＳトランジスタと並列に接続され、ゲートが第２の電源ノードと接続される第２導電型の第６のＭＯＳトランジスタをさらに含む。
【００２４】
請求項３記載の半導体集積回路装置は、請求項２記載の半導体集積回路装置の構成において、電圧発生手段は、第１および第２の入力ノードに入力される入力電位の差に応じた出力電位を発生する差動増幅手段と、差動増幅手段の出力電位をゲートに受け、ソースが第１の電源ノードと接続する第１導電型の第７のＭＯＳトランジスタとを含み、第１の入力ノードは、所定の基準電位を受け、第７のＭＯＳトランジスタのドレインおよび第２の入力ノードは、電圧発生手段の出力ノードに接続する。
【００２５】
請求項４記載の半導体集積回路装置は、請求項２記載の半導体集積回路装置の構成において、電圧発生手段は、第１の電源ノードと出力ノードとの間に接続される第２導電型の第８のＭＯＳトランジスタと、第２の電源ノードと出力ノードとの間に接続される第１導電型の第９のＭＯＳトランジスタと、第８および第９のＭＯＳトランジスタのゲート電位を制御するバイアス手段とを含み、バイアス手段は、第１の電源ノードに一端が接続する第１の抵抗体と、第１の抵抗体の他端と、ドレインおよびゲートとが接続する第２導電型の第１０のＭＯＳトランジスタと、第１０のＭＯＳトランジスタのソースと、第２の電源ノードとの間に接続する第２の抵抗体と、第２の電源ノードに一端が接続する第３の抵抗体と、第３の抵抗体の他端とドレインおよびゲートとが接続する第１導電型の第１１のＭＯＳトランジスタと、第１１のＭＯＳトランジスタのソースと、第１の電源ノードとの間に接続する第４の抵抗体とを含み、第８および第９のＭＯＳトランジスタのゲートが、それぞれ第１０および第１１のＭＯＳトランジスタのゲートと接続する。
【００２６】
【発明の実施の形態】
［実施の形態１］
図１は、本発明の実施の形態１の半導体記憶装置１００の構成を示す概略ブロック図である。
【００２７】
図１において、半導体記憶装置１００は、外部制御信号入力端子に端子２ないし５を介して与えられる外部制御信号ｅｘｔ．／Ｗ，ｅｘｔ．／ＯＥ，ｅｘｔ．／ＲＡＳおよびｅｘｔ．／ＣＡＳを受けて、内部制御信号を発生する制御信号発生回路１０８と、メモリセルが行列状に配列されるメモリセルアレイ１０１と、アドレス信号入力端子８を介して与えられる外部アドレス信号Ａ０〜Ａｉを受け、制御信号発生回路１０８の制御の下に内部行アドレス信号および内部列アドレス信号を発生するアドレスバッファ１０５と、制御信号発生回路１０８の制御の下に活性化され、アドレスバッファ１０５から与えられる内部行アドレス信号をデコードし、メモリセルアレイ１０１の行（ワード線）を選択する行デコーダ１０２を含む。
【００２８】
外部制御信号入力端子２へ与えられる信号ｅｘｔ．／Ｗは、データ書込を指定するライトイネーブル信号である。外部制御信号入力端子３へ与えられる信号ｅｘｔ．／ＯＥは、データ出力を指定する出力イネーブル信号である。外部制御信号入力端子４へ与えられる信号ｅｘｔ．／ＲＡＳは、半導体記憶装置の内部動作を開始させ、かつ内部動作の活性期間を決定する行アドレスストローブ信号である。この信号ｅｘｔ．／ＲＡＳの活性時、行デコーダ回路１０２等のメモリセルアレイ１０１の行を選択する動作に関連する回路は活性状態とされる。外部制御信号入力端子５へ与えられる信号ｅｘｔ．／ＣＡＳは、列アドレスストローブ信号であり、メモリセルアレイ１０１における列を選択する回路を活性状態とする。
【００２９】
半導体記憶装置１００は、さらに、制御信号発生回路１０８の制御の下に活性化され、アドレスバッファ回路１０５からの内部列アドレス信号をデコードし、メモリセルアレイ１０１の列を選択する列選択信号を発生する列デコーダ回路１０３と、メモリセルアレイ１０１の選択された行に接続するメモリセルのデータを検知し増幅するセンスアンプと、列デコーダ回路１０３からの列選択信号に応答してメモリセルアレイ１０１の選択された列を内部データバスに接続するＩ／Ｏ回路と、制御信号発生回路１０８の制御の下に、データ読出時、内部データバスに読出された内部読出データから外部読出データＤＱ０〜ＤＱ８を生成して、データ入出力端子１０へ出力するデータ出力バッファ１０７と、制御信号発生回路１０８の制御の下に、データ書込時、データ入出力端子１０へ与えられた外部書込データＤＱ１〜ＤＱ８から、内部書込データを生成して、対応する内部データバスに出力するデータ入力バッファ１０６とを含む。図１においては、センスアンプとＩ／Ｏ回路は、１つのブロック１０４で示す。出力バッファ回路１０７は、読出動作においては、外部出力イネーブル信号ｅｘｔ．／ＯＥに応じて、制御信号発生回路１０８で発生される内部出力イネーブル信号ＯＥＭの活性化に従って活性状態とされ、入力バッファ回路１０６は、書込動作において、外部ライトイネーブル信号ｅｘｔ．／Ｗに応じて制御信号発生回路１０８で発生される内部ライトイネーブル信号ＷＢＥの活性化に従って活性状態とされる。
【００３０】
半導体記憶装置１００は、さらに、外部電源電圧ｅｘｔ．Ｖｃｃと接地電位Ｖｓｓとを受けて、内部降圧電圧に対する基準電圧であるＶＲＥＦ を発生する基準電圧発生回路１１０と、外部電源電圧ｅｘｔ．Ｖｃｃと、基準電圧ＶＲＥＦ を受けて、降圧された内部電源電圧ｉｎｔ．Ｖｃｃを発生する電圧降圧回路１０９と、外部電源電圧ｅｘｔ．Ｖｃｃと接地電圧Ｖｓｓとを受けて、メモリセル中のセルプレートに供給するセルプレート電圧Ｖｃｐを発生するセルプレート電圧発生回路１１１と、スタンバイ時においてビット線対をプリチャージする電圧ＶＢＬを発生するビット線プリチャージ電圧発生回路１１２とを含む。
【００３１】
上述のとおり、セルプレート電圧Ｖｃｐおよびビット線プリチャージ電圧ＶＢＬは、ともに、ｉｎｔ．Ｖｃｃ／２となるように設定されている。
【００３２】
図２は、本発明の実施の形態１の半導体記憶装置１００における電圧降圧回路１０９の構成を示す概略ブロック図である。
【００３３】
電圧降圧回路１０９は、基準電圧発生回路１１０の出力電位ＶＲＥＦ を一方の入力として受ける差動増幅回路２０２と、差動増幅回路２０２の出力電位をゲートに受け、電源電位ｅｘｔ．Ｖｃｃが供給されるノードと、差動増幅回路２０２の他方の入力ノードとの間に接続されるＰチャネルＭＯＳトランジスタＰ１４と、ＰチャネルＭＯＳトランジスタＰ１４と差動増幅回路２０２の他方の入力ノードとの接続点（以下、第１の出力ノードと呼ぶ）の電位を受けて、内部降圧電圧ｉｎｔ．Ｖｃｃを出力する電圧制御回路２１０とを含む。
【００３４】
電圧制御回路２１０は、第１の出力ノードに各々一端が接続する第１および第２のコンデンサＣ１，Ｃ２と、ソースおよびドレインが、それぞれ電源電位ｅｘｔ．Ｖｃｃが供給される電源ノードおよび第１のコンデンサＣ１の他端に接続するＰチャネルＭＯＳトランジスタＰ１１と、ソースおよびドレインが、電源電位Ｖｃｃが供給される電源ノードおよび第１の出力ノードに接続するＰチャネルＭＯＳトランジスタＰ１２とを含む。ＰチャネルＭＯＳトランジスタＰ１１およびＰ１２のゲートは相互に接続し、ＰチャネルＭＯＳトランジスタＰ１１のゲートはドレインと接続されている。
【００３５】
電圧制御回路２１０は、さらに、ソースおよびドレインが、それぞれ接地電位Ｖｓｓが供給される接地ノードおよび第２のコンデンサＣ２の他端に接続するＮチャネルＭＯＳトランジスタＮ１１と、ソースおよびドレインが、それぞれ接地ノードおよび第１の出力ノードに接続するＮチャネルＭＯＳトランジスタＮ１２を含む。ＮチャネルＭＯＳトランジスタＮ１１およびＮ１２のゲートは相互に接続し、ＮチャネルＭＯＳトランジスタＮ１１のゲートとドレインとは接続されている。
【００３６】
すなわち、ＰチャネルＭＯＳトランジスタＰ１１およびＰ１２ならびにＮチャネルＭＯＳトランジスタＮ１１およびＮ１２は、それぞれ対をなしカレントミラー回路を構成している。
【００３７】
図３は、図２に示した電圧降圧回路１０９の構成をさらに詳細に示した回路図である。
【００３８】
図３においては、差動増幅回路２０２として、図７に示した従来の内部降圧回路５００の構成と同様に、カレントミラー型の差動増幅器を用いる構成としている。
【００３９】
すなわち、差動増幅回路２０２は、ソースがともに電源電位ｅｘｔ．Ｖｃｃが供給されるノードに接続する１対のＰチャネルＭＯＳトランジスタＰ２１およびＰ２２を含む。ＰチャネルＭＯＳトランジスタＰ２１のゲートとドレインは互いに接続され、このＭＯＳトランジスタＰ２１およびＰ２２でカレントミラー回路を構成している。
【００４０】
差動増幅回路２０２は、さらに、ＰチャネルＭＯＳトランジスタＰ２１のドレインとドレインが接続し、ゲートはＰチャネルＭＯＳトランジスタＰ１４のドレインと接続するＮチャネルＭＯＳトランジスタＮ２１と、ドレインがＰチャネルＭＯＳトランジスタＰ２２のドレインと接続し、ゲートが基準電位ＶＲＥＦ を受けるＮチャネルＭＯＳトランジスタＮ２２と、ＭＯＳトランジスタＮ２１およびＮ２２のソースと接地電位Ｖｓｓが供給されるノードとの間に接続され、ゲートに電源電位ｅｘｔ．Ｖｃｃを受けるＮチャネルＭＯＳトランジスタＮ２３とを含む。
【００４１】
すなわち、ＮチャネルＭＯＳトランジスタＮ２１およびＮ２２のゲートが、差動増幅回路２０２の第１および第２の入力ノードとなり、ＭＯＳトランジスタＰ２２のドレインとＭＯＳトランジスタＮ２２のドレインとの接続点の電位が差動増幅回路２０２の出力電位となる。
【００４２】
なお、本実施の形態においても、ＮチャネルＭＯＳトランジスタＮ２３のゲート電位を差動増幅器活性化信号により制御する構成とし、差動増幅器活性化信号が活性（“Ｈ”レベル）である期間中のみ差動増幅回路を動作させる構成とすることも可能である。
【００４３】
ＰチャネルＭＯＳトランジスタＰ２１およびＰ２２がカレントミラー回路を構成するので、ＮチャネルＭＯＳトランジスタＮ２１およびＮ２２に流れる電流は、常に等しい値に保持される。ＮチャネルＭＯＳトランジスタＮ２２のゲート電位は基準電位ＶＲＥＦ に固定されているため、たとえば、ＮチャネルＭＯＳトランジスタＮ２１のゲート電位がＶＲＥＦ よりも上昇すると、このＭＯＳトランジスタＮ２１に流れる電流と同一の電流がＭＯＳトランジスタＮ２２に流れるように、ＭＯＳトランジスタＮ２２のドレイン電位は上昇する。したがって、ＰチャネルＭＯＳトランジスタＰ１４のゲート電位が上昇し、このトランジスタＰ２３は弱くオンする状態となるため、第１の出力ノード、すなわちＮチャネルＭＯＳトランジスタＮ２１のゲート電位は低下することになる。
【００４４】
ＮチャネルＭＯＳトランジスタＮ２１のゲート電位、すなわち第１の出力ノードの電位レベルが基準電位ＶＲＥＦ よりも低下した場合は、上記と逆の動作により、第１の出力ノードの電位レベルは引き上げられることになる。
【００４５】
次に、電圧降圧回路１０９の動作について説明する。
図４は、図２に示した電圧降圧回路の動作を示すタイミングチャートである。
【００４６】
以下では、第１の出力ノードの電位レベルを記号ＶＯＵＴ で表わすことにする。また、第１の出力ノードの電位レベルの変動に対してその基準電位レベルＶＲＥＦ への復帰動作において十分な電流駆動能力を有するように、ＰチャネルＭＯＳトランジスタＰ１１とＰ１２では、トランジスタＰ１２のゲート幅の方を大きくなるように設定したものとする。
【００４７】
同様に、ＮチャネルＭＯＳトランジスタＮ１１とＮ１２とでは、トランジスタＮ１２のゲート幅の方を大きく設定してあるものとする。
【００４８】
時刻ｔ０における定常状態においては、ＰチャネルＭＯＳトランジスタＰ１１およびＰ１２からなる第１のカレントミラー回路ならびにＮチャネルＭＯＳトランジスタＮ１１およびＮ１２からなる第２のカレントミラー回路にはともに電流が流れない。すなわち、ＰチャネルＭＯＳトランジスタＰ１１のドレインとコンデンサＣ１との接続点（以下、ノードＡと呼ぶ。）の電位は、電源電位Ｖｃｃよりも、ＰチャネルＭＯＳトランジスタＰ１１およびＰ１２のしきい値電圧であるＶｔｈｐ分だけ低下した電位Ｖｃｃ−Ｖｔｈｐとなっている。
【００４９】
同様にして、ＮチャネルＭＯＳトランジスタＮ１１とコンデンサＣ２との接続点（以下、ノードＢと呼ぶ。）の電位は、接地電位ＶｓｓよりもＮチャネルＭＯＳトランジスタＮ１１およびＮ１２のしきい値電圧Ｖｔｈｎ分だけ上昇した電位である、電位Ｖｔｈｎとなっている。
【００５０】
時刻ｔ１において、電位ＶＯＵＴ が、電源電圧の変動等の影響のために上昇すると、ノードＡおよびノードＢの電位レベル（図中、記号ＶＡ およびＶＢ で表わす。）も、コンデンサＣ１およびＣ２による電位カップリングの作用により上昇する。
【００５１】
ノードＢの電位レベルが上昇することにより、ＮチャネルＭＯＳトランジスタＮ１２が導通状態となり、第１の出力ノードの電位レベル、すなわち電位ＶＯＵＴ を低下させる。したがって、時刻ｔ２において、電位ＶＯＵＴ は、時刻ｔ０における値にまで低下して安定する。
【００５２】
一方、時刻ｔ３において、たとえば電位ＶＯＵＴ が低下した場合は、ノードＡおよびノードＢの電位レベルもともに低下し、これに応じて、ＰチャネルＭＯＳトランジスタＰ１２が導通状態となる。したがって、第１の出力ノードの電位レベル、すなわち電位ＶＯＵＴ は上昇し、時刻ｔ４において時刻ｔ０における値となって定常状態となる。
【００５３】
以上の説明においては、電位ＶＯＵＴ の変動が、しきい値電圧ＶｔｈｐあるいはＶｔｈｎ程度である場合について述べた。
【００５４】
電源電位ＶＯＵＴ の変動は、瞬間的には、より大きな絶対値で変動する場合が生じ得る。
【００５５】
図５は、そのような場合における電圧制御回路２１０の動作を説明するためのタイミングチャートである。
【００５６】
時刻ｔ０における定常状態では、ノードＡの電位レベルは、電位Ｖｃｃ−Ｖｔｈｐであり、ノードＢの電位レベルは、電位Ｖｔｈｎであって、図４における場合と同様である。
【００５７】
時刻ｔ１において電位ＶＯＵＴ が大きく変動し、電位Ｖｃｃ＋Ｖｔｈｐ以上となったとすると、ノードＡおよびノードＢの電位レベルも同様に上昇する。このとき、ノードＡの電位レベルが電位Ｖｃｃ＋Ｖｔｈｐ以上となることで、ＰチャネルＭＯＳトランジスタＰ１３が導通状態となる。したがって、ノードＡの電位レベルは、電源電位Ｖｃｃへの放電により電位Ｖｃｃ＋Ｖｔｈｐまで低下する。これに応じて、電位ＶＯＵＴ およびノードＢの電位レベルも低下することになる。さらに、図４におけるのと同様に、ＮチャネルＭＯＳトランジスタＮ１２のゲート電位の電位レベル、すなわちノードＢの電位レベルが上昇することにより、ＮチャネルＭＯＳトランジスタＮ１２が導通状態となって、電位ＶＯＵＴ が低下する。
【００５８】
つまり、電位ＶＯＵＴ が大きく変動した場合には、ＮチャネルＭＯＳトランジスタＮ１２ばかりでなく、ＰチャネルＭＯＳトランジスタＰ１３も導通状態となることで、電位ＶＯＵＴ を定常状態での値に引き戻す作用をする。
【００５９】
同様にして、時刻ｔ３において、電位レベルが大きく低下し、たとえば、電位−Ｖｔｈｎ以下となった場合は、ＮチャネルＭＯＳトランジスタＮ１３が導通状態となり、ノードＢの電位レベルは、接地電位からの充電により上昇する。これに応じて、電位ＶＯＵＴ およびノードＡの電位レベルも上昇する。同時に、ＰチャネルＭＯＳトランジスタＰ１２が導通状態となることによっても、電位ＶＯＵＴ のレベルは定常状態での値に引き戻される。
【００６０】
つまり、電位ＶＯＵＴ が、負側に大きく変動した場合は、ＰチャネルＭＯＳトランジスタＰ１２およびＮチャネルＭＯＳトランジスタＮ１３がともに導通状態となることで、電位ＶＯＵＴ は定常状態へと引き戻されることになる。
【００６１】
したがって、トランジスタＰ１３およびＮ１３が存在することにより、大きな電圧変動が生じた場合でも、その定常電位レベルへの復帰を早め、電圧降圧回路１０９の過渡応答特性を向上させることが可能である。
【００６２】
［実施の形態２］
実施の形態１においては、内部降圧回路１０９に対して、電圧制御回路２１０を用いた場合を説明した。
【００６３】
同様にして、図１に示した半導体記憶装置１００の構成において、セルプレート電圧発生回路１１１やビット線プリチャージ電圧発生回路１１２に対して電圧制御回路２１０を適用することが可能である。
【００６４】
図６は、セルプレート電圧発生回路１１０や、ビット線プリチャージ電圧発生回路１１２のように、電圧Ｖｃｃ／２を発生する内部電源回路３００に対して電圧制御回路２１０を適用した場合の構成を示す回路図である。
【００６５】
内部電源回路３００は、Ｖｃｃ／２発生回路３０２と電圧制御回路２１０とを含む。
【００６６】
電圧制御回路２１０の構成は、図３に示した電圧制御回路２１０の構成と同様である。
【００６７】
以下では、Ｖｃｃ／２発生回路３０２の出力ノードを第２の出力ノードと呼ぶこととし、電圧制御回路２１０は、この第２の出力ノードの電位レベルを受けて、電位Ｖｃｃ／２を出力するものとする。
【００６８】
Ｖｃｃ／２発生回路３０２は、電源電位Ｖｃｃが供給される電源ノードと第２の出力ノードとの間に接続されるＮチャネルＭＯＳトランジスタＮ３１と、接地電位が供給される接地ノードと第２の出力ノードとの間に接続されるＰチャネルＭＯＳトランジスタＰ３１と、ＰチャネルＭＯＳトランジスタＰ３１およびＮチャネルＭＯＳトランジスタＮ３１のゲート電位を制御するバイアス制御回路３１０を含む。
【００６９】
バイアス制御回路３１０は、電源電位Ｖｃｃが供給される電源ノードに一端が接続する抵抗体Ｒ１と、抵抗体Ｒ１の他端とドレインおよびゲートとが接続するＮチャネルＭＯＳトランジスタＮ３２と、ＭＯＳトランジスタＮ３２のソースと、接地ノードとの間に接続する抵抗体Ｒ２と、接地ノードに一端が接続する抵抗体Ｒ３と、抵抗体Ｒ３の他端とドレインおよびゲートとが接続するＰチャネルＭＯＳトランジスタＰ３２と、ＰチャネルＭＯＳトランジスタＰ３２のソースと電源電位Ｖｃｃが供給される電源ノードとの間に接続する抵抗体Ｒ４とを含む。ＮチャネルＭＯＳトランジスタＮ３２のゲートとＮチャネルＭＯＳトランジスタＮ３１のゲートが互いに接続され、ＰチャネルＭＯＳトランジスタＰ３２のゲートとＰチャネルＭＯＳトランジスタＮ３１のゲートとが互いに接続される。
【００７０】
以後、抵抗体Ｒ１とＮチャネルＭＯＳトランジスタＮ３２との接続点をノードＣと呼び、抵抗体Ｒ３とＰチャネルＭＯＳトランジスタＰ３２との接続点をノードＤと呼ぶことにする。
【００７１】
抵抗体Ｒ１およびＲ２の抵抗値を互いに等しく、かつ十分に大きな値としておくと、ノードＣの電位レベルはＮチャネルＭＯＳトランジスタＮ３２のしきい値電圧をＶｔｈｎとするとき、Ｖｃｃ／２＋Ｖｔｈｎとなる。同様にして、抵抗体Ｒ３およびＲ４の抵抗値を互いに等しく、かつ十分大きな値とすることで、ノードＤの電位レベルは、ＰチャネルＭＯＳトランジスタＰ３２のしきい値電圧をＶｔｈｐとするとき、Ｖｃｃ／２−Ｖｔｈｐとなる。ノードＣの電位レベルがＮチャネルＭＯＳトランジスタＮ３１のゲートに、ノードＤの電位レベルがＰチャネルＭＯＳトランジスタＰ３１のゲートにそれぞれ印加される構成となっている。しかも、ＮチャネルＭＯＳトランジスタＮ３１とＮ３２、または、ＰチャネルＭＯＳトランジスタＰ３１とＰ３２とがほぼ同一のトランジスタ特性を有するように形成されているため、プロセス条件等が変動しても安定に、トランジスタＮチャネルＭＯＳトランジスタＮ３１とＰチャネルＭＯＳトランジスタＰ３１との接続点の電位レベルはＶｃｃ／２の電位レベルに保持されることになる。
【００７２】
このＶｃｃ／２発生回路３０２の出力電位を受けて、電圧制御回路２１０は、実施の形態１におけるのと同様に、その出力電位ＶＯＵＴ が上昇した場合はＮチャネルＭＯＳトランジスタＮ１２が導通状態となることで、定常状態における電位レベルにまで引き戻される。
【００７３】
一方、電位ＶＯＵＴ が低下した場合は、ＰチャネルＭＯＳトランジスタＰ１２が導通状態となることで、やはり定常状態における電位レベルに引き戻される。
【００７４】
さらに、実施の形態１におけるのと同様に、出力電位ＶＯＵＴ が大きく上昇した場合は、ＰチャネルＭＯＳトランジスタＰ１３およびＮチャネルＭＯＳトランジスタＮ１２がともに導通状態となることにより、電位ＶＯＵＴ が大きく低下した場合は、ＰチャネルＭＯＳトランジスタＰ１２およびＮチャネルＭＯＳトランジスタＮ１３がともに導通状態となることにより、電位ＶＯＵＴ は定常状態における値に引き戻されることとなる。
【００７５】
したがって、実施の形態２における内部電源回路３００、たとえばセルプレート電圧発生回路やビット線プリチャージ電圧発生回路においても、出力電位の安定化が図られると同時に、過渡応答特性の向上が図られることになる。
【図面の簡単な説明】
【図１】本発明の実施の形態１の半導体記憶装置１００の構成を示す概略ブロック図である。
【図２】本発明の実施の形態１の半導体記憶装置１００における電圧降圧回路１０９の構成を示す概略ブロック図である。
【図３】電圧降圧回路１０９の構成をより詳細に示す回路図である。
【図４】電圧降圧回路１０９の動作を説明するための第１のタイミングチャートである。
【図５】電圧降圧回路１０９の動作を説明するための第２のタイミングチャートである。
【図６】本発明の実施の形態２の内部電源回路３００の構成を示す回路図である。
【図７】従来の内部降圧回路の構成を示す要部回路図である。
【符号の説明】
２、３、４、５ 外部制御信号入力端子、８ 外部アドレス入力端子、１０データ入出力端子、１００ 半導体記憶装置、１０１ メモリセルアレイ、１０２ 行デコーダ、１０３ 列デコーダ、１０４ センスアンプ＋Ｉ／Ｏ制御回路、１０５ アドレスバッファ、１０６ データ入力バッファ、１０７ データ出力バッファ、１０８ 制御信号発生回路、１０９ 電圧降圧回路、１１０ 基準電圧発生回路、１１１ セルプレート電圧発生回路、１１２ ビット線プリチャージ電圧発生回路、２０２ 差動増幅回路、２１０ 電圧制御回路、３００ 内部電源回路、３０２ Ｖｃｃ／２発生回路、３１０ バイアス制御回路。
【発明の属する技術分野】
この発明は、半導体集積回路装置に関し、特に、ダイナミック型ランダムアクセスメモリ（以下、ＤＲＡＭ）のような内部電源回路を有する半導体集積回路装置に関するものである。
【０００２】
【従来の技術】
ＤＲＡＭ等の半導体記憶装置の高集積化に伴う、ＭＯＳトランジスタのゲート長のスケールダウンの結果、トランジスタの信頼性確保とともに消費電力低減のためには、動作電源電圧の低電圧化が必須となっている。しかし、トランジスタ−トランジスタ論理（以下、ＴＴＬ）との互換性維持のため、半導体記憶装置の外部電圧レベルとしては従来の５Ｖを用いざるを得ない。
【０００３】
そこで、チップ内部に外部電源電圧ｅｘｔ．Ｖｃｃを５Ｖから３〜４Ｖ程度まで降圧させ、内部回路に供給する内部降圧回路を形成し、高信頼性、高速動作、低消費電力を満足させる方法が一般に採用されている。
【０００４】
また、ＤＲＡＭの高集積化によるメモリセル面積の指数関数的な減少にもかかわらず、十分なＳ／Ｎ比等やソフトエラー耐性を維持するためにメモリセルキャパシタの容量は一定以上が必要で、必然的にメモリセルキャパシタの絶縁膜厚は薄膜化されることになる。しかし、薄膜化には膜質の劣化やトンネル電流の増加という困難があり、これを緩和させるために、メモリセルプレート電位ＶｃｐをＶｃｃ／２とし絶縁膜中の電荷強度を減少させることが一般的である。
【０００５】
さらに、集積化が進むにつれてビット線間隔も非常に狭くなり、ビット線間の結合容量を介して隣接ビット線から受ける干渉ノイズが無視できなくなる。この対策として、ビット線対を隣り合って配置し、ビット線へのノイズをビット線対に共通に重畳させノイズをキャンセルすることが行なわれる。この場合、ビット線はスタンバイ時には、電源電圧をＶｃｃとするときＶｃｃ／２（プリチャージ電圧：ＶＢＬ）に設定されている。
【０００６】
以上のように、高集積化が進んだＤＲＡＭ等の半導体集積回路装置においては、外部電源こそ５Ｖ単一になっても、チップ内でその回路動作に必要なさまざまな電位を形成する内部電源回路を搭載している。
【０００７】
これらの内部電源回路の出力電位は、半導体集積回路装置内の内部回路の動作速度、動作マージン等に直接影響を与えるため、その出力電位は安定していることが必要である。
【０００８】
図７は、従来の内部降圧回路５００の構成を一部省略して示す回路図である。内部降圧回路５００は、ソースに電源電位ｅｘｔ．Ｖｃｃをそれぞれ受ける１対のＰチャネルＭＯＳトランジスタＰ２１およびＰ２２からなるカレントミラー回路と、ＰチャネルＭＯＳトランジスタＰ２２のドレインとドレインが接続し、ゲートに基準電位ＶＲＥＦ を受けるＮチャネルＭＯＳトランジスタＮ２２と、ＰチャネルＭＯＳトランジスタＰ２１のドレインとドレインが接続するＮチャネルＭＯＳトランジスタＮ２１と、ＮチャネルＭＯＳトランジスタＮ２１およびＮ２２のソースと接地電位Ｖｓｓとの間に接続され、ゲートに電源電位Ｖｃｃを受けるＮチャネルＭＯＳトランジスタＮ２３とを含む。
【０００９】
ＭＯＳトランジスタＰ２１，Ｐ２２，Ｎ２１，Ｎ２２およびＮ２３により、カレントミラー型の差動増幅回路が構成される。この場合、ＮチャネルＭＯＳトランジスタＮ２１およびＮ２２のゲートが差動増幅回路の第１および第２の入力ノードとなり、ＰチャネルＭＯＳトランジスタＰ２２のドレインと、ＮチャネルＭＯＳトランジスタＮ２２のドレインとの接続点が差動増幅回路の出力ノードとなる。
【００１０】
さらに、上記の構成では、ＮチャネルＭＯＳトランジスタＮ２３のゲート電位は、電源電位Ｖｃｃに固定される構成となっているが、たとえば、このゲートに差動増幅回路活性化信号が入力される構成として、この差動増幅器活性化信号により差動増幅回路の動作が制御される構成としてもよい。
【００１１】
内部降圧回路５００は、さらに、差動増幅回路の出力ノードの電位をゲートに受け、ソースに電源電位ｅｘｔ．Ｖｃｃを受け、ドレインがＮチャネルＭＯＳトランジスタＮ２１のゲートと接続するＰチャネルＭＯＳトランジスタＰ２３を含む。ＰチャネルＭＯＳトランジスタＰ２３のドレインの電位が、内部降圧電位ｉｎｔ．Ｖｃｃとして出力される。
【００１２】
すなわち、この内部降圧電位が基準電位ＶＲＥＦ よりも小さくなった場合、差動増幅回路に対する入力に電位差が生じ、その出力ノードの電位が、定常状態における電位よりも負側に変化する。すなわち、ＰチャネルＭＯＳトランジスタＰ２３のゲート電位が低下し、このトランジスタはより強くオン状態となるため、出力ノードの電位レベルは上昇する。
【００１３】
これに対して、出力ノード、すなわちＮチャネルＭＯＳトランジスタＮ２１のゲート電位が基準電位ＶＲＥＦ よりも上昇した場合、これに応じて、差動増幅回路の出力電位レベルも上昇する。このため、ＰチャネルＭＯＳトランジスタＰ２３のゲート電位も上昇する。したがって、ＰチャネルＭＯＳトランジスタＰ２３は、より弱くオンした状態となって、出力ノードすなわちＰチャネルＭＯＳトランジスタＰ２３のドレインの電位レベルは低下することになる。
【００１４】
以上の動作により、出力ノードの電位レベルｉｎｔ．Ｖｃｃは、基準電位ＶＲＥＦ と一致するように制御されることになる。
【００１５】
この場合、出力ノードの電位レベルをより安定化するために、出力ノードと電源電位ｅｘｔ．Ｖｃｃとが供給されるノードとの間にコンデンサＣ１を、出力ノードと接地電位Ｖｓｓが供給されるノードとの間にコンデンサＣ２とを接続することが一般に行なわれる。
【００１６】
このコンデンサＣ１およびＣ２が存在することにより、出力ノードの電位レベルの変化には、このコンデンサの充放電が必要となるため、出力ノードの電位レベルの変動が緩和されるという効果がある。
【００１７】
【発明が解決しようとする課題】
しかしながら、従来の内部降圧回路５００は、以上のような構成であったので、出力電位レベルをより安定化するためには、コンデンサＣ１およびＣ２の容量をより増加させる必要があった。
【００１８】
この場合、コンデンサを構成する誘電体膜の厚さには信頼性等の観点から下限が存在するため、コンデンサＣ１およびＣ２の容量を一定値以上とするためには、コンデンサ面積を増大させる必要がある。これは、このコンデンサ部分が占めるレイアウト面積の増大を意味し、半導体集積回路の高集積化にとって不利であるという問題点があった。
【００１９】
さらに、十分な出力電位の安定化を得るために、このコンデンサＣ１およびＣ２の容量を大きくすることは、この内部電源回路の電源電圧の変動や負荷変動などに対する過渡応答特性を劣化させることになる。この発明は、上記のような問題点を解決するためになされたもので、レイアウト面積の増大を抑制しつつ、内部電源回路の出力電位の安定化、すなわち電源電圧の変動や負荷変動に対する出力電位レベルの安定化を図ることが可能な内部電源回路を備えた半導体集積回路装置を提供することである。
【００２０】
この発明の他の目的は、出力電位レベルの安定化と出力電位レベルの過渡応答特性の向上を両立させることが可能な内部電源回路を備えた半導体集積回路装置を提供することである。
【００２１】
【課題を解決するための手段】
請求項１記載の半導体集積回路装置は、第１の電源電位が供給される第１の電源ノードと、第２の電源電位が供給される第２の電源ノードと、内部電圧供給手段とを備え、内部電圧供給手段は、第１および第２の電源電位の中間の所定の内部電圧を発生する電圧発生手段と、電圧発生手段の出力ノードに、各々一端が接続する第１および第２の安定化容量手段と、第１の安定化容量手段の他端の電位の低下に応じて、第１の電源ノードと出力ノードとの接続を導通状態とする第１の電圧制御手段と、第２の安定化容量手段の他端の電位の上昇に応じて、第２の電源ノードと出力ノードとの接続を導通状態とする第２の電圧制御手段とを含む。第１の電圧制御手段は、ソースおよびドレインが、それぞれ第１の電源ノードおよび出力ノードに接続する第１導電型の第１のＭＯＳトランジスタと、ソースおよびドレインが、それぞれ第１の電源ノードおよび第１の安定化容量手段の他端に接続する第１導電型の第２のＭＯＳトランジスタとを含み、第１および第２のＭＯＳトランジスタのゲートは相互に接続し、第２のＭＯＳトランジスタのゲートとドレインとが接続され、第２の電圧制御手段は、ソースおよびドレインが、それぞれ第２の電源ノードおよび出力ノードに接続する第２導電型の第３のＭＯＳトランジスタと、ソースおよびドレインが、それぞれ第２の電源ノードおよび第２の安定化容量手段の他端に接続する第２導電型の第４のＭＯＳトランジスタとを含み、第３および第４のＭＯＳトランジスタのゲートは相互に接続し、第４のＭＯＳトランジスタのゲートとドレインとが接続される。
【００２３】
請求項２記載の半導体集積回路装置は、請求項１記載の半導体集積回路装置の構成に加えて、第１の電圧制御手段は、第２のＭＯＳトランジスタと並列に接続され、ゲートが第１の電源ノードと接続される第１導電型の第５のＭＯＳトランジスタをさらに含み、第２の電圧制御手段は、第４のＭＯＳトランジスタと並列に接続され、ゲートが第２の電源ノードと接続される第２導電型の第６のＭＯＳトランジスタをさらに含む。
【００２４】
請求項３記載の半導体集積回路装置は、請求項２記載の半導体集積回路装置の構成において、電圧発生手段は、第１および第２の入力ノードに入力される入力電位の差に応じた出力電位を発生する差動増幅手段と、差動増幅手段の出力電位をゲートに受け、ソースが第１の電源ノードと接続する第１導電型の第７のＭＯＳトランジスタとを含み、第１の入力ノードは、所定の基準電位を受け、第７のＭＯＳトランジスタのドレインおよび第２の入力ノードは、電圧発生手段の出力ノードに接続する。
【００２５】
請求項４記載の半導体集積回路装置は、請求項２記載の半導体集積回路装置の構成において、電圧発生手段は、第１の電源ノードと出力ノードとの間に接続される第２導電型の第８のＭＯＳトランジスタと、第２の電源ノードと出力ノードとの間に接続される第１導電型の第９のＭＯＳトランジスタと、第８および第９のＭＯＳトランジスタのゲート電位を制御するバイアス手段とを含み、バイアス手段は、第１の電源ノードに一端が接続する第１の抵抗体と、第１の抵抗体の他端と、ドレインおよびゲートとが接続する第２導電型の第１０のＭＯＳトランジスタと、第１０のＭＯＳトランジスタのソースと、第２の電源ノードとの間に接続する第２の抵抗体と、第２の電源ノードに一端が接続する第３の抵抗体と、第３の抵抗体の他端とドレインおよびゲートとが接続する第１導電型の第１１のＭＯＳトランジスタと、第１１のＭＯＳトランジスタのソースと、第１の電源ノードとの間に接続する第４の抵抗体とを含み、第８および第９のＭＯＳトランジスタのゲートが、それぞれ第１０および第１１のＭＯＳトランジスタのゲートと接続する。
【００２６】
【発明の実施の形態】
［実施の形態１］
図１は、本発明の実施の形態１の半導体記憶装置１００の構成を示す概略ブロック図である。
【００２７】
図１において、半導体記憶装置１００は、外部制御信号入力端子に端子２ないし５を介して与えられる外部制御信号ｅｘｔ．／Ｗ，ｅｘｔ．／ＯＥ，ｅｘｔ．／ＲＡＳおよびｅｘｔ．／ＣＡＳを受けて、内部制御信号を発生する制御信号発生回路１０８と、メモリセルが行列状に配列されるメモリセルアレイ１０１と、アドレス信号入力端子８を介して与えられる外部アドレス信号Ａ０〜Ａｉを受け、制御信号発生回路１０８の制御の下に内部行アドレス信号および内部列アドレス信号を発生するアドレスバッファ１０５と、制御信号発生回路１０８の制御の下に活性化され、アドレスバッファ１０５から与えられる内部行アドレス信号をデコードし、メモリセルアレイ１０１の行（ワード線）を選択する行デコーダ１０２を含む。
【００２８】
外部制御信号入力端子２へ与えられる信号ｅｘｔ．／Ｗは、データ書込を指定するライトイネーブル信号である。外部制御信号入力端子３へ与えられる信号ｅｘｔ．／ＯＥは、データ出力を指定する出力イネーブル信号である。外部制御信号入力端子４へ与えられる信号ｅｘｔ．／ＲＡＳは、半導体記憶装置の内部動作を開始させ、かつ内部動作の活性期間を決定する行アドレスストローブ信号である。この信号ｅｘｔ．／ＲＡＳの活性時、行デコーダ回路１０２等のメモリセルアレイ１０１の行を選択する動作に関連する回路は活性状態とされる。外部制御信号入力端子５へ与えられる信号ｅｘｔ．／ＣＡＳは、列アドレスストローブ信号であり、メモリセルアレイ１０１における列を選択する回路を活性状態とする。
【００２９】
半導体記憶装置１００は、さらに、制御信号発生回路１０８の制御の下に活性化され、アドレスバッファ回路１０５からの内部列アドレス信号をデコードし、メモリセルアレイ１０１の列を選択する列選択信号を発生する列デコーダ回路１０３と、メモリセルアレイ１０１の選択された行に接続するメモリセルのデータを検知し増幅するセンスアンプと、列デコーダ回路１０３からの列選択信号に応答してメモリセルアレイ１０１の選択された列を内部データバスに接続するＩ／Ｏ回路と、制御信号発生回路１０８の制御の下に、データ読出時、内部データバスに読出された内部読出データから外部読出データＤＱ０〜ＤＱ８を生成して、データ入出力端子１０へ出力するデータ出力バッファ１０７と、制御信号発生回路１０８の制御の下に、データ書込時、データ入出力端子１０へ与えられた外部書込データＤＱ１〜ＤＱ８から、内部書込データを生成して、対応する内部データバスに出力するデータ入力バッファ１０６とを含む。図１においては、センスアンプとＩ／Ｏ回路は、１つのブロック１０４で示す。出力バッファ回路１０７は、読出動作においては、外部出力イネーブル信号ｅｘｔ．／ＯＥに応じて、制御信号発生回路１０８で発生される内部出力イネーブル信号ＯＥＭの活性化に従って活性状態とされ、入力バッファ回路１０６は、書込動作において、外部ライトイネーブル信号ｅｘｔ．／Ｗに応じて制御信号発生回路１０８で発生される内部ライトイネーブル信号ＷＢＥの活性化に従って活性状態とされる。
【００３０】
半導体記憶装置１００は、さらに、外部電源電圧ｅｘｔ．Ｖｃｃと接地電位Ｖｓｓとを受けて、内部降圧電圧に対する基準電圧であるＶＲＥＦ を発生する基準電圧発生回路１１０と、外部電源電圧ｅｘｔ．Ｖｃｃと、基準電圧ＶＲＥＦ を受けて、降圧された内部電源電圧ｉｎｔ．Ｖｃｃを発生する電圧降圧回路１０９と、外部電源電圧ｅｘｔ．Ｖｃｃと接地電圧Ｖｓｓとを受けて、メモリセル中のセルプレートに供給するセルプレート電圧Ｖｃｐを発生するセルプレート電圧発生回路１１１と、スタンバイ時においてビット線対をプリチャージする電圧ＶＢＬを発生するビット線プリチャージ電圧発生回路１１２とを含む。
【００３１】
上述のとおり、セルプレート電圧Ｖｃｐおよびビット線プリチャージ電圧ＶＢＬは、ともに、ｉｎｔ．Ｖｃｃ／２となるように設定されている。
【００３２】
図２は、本発明の実施の形態１の半導体記憶装置１００における電圧降圧回路１０９の構成を示す概略ブロック図である。
【００３３】
電圧降圧回路１０９は、基準電圧発生回路１１０の出力電位ＶＲＥＦ を一方の入力として受ける差動増幅回路２０２と、差動増幅回路２０２の出力電位をゲートに受け、電源電位ｅｘｔ．Ｖｃｃが供給されるノードと、差動増幅回路２０２の他方の入力ノードとの間に接続されるＰチャネルＭＯＳトランジスタＰ１４と、ＰチャネルＭＯＳトランジスタＰ１４と差動増幅回路２０２の他方の入力ノードとの接続点（以下、第１の出力ノードと呼ぶ）の電位を受けて、内部降圧電圧ｉｎｔ．Ｖｃｃを出力する電圧制御回路２１０とを含む。
【００３４】
電圧制御回路２１０は、第１の出力ノードに各々一端が接続する第１および第２のコンデンサＣ１，Ｃ２と、ソースおよびドレインが、それぞれ電源電位ｅｘｔ．Ｖｃｃが供給される電源ノードおよび第１のコンデンサＣ１の他端に接続するＰチャネルＭＯＳトランジスタＰ１１と、ソースおよびドレインが、電源電位Ｖｃｃが供給される電源ノードおよび第１の出力ノードに接続するＰチャネルＭＯＳトランジスタＰ１２とを含む。ＰチャネルＭＯＳトランジスタＰ１１およびＰ１２のゲートは相互に接続し、ＰチャネルＭＯＳトランジスタＰ１１のゲートはドレインと接続されている。
【００３５】
電圧制御回路２１０は、さらに、ソースおよびドレインが、それぞれ接地電位Ｖｓｓが供給される接地ノードおよび第２のコンデンサＣ２の他端に接続するＮチャネルＭＯＳトランジスタＮ１１と、ソースおよびドレインが、それぞれ接地ノードおよび第１の出力ノードに接続するＮチャネルＭＯＳトランジスタＮ１２を含む。ＮチャネルＭＯＳトランジスタＮ１１およびＮ１２のゲートは相互に接続し、ＮチャネルＭＯＳトランジスタＮ１１のゲートとドレインとは接続されている。
【００３６】
すなわち、ＰチャネルＭＯＳトランジスタＰ１１およびＰ１２ならびにＮチャネルＭＯＳトランジスタＮ１１およびＮ１２は、それぞれ対をなしカレントミラー回路を構成している。
【００３７】
図３は、図２に示した電圧降圧回路１０９の構成をさらに詳細に示した回路図である。
【００３８】
図３においては、差動増幅回路２０２として、図７に示した従来の内部降圧回路５００の構成と同様に、カレントミラー型の差動増幅器を用いる構成としている。
【００３９】
すなわち、差動増幅回路２０２は、ソースがともに電源電位ｅｘｔ．Ｖｃｃが供給されるノードに接続する１対のＰチャネルＭＯＳトランジスタＰ２１およびＰ２２を含む。ＰチャネルＭＯＳトランジスタＰ２１のゲートとドレインは互いに接続され、このＭＯＳトランジスタＰ２１およびＰ２２でカレントミラー回路を構成している。
【００４０】
差動増幅回路２０２は、さらに、ＰチャネルＭＯＳトランジスタＰ２１のドレインとドレインが接続し、ゲートはＰチャネルＭＯＳトランジスタＰ１４のドレインと接続するＮチャネルＭＯＳトランジスタＮ２１と、ドレインがＰチャネルＭＯＳトランジスタＰ２２のドレインと接続し、ゲートが基準電位ＶＲＥＦ を受けるＮチャネルＭＯＳトランジスタＮ２２と、ＭＯＳトランジスタＮ２１およびＮ２２のソースと接地電位Ｖｓｓが供給されるノードとの間に接続され、ゲートに電源電位ｅｘｔ．Ｖｃｃを受けるＮチャネルＭＯＳトランジスタＮ２３とを含む。
【００４１】
すなわち、ＮチャネルＭＯＳトランジスタＮ２１およびＮ２２のゲートが、差動増幅回路２０２の第１および第２の入力ノードとなり、ＭＯＳトランジスタＰ２２のドレインとＭＯＳトランジスタＮ２２のドレインとの接続点の電位が差動増幅回路２０２の出力電位となる。
【００４２】
なお、本実施の形態においても、ＮチャネルＭＯＳトランジスタＮ２３のゲート電位を差動増幅器活性化信号により制御する構成とし、差動増幅器活性化信号が活性（“Ｈ”レベル）である期間中のみ差動増幅回路を動作させる構成とすることも可能である。
【００４３】
ＰチャネルＭＯＳトランジスタＰ２１およびＰ２２がカレントミラー回路を構成するので、ＮチャネルＭＯＳトランジスタＮ２１およびＮ２２に流れる電流は、常に等しい値に保持される。ＮチャネルＭＯＳトランジスタＮ２２のゲート電位は基準電位ＶＲＥＦ に固定されているため、たとえば、ＮチャネルＭＯＳトランジスタＮ２１のゲート電位がＶＲＥＦ よりも上昇すると、このＭＯＳトランジスタＮ２１に流れる電流と同一の電流がＭＯＳトランジスタＮ２２に流れるように、ＭＯＳトランジスタＮ２２のドレイン電位は上昇する。したがって、ＰチャネルＭＯＳトランジスタＰ１４のゲート電位が上昇し、このトランジスタＰ２３は弱くオンする状態となるため、第１の出力ノード、すなわちＮチャネルＭＯＳトランジスタＮ２１のゲート電位は低下することになる。
【００４４】
ＮチャネルＭＯＳトランジスタＮ２１のゲート電位、すなわち第１の出力ノードの電位レベルが基準電位ＶＲＥＦ よりも低下した場合は、上記と逆の動作により、第１の出力ノードの電位レベルは引き上げられることになる。
【００４５】
次に、電圧降圧回路１０９の動作について説明する。
図４は、図２に示した電圧降圧回路の動作を示すタイミングチャートである。
【００４６】
以下では、第１の出力ノードの電位レベルを記号ＶＯＵＴ で表わすことにする。また、第１の出力ノードの電位レベルの変動に対してその基準電位レベルＶＲＥＦ への復帰動作において十分な電流駆動能力を有するように、ＰチャネルＭＯＳトランジスタＰ１１とＰ１２では、トランジスタＰ１２のゲート幅の方を大きくなるように設定したものとする。
【００４７】
同様に、ＮチャネルＭＯＳトランジスタＮ１１とＮ１２とでは、トランジスタＮ１２のゲート幅の方を大きく設定してあるものとする。
【００４８】
時刻ｔ０における定常状態においては、ＰチャネルＭＯＳトランジスタＰ１１およびＰ１２からなる第１のカレントミラー回路ならびにＮチャネルＭＯＳトランジスタＮ１１およびＮ１２からなる第２のカレントミラー回路にはともに電流が流れない。すなわち、ＰチャネルＭＯＳトランジスタＰ１１のドレインとコンデンサＣ１との接続点（以下、ノードＡと呼ぶ。）の電位は、電源電位Ｖｃｃよりも、ＰチャネルＭＯＳトランジスタＰ１１およびＰ１２のしきい値電圧であるＶｔｈｐ分だけ低下した電位Ｖｃｃ−Ｖｔｈｐとなっている。
【００４９】
同様にして、ＮチャネルＭＯＳトランジスタＮ１１とコンデンサＣ２との接続点（以下、ノードＢと呼ぶ。）の電位は、接地電位ＶｓｓよりもＮチャネルＭＯＳトランジスタＮ１１およびＮ１２のしきい値電圧Ｖｔｈｎ分だけ上昇した電位である、電位Ｖｔｈｎとなっている。
【００５０】
時刻ｔ１において、電位ＶＯＵＴ が、電源電圧の変動等の影響のために上昇すると、ノードＡおよびノードＢの電位レベル（図中、記号ＶＡ およびＶＢ で表わす。）も、コンデンサＣ１およびＣ２による電位カップリングの作用により上昇する。
【００５１】
ノードＢの電位レベルが上昇することにより、ＮチャネルＭＯＳトランジスタＮ１２が導通状態となり、第１の出力ノードの電位レベル、すなわち電位ＶＯＵＴ を低下させる。したがって、時刻ｔ２において、電位ＶＯＵＴ は、時刻ｔ０における値にまで低下して安定する。
【００５２】
一方、時刻ｔ３において、たとえば電位ＶＯＵＴ が低下した場合は、ノードＡおよびノードＢの電位レベルもともに低下し、これに応じて、ＰチャネルＭＯＳトランジスタＰ１２が導通状態となる。したがって、第１の出力ノードの電位レベル、すなわち電位ＶＯＵＴ は上昇し、時刻ｔ４において時刻ｔ０における値となって定常状態となる。
【００５３】
以上の説明においては、電位ＶＯＵＴ の変動が、しきい値電圧ＶｔｈｐあるいはＶｔｈｎ程度である場合について述べた。
【００５４】
電源電位ＶＯＵＴ の変動は、瞬間的には、より大きな絶対値で変動する場合が生じ得る。
【００５５】
図５は、そのような場合における電圧制御回路２１０の動作を説明するためのタイミングチャートである。
【００５６】
時刻ｔ０における定常状態では、ノードＡの電位レベルは、電位Ｖｃｃ−Ｖｔｈｐであり、ノードＢの電位レベルは、電位Ｖｔｈｎであって、図４における場合と同様である。
【００５７】
時刻ｔ１において電位ＶＯＵＴ が大きく変動し、電位Ｖｃｃ＋Ｖｔｈｐ以上となったとすると、ノードＡおよびノードＢの電位レベルも同様に上昇する。このとき、ノードＡの電位レベルが電位Ｖｃｃ＋Ｖｔｈｐ以上となることで、ＰチャネルＭＯＳトランジスタＰ１３が導通状態となる。したがって、ノードＡの電位レベルは、電源電位Ｖｃｃへの放電により電位Ｖｃｃ＋Ｖｔｈｐまで低下する。これに応じて、電位ＶＯＵＴ およびノードＢの電位レベルも低下することになる。さらに、図４におけるのと同様に、ＮチャネルＭＯＳトランジスタＮ１２のゲート電位の電位レベル、すなわちノードＢの電位レベルが上昇することにより、ＮチャネルＭＯＳトランジスタＮ１２が導通状態となって、電位ＶＯＵＴ が低下する。
【００５８】
つまり、電位ＶＯＵＴ が大きく変動した場合には、ＮチャネルＭＯＳトランジスタＮ１２ばかりでなく、ＰチャネルＭＯＳトランジスタＰ１３も導通状態となることで、電位ＶＯＵＴ を定常状態での値に引き戻す作用をする。
【００５９】
同様にして、時刻ｔ３において、電位レベルが大きく低下し、たとえば、電位−Ｖｔｈｎ以下となった場合は、ＮチャネルＭＯＳトランジスタＮ１３が導通状態となり、ノードＢの電位レベルは、接地電位からの充電により上昇する。これに応じて、電位ＶＯＵＴ およびノードＡの電位レベルも上昇する。同時に、ＰチャネルＭＯＳトランジスタＰ１２が導通状態となることによっても、電位ＶＯＵＴ のレベルは定常状態での値に引き戻される。
【００６０】
つまり、電位ＶＯＵＴ が、負側に大きく変動した場合は、ＰチャネルＭＯＳトランジスタＰ１２およびＮチャネルＭＯＳトランジスタＮ１３がともに導通状態となることで、電位ＶＯＵＴ は定常状態へと引き戻されることになる。
【００６１】
したがって、トランジスタＰ１３およびＮ１３が存在することにより、大きな電圧変動が生じた場合でも、その定常電位レベルへの復帰を早め、電圧降圧回路１０９の過渡応答特性を向上させることが可能である。
【００６２】
［実施の形態２］
実施の形態１においては、内部降圧回路１０９に対して、電圧制御回路２１０を用いた場合を説明した。
【００６３】
同様にして、図１に示した半導体記憶装置１００の構成において、セルプレート電圧発生回路１１１やビット線プリチャージ電圧発生回路１１２に対して電圧制御回路２１０を適用することが可能である。
【００６４】
図６は、セルプレート電圧発生回路１１０や、ビット線プリチャージ電圧発生回路１１２のように、電圧Ｖｃｃ／２を発生する内部電源回路３００に対して電圧制御回路２１０を適用した場合の構成を示す回路図である。
【００６５】
内部電源回路３００は、Ｖｃｃ／２発生回路３０２と電圧制御回路２１０とを含む。
【００６６】
電圧制御回路２１０の構成は、図３に示した電圧制御回路２１０の構成と同様である。
【００６７】
以下では、Ｖｃｃ／２発生回路３０２の出力ノードを第２の出力ノードと呼ぶこととし、電圧制御回路２１０は、この第２の出力ノードの電位レベルを受けて、電位Ｖｃｃ／２を出力するものとする。
【００６８】
Ｖｃｃ／２発生回路３０２は、電源電位Ｖｃｃが供給される電源ノードと第２の出力ノードとの間に接続されるＮチャネルＭＯＳトランジスタＮ３１と、接地電位が供給される接地ノードと第２の出力ノードとの間に接続されるＰチャネルＭＯＳトランジスタＰ３１と、ＰチャネルＭＯＳトランジスタＰ３１およびＮチャネルＭＯＳトランジスタＮ３１のゲート電位を制御するバイアス制御回路３１０を含む。
【００６９】
バイアス制御回路３１０は、電源電位Ｖｃｃが供給される電源ノードに一端が接続する抵抗体Ｒ１と、抵抗体Ｒ１の他端とドレインおよびゲートとが接続するＮチャネルＭＯＳトランジスタＮ３２と、ＭＯＳトランジスタＮ３２のソースと、接地ノードとの間に接続する抵抗体Ｒ２と、接地ノードに一端が接続する抵抗体Ｒ３と、抵抗体Ｒ３の他端とドレインおよびゲートとが接続するＰチャネルＭＯＳトランジスタＰ３２と、ＰチャネルＭＯＳトランジスタＰ３２のソースと電源電位Ｖｃｃが供給される電源ノードとの間に接続する抵抗体Ｒ４とを含む。ＮチャネルＭＯＳトランジスタＮ３２のゲートとＮチャネルＭＯＳトランジスタＮ３１のゲートが互いに接続され、ＰチャネルＭＯＳトランジスタＰ３２のゲートとＰチャネルＭＯＳトランジスタＮ３１のゲートとが互いに接続される。
【００７０】
以後、抵抗体Ｒ１とＮチャネルＭＯＳトランジスタＮ３２との接続点をノードＣと呼び、抵抗体Ｒ３とＰチャネルＭＯＳトランジスタＰ３２との接続点をノードＤと呼ぶことにする。
【００７１】
抵抗体Ｒ１およびＲ２の抵抗値を互いに等しく、かつ十分に大きな値としておくと、ノードＣの電位レベルはＮチャネルＭＯＳトランジスタＮ３２のしきい値電圧をＶｔｈｎとするとき、Ｖｃｃ／２＋Ｖｔｈｎとなる。同様にして、抵抗体Ｒ３およびＲ４の抵抗値を互いに等しく、かつ十分大きな値とすることで、ノードＤの電位レベルは、ＰチャネルＭＯＳトランジスタＰ３２のしきい値電圧をＶｔｈｐとするとき、Ｖｃｃ／２−Ｖｔｈｐとなる。ノードＣの電位レベルがＮチャネルＭＯＳトランジスタＮ３１のゲートに、ノードＤの電位レベルがＰチャネルＭＯＳトランジスタＰ３１のゲートにそれぞれ印加される構成となっている。しかも、ＮチャネルＭＯＳトランジスタＮ３１とＮ３２、または、ＰチャネルＭＯＳトランジスタＰ３１とＰ３２とがほぼ同一のトランジスタ特性を有するように形成されているため、プロセス条件等が変動しても安定に、トランジスタＮチャネルＭＯＳトランジスタＮ３１とＰチャネルＭＯＳトランジスタＰ３１との接続点の電位レベルはＶｃｃ／２の電位レベルに保持されることになる。
【００７２】
このＶｃｃ／２発生回路３０２の出力電位を受けて、電圧制御回路２１０は、実施の形態１におけるのと同様に、その出力電位ＶＯＵＴ が上昇した場合はＮチャネルＭＯＳトランジスタＮ１２が導通状態となることで、定常状態における電位レベルにまで引き戻される。
【００７３】
一方、電位ＶＯＵＴ が低下した場合は、ＰチャネルＭＯＳトランジスタＰ１２が導通状態となることで、やはり定常状態における電位レベルに引き戻される。
【００７４】
さらに、実施の形態１におけるのと同様に、出力電位ＶＯＵＴ が大きく上昇した場合は、ＰチャネルＭＯＳトランジスタＰ１３およびＮチャネルＭＯＳトランジスタＮ１２がともに導通状態となることにより、電位ＶＯＵＴ が大きく低下した場合は、ＰチャネルＭＯＳトランジスタＰ１２およびＮチャネルＭＯＳトランジスタＮ１３がともに導通状態となることにより、電位ＶＯＵＴ は定常状態における値に引き戻されることとなる。
【００７５】
したがって、実施の形態２における内部電源回路３００、たとえばセルプレート電圧発生回路やビット線プリチャージ電圧発生回路においても、出力電位の安定化が図られると同時に、過渡応答特性の向上が図られることになる。
【図面の簡単な説明】
【図１】本発明の実施の形態１の半導体記憶装置１００の構成を示す概略ブロック図である。
【図２】本発明の実施の形態１の半導体記憶装置１００における電圧降圧回路１０９の構成を示す概略ブロック図である。
【図３】電圧降圧回路１０９の構成をより詳細に示す回路図である。
【図４】電圧降圧回路１０９の動作を説明するための第１のタイミングチャートである。
【図５】電圧降圧回路１０９の動作を説明するための第２のタイミングチャートである。
【図６】本発明の実施の形態２の内部電源回路３００の構成を示す回路図である。
【図７】従来の内部降圧回路の構成を示す要部回路図である。
【符号の説明】
２、３、４、５ 外部制御信号入力端子、８ 外部アドレス入力端子、１０データ入出力端子、１００ 半導体記憶装置、１０１ メモリセルアレイ、１０２ 行デコーダ、１０３ 列デコーダ、１０４ センスアンプ＋Ｉ／Ｏ制御回路、１０５ アドレスバッファ、１０６ データ入力バッファ、１０７ データ出力バッファ、１０８ 制御信号発生回路、１０９ 電圧降圧回路、１１０ 基準電圧発生回路、１１１ セルプレート電圧発生回路、１１２ ビット線プリチャージ電圧発生回路、２０２ 差動増幅回路、２１０ 電圧制御回路、３００ 内部電源回路、３０２ Ｖｃｃ／２発生回路、３１０ バイアス制御回路。
Claims (4)
- 第１の電源電位が供給される第１の電源ノードと、
第２の電源電位が供給される第２の電源ノードと、
内部電圧供給手段とを備え、
前記内部電圧供給手段は、
前記第１および前記第２の電源電位の中間の所定の内部電圧を発生する電圧発生手段と、
前記電圧発生手段の出力ノードに、各々一端が接続する第１および第２の安定化容量手段と、
前記第１の安定化容量手段の他端の電位の低下に応じて、前記第１の電源ノードと前記出力ノードとの接続を導通状態とする第１の電圧制御手段と、
前記第２の安定化容量手段の他端の電位の上昇に応じて、前記第２の電源ノードと前記出力ノードとの接続を導通状態とする第２の電圧制御手段とを含み、
前記第１の電圧制御手段は、
ソースおよびドレインが、それぞれ前記第１の電源ノードおよび前記出力ノードに接続する第１導電型の第１のＭＯＳトランジスタと、
ソースおよびドレインが、それぞれ前記第１の電源ノードおよび前記第１の安定化容量手段の他端に接続する第１導電型の第２のＭＯＳトランジスタとを含み、
前記第１および前記第２のＭＯＳトランジスタのゲートは相互に接続し、前記第２のＭＯＳトランジスタのゲートとドレインとが接続され、
前記第２の電圧制御手段は、
ソースおよびドレインが、それぞれ前記第２の電源ノードおよび前記出力ノードに接続する第２導電型の第３のＭＯＳトランジスタと、
ソースおよびドレインが、それぞれ前記第２の電源ノードおよび前記第２の安定化容量手段の他端に接続する第２導電型の第４のＭＯＳトランジスタとを含み、
前記第３および前記第４のＭＯＳトランジスタのゲートは、相互に接続し、前記第４のＭＯＳトランジスタのゲートとドレインとが接続される、半導体集積回路装置。 - 前記第１の電圧制御手段は、
前記第２のＭＯＳトランジスタと並列に接続され、ゲートが前記第１の電源ノードと接続される第１導電型の第５のＭＯＳトランジスタをさらに含み、
前記第２の電圧制御手段は、
前記第４のＭＯＳトランジスタと並列に接続され、ゲートが前記第２の電源ノードと接続される第２導電型の第６のＭＯＳトランジスタをさらに含む、請求項１記載の半導体集積回路装置。 - 前記電圧発生手段は、
第１および第２の入力ノードに入力される入力電位の差に応じた出力電位を発生する差動増幅手段と、
前記差動増幅手段の出力電位をゲートに受け、ソースが前記第１の電源ノードと接続する第１導電型の第７のＭＯＳトランジスタとを含み、
前記第１の入力ノードは、所定の基準電位を受け、
前記第７のＭＯＳトランジスタのドレインおよび前記第２の入力ノードは、前記電圧発生手段の出力ノードに接続する、請求項２記載の半導体集積回路装置。 - 前記電圧発生手段は、
前記第１の電源ノードと前記出力ノードとの間に接続される第２導電型の第８のＭＯＳトランジスタと、
前記第２の電源ノードと前記出力ノードとの間に接続される第１導電型の第９のＭＯＳトランジスタと、
前記第８および前記第９のＭＯＳトランジスタのゲート電位を制御するバイアス手段とを含み、
前記バイアス手段は、
前記第１の電源ノードに一端が接続する第１の抵抗体と、
前記第１の抵抗体の他端と、ドレインおよびゲートとが接続する第２導電型の第１０のＭＯＳトランジスタと、
前記第１０のＭＯＳトランジスタのソースと、前記第２の電源ノードとの間に接続する第２の抵抗体と、
前記第２の電源ノードに一端が接続する第３の抵抗体と、
前記第３の抵抗体の他端とドレインおよびゲートとが接続する第１導電型の第１１のＭＯＳトランジスタと、
前記第１１のＭＯＳトランジスタのソースと、前記第１の電源ノードとの間に接続する第４の抵抗体とを含み、
前記第８および前記第９のＭＯＳトランジスタのゲートが、それぞれ前記第１０および前記第１１のＭＯＳトランジスタのゲートと接続する、請求項２記載の半導体集積回路装置。
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Families Citing this family (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6005438A (en) * | 1997-12-10 | 1999-12-21 | National Semiconductor Corporation | Output high voltage clamped circuit for low voltage differential swing applications in the case of overload |
| FR2772155B1 (fr) * | 1997-12-10 | 2000-02-11 | Matra Mhs | Dispositif de generation d'une tension continue de reference |
| US5942809A (en) * | 1997-12-24 | 1999-08-24 | Oki Electric Industry Co., Ltd. | Method and apparatus for generating internal supply voltage |
| DE19919140B4 (de) | 1998-04-29 | 2011-03-31 | National Semiconductor Corp.(N.D.Ges.D.Staates Delaware), Santa Clara | Niederspannungs-Differenzsignaltreiber mit Vorverstärkerschaltung |
| US6356140B1 (en) | 1998-07-15 | 2002-03-12 | Linear Technology Corporation | Active pullup circuitry for open-drain signals |
| US6297671B1 (en) * | 1998-09-01 | 2001-10-02 | Texas Instruments Incorporated | Level detection by voltage addition/subtraction |
| US6297689B1 (en) * | 1999-02-03 | 2001-10-02 | National Semiconductor Corporation | Low temperature coefficient low power programmable CMOS voltage reference |
| JP2001332699A (ja) * | 2000-05-25 | 2001-11-30 | Mitsubishi Electric Corp | 半導体集積装置および集積回路の電圧降下検出方法並びにその電圧降下補正方法 |
| US6222353B1 (en) * | 2000-05-31 | 2001-04-24 | Philips Semiconductors, Inc. | Voltage regulator circuit |
| US6320454B1 (en) | 2000-06-01 | 2001-11-20 | Atmel Corporation | Low power voltage regulator circuit for use in an integrated circuit device |
| JP3487428B2 (ja) * | 2000-10-31 | 2004-01-19 | 松下電器産業株式会社 | 電源回路および非接触ｉｃカード |
| JP2003051548A (ja) * | 2001-08-06 | 2003-02-21 | Sharp Corp | 半導体集積回路装置およびそれを用いた携帯端末 |
| US6686789B2 (en) * | 2002-03-28 | 2004-02-03 | Agere Systems, Inc. | Dynamic low power reference circuit |
| JP2004070813A (ja) * | 2002-08-08 | 2004-03-04 | Renesas Technology Corp | 半導体集積回路 |
| FR2853475B1 (fr) * | 2003-04-01 | 2005-07-08 | Atmel Nantes Sa | Circuit integre delivrant des niveaux logiques a une tension independante de la tension d'alimentation, sans regulateur associe pour la partie puissance, et module de communication correspondant |
| JP3863508B2 (ja) * | 2003-07-03 | 2006-12-27 | Ｎｅｃエレクトロニクス株式会社 | 電源電圧検出回路及び半導体集積回路装置 |
| JP2005050473A (ja) * | 2003-07-31 | 2005-02-24 | Renesas Technology Corp | 半導体装置 |
| KR100605574B1 (ko) * | 2003-12-30 | 2006-07-28 | 주식회사 하이닉스반도체 | 반도체 메모리 소자의 파워업 회로 |
| JP4352937B2 (ja) * | 2004-03-03 | 2009-10-28 | セイコーエプソン株式会社 | 電源回路、電気光学装置および電子機器 |
| JP2006086477A (ja) * | 2004-09-17 | 2006-03-30 | Fujitsu Ltd | 半導体装置 |
| US7342420B2 (en) * | 2004-09-24 | 2008-03-11 | Integrated Device Technology, Inc. | Low power output driver |
| WO2006129488A1 (ja) * | 2005-06-01 | 2006-12-07 | Matsushita Electric Industrial Co., Ltd. | 半導体記憶装置、及びそれを搭載した半導体集積回路 |
| JP5361614B2 (ja) * | 2009-08-28 | 2013-12-04 | ルネサスエレクトロニクス株式会社 | 降圧回路 |
| WO2013111757A1 (en) | 2012-01-23 | 2013-08-01 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3349336A (en) * | 1963-12-30 | 1967-10-24 | Automatic Elect Lab | High speed adder amplifier of the solid state type |
| US3536958A (en) * | 1967-12-05 | 1970-10-27 | Rca Corp | Amplifier protection circuit |
| JPS59218042A (ja) * | 1983-05-26 | 1984-12-08 | Toshiba Corp | 半導体集積回路 |
| JPS60176121A (ja) * | 1984-02-22 | 1985-09-10 | Toshiba Corp | 電圧降下回路 |
| US4634894A (en) * | 1985-03-04 | 1987-01-06 | Advanced Micro Devices, Inc. | Low power CMOS reference generator with low impedance driver |
| JPH083766B2 (ja) * | 1986-05-31 | 1996-01-17 | 株式会社東芝 | 半導体集積回路の電源電圧降下回路 |
| JPH06105856B2 (ja) * | 1986-06-27 | 1994-12-21 | 株式会社日立製作所 | 定電流源回路 |
| US4950976A (en) * | 1989-09-29 | 1990-08-21 | Westinghouse Electric Corp. | Current variation reduction for mosfet current sources |
| US5264743A (en) * | 1989-12-08 | 1993-11-23 | Hitachi, Ltd. | Semiconductor memory operating with low supply voltage |
| JP2736483B2 (ja) * | 1992-03-03 | 1998-04-02 | 三菱電機株式会社 | 電圧発生装置 |
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