JP2736483B2 - 電圧発生装置 - Google Patents
電圧発生装置Info
- Publication number
- JP2736483B2 JP2736483B2 JP4567092A JP4567092A JP2736483B2 JP 2736483 B2 JP2736483 B2 JP 2736483B2 JP 4567092 A JP4567092 A JP 4567092A JP 4567092 A JP4567092 A JP 4567092A JP 2736483 B2 JP2736483 B2 JP 2736483B2
- Authority
- JP
- Japan
- Prior art keywords
- potential
- node
- transistor
- circuit
- vcc
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
- G11C5/146—Substrate bias generators
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/24—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Electromagnetism (AREA)
- General Physics & Mathematics (AREA)
- Radar, Positioning & Navigation (AREA)
- Automation & Control Theory (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Read Only Memory (AREA)
- Dc-Dc Converters (AREA)
- Logic Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、電圧発生装置に関し、
特に、消費電力が小さく、かつ、任意のレベルの電圧を
発生することができる電圧発生装置に関する。
特に、消費電力が小さく、かつ、任意のレベルの電圧を
発生することができる電圧発生装置に関する。
【０００２】
【従来の技術】現在、半導体記憶装置等の半導体集積回
路装置には、少なくとも内部回路が動作している期間
中、この半導体集積回路装置の所定の部分に、予め定め
られた一定の電圧を供給する回路を備える。
路装置には、少なくとも内部回路が動作している期間
中、この半導体集積回路装置の所定の部分に、予め定め
られた一定の電圧を供給する回路を備える。
【０００３】図７は、このような回路の一例である、ハ
ーフＶｃｃ発生回路の構成を示す回路図である。
ーフＶｃｃ発生回路の構成を示す回路図である。
【０００４】ハーフＶｃｃ発生回路は、ＤＲＡＭ（ダイ
ナミックランダムアクセスメモリ）等の半導体記憶装置
において、データ読出やデータ書込が行なわれない期
間、ビット線やＩ／Ｏ線を電源電位Ｖｃｃ（通常５Ｖ）
の２分の１の電位にプリチャージしたり、メモリセルを
構成するキャパシタの一方の電極を電源電位Ｖｃｃの２
分の１の電位に固定するためなどに、一般的に使用され
ている。
ナミックランダムアクセスメモリ）等の半導体記憶装置
において、データ読出やデータ書込が行なわれない期
間、ビット線やＩ／Ｏ線を電源電位Ｖｃｃ（通常５Ｖ）
の２分の１の電位にプリチャージしたり、メモリセルを
構成するキャパシタの一方の電極を電源電位Ｖｃｃの２
分の１の電位に固定するためなどに、一般的に使用され
ている。
【０００５】図８は、ＤＲＡＭのメモリセルの構成を示
す等価回路図である。図８を参照して、ＤＲＡＭの各メ
モリセルは、ワード線ＷＬに接続されたゲートと、ビッ
ト線ＢＬに接続されたドレインと、ソースとを有するＭ
ＯＳトランジスタＴｒと、キャパシタＣとを含む。キャ
パシタＣの一方の電極は、トランジスタＴｒのソースに
接続され、もう一方の電極が他のすべてのメモリセル
（図示せず）のキャパシタＣのそれと共通に、セルプレ
ートと呼ばれる、メモリセルアレイが形成された基板部
分に接続される。このセルプレートに電源電位Ｖｃｃの
２分の１の電位に固定されることによって、各メモリセ
ルのキャパシタの一方の電極の電位が固定される。
す等価回路図である。図８を参照して、ＤＲＡＭの各メ
モリセルは、ワード線ＷＬに接続されたゲートと、ビッ
ト線ＢＬに接続されたドレインと、ソースとを有するＭ
ＯＳトランジスタＴｒと、キャパシタＣとを含む。キャ
パシタＣの一方の電極は、トランジスタＴｒのソースに
接続され、もう一方の電極が他のすべてのメモリセル
（図示せず）のキャパシタＣのそれと共通に、セルプレ
ートと呼ばれる、メモリセルアレイが形成された基板部
分に接続される。このセルプレートに電源電位Ｖｃｃの
２分の１の電位に固定されることによって、各メモリセ
ルのキャパシタの一方の電極の電位が固定される。
【０００６】ビット線やＩ／Ｏ線は、論理値“１”およ
び“０”のデータを、それぞれ、電位上昇（または電位
低下）および電位低下（または電位上昇）として次段の
回路または配線に伝達する。そこで、ビット線およびＩ
／Ｏ線が、電源電位Ｖｃｃと接地電位０Ｖとの中間の電
位であるＶｃｃ／２にプリチャージされれば、データ読
出時に、読出されたデータが論理値“０”であるか
“１”であるかに応じてビット線およびＩ／Ｏ線の電位
が変化し易くなる。
び“０”のデータを、それぞれ、電位上昇（または電位
低下）および電位低下（または電位上昇）として次段の
回路または配線に伝達する。そこで、ビット線およびＩ
／Ｏ線が、電源電位Ｖｃｃと接地電位０Ｖとの中間の電
位であるＶｃｃ／２にプリチャージされれば、データ読
出時に、読出されたデータが論理値“０”であるか
“１”であるかに応じてビット線およびＩ／Ｏ線の電位
が変化し易くなる。
【０００７】次に、図７を参照しながら、従来のハーフ
Ｖｃｃ発生回路の構成および動作について説明する。
Ｖｃｃ発生回路の構成および動作について説明する。
【０００８】従来のハーフＶｃｃ発生回路は、電源電位
Ｖｃｃが供給されるべき電源端子Ｔｃｃと接地ＧＮＤと
の間に互いに直列に接続された抵抗１〜３と、電源端子
Ｔｃｃと接地ＧＮＤとの間に互いに直列に接続されたＮ
チャネルＭＯＳトランジスタ４およびＰチャネルＭＯＳ
トランジスタ５とを含む。トランジスタ４および５のゲ
ートはそれぞれ、抵抗１および２の接続点と、抵抗２お
よび３の接続点とに接続される。トランジスタ４および
５の接続点（ノードＮ３）の電位がこのハーフＶｃｃ発
生回路の出力電圧Ｖｏｕｔとして用いられる。
Ｖｃｃが供給されるべき電源端子Ｔｃｃと接地ＧＮＤと
の間に互いに直列に接続された抵抗１〜３と、電源端子
Ｔｃｃと接地ＧＮＤとの間に互いに直列に接続されたＮ
チャネルＭＯＳトランジスタ４およびＰチャネルＭＯＳ
トランジスタ５とを含む。トランジスタ４および５のゲ
ートはそれぞれ、抵抗１および２の接続点と、抵抗２お
よび３の接続点とに接続される。トランジスタ４および
５の接続点（ノードＮ３）の電位がこのハーフＶｃｃ発
生回路の出力電圧Ｖｏｕｔとして用いられる。
【０００９】電源端子Ｔｃｃに電源電位Ｖｃｃが供給さ
れている期間、電源端子Ｔｃｃから接地ＧＮＤに抵抗１
〜３を介して電流が流れるので、抵抗１および２の接続
点の電位は、電源電位Ｖｃｃよりも抵抗１による電圧降
下分だけ低い電位となり、抵抗２および３の接続点の電
位は、抵抗１および２の接続点の電位よりもさらに抵抗
２による電圧降下分だけ低い電位となる。抵抗１〜３の
各々の抵抗値は、抵抗１および２の接続点（ノードＮ
１）の電位が電源電位Ｖｃｃの２分の１の電位Ｖｃｃ／
２よりもトランジスタ４のしきい値電圧Ｖｔｈｎだけ高
い電位（Ｖｃｃ／２＋Ｖｔｈｎ）となり、かつ、抵抗２
および３の接続点（ノードＮ２）の電位が、電源電位Ｖ
ｃｃの２分の１の電位Ｖｃｃ／２よりもトランジスタ５
のしきい値電圧Ｖｔｈｐだけ低い電位（Ｖｃｃ／２−Ｖ
ｔｈｐ）となるように設定される。
れている期間、電源端子Ｔｃｃから接地ＧＮＤに抵抗１
〜３を介して電流が流れるので、抵抗１および２の接続
点の電位は、電源電位Ｖｃｃよりも抵抗１による電圧降
下分だけ低い電位となり、抵抗２および３の接続点の電
位は、抵抗１および２の接続点の電位よりもさらに抵抗
２による電圧降下分だけ低い電位となる。抵抗１〜３の
各々の抵抗値は、抵抗１および２の接続点（ノードＮ
１）の電位が電源電位Ｖｃｃの２分の１の電位Ｖｃｃ／
２よりもトランジスタ４のしきい値電圧Ｖｔｈｎだけ高
い電位（Ｖｃｃ／２＋Ｖｔｈｎ）となり、かつ、抵抗２
および３の接続点（ノードＮ２）の電位が、電源電位Ｖ
ｃｃの２分の１の電位Ｖｃｃ／２よりもトランジスタ５
のしきい値電圧Ｖｔｈｐだけ低い電位（Ｖｃｃ／２−Ｖ
ｔｈｐ）となるように設定される。
【００１０】トランジスタ４は、そのゲート電位Ｖｇｎ
がノードＮ３の電位Ｖｏｕｔよりもしきい値電圧Ｖｔｈ
ｎだけ高い電位（Ｖｏｕｔ＋Ｖｔｈｎ）よりも高い場合
に、すなわち、次式が成り立つ場合に、ＯＮ状態となっ
て電源端子ＴｃｃからノードＮ３に正の電荷を供給す
る。 Ｖｏｕｔ＜Ｖｇｎ−Ｖｔｈｎ トランジスタ５は、そのゲート電位ＶｇｐがノードＮ３
の電位Ｖｏｕｔよりもしきい値電圧Ｖｔｈｐ分だけ低い
電位（Ｖｏｕｔ−Ｖｔｈｐ）よりも低い場合に、すなわ
ち、次式が成り立つ場合に、ＯＮ状態となって接地ＧＮ
ＤからノードＮ３に負の電荷を供給する。 Ｖｏｕｔ＞Ｖｇｐ＋Ｖｔｈｐ それゆえ、ノードＮ１およびＮ２の電位がそれぞれ、
（Ｖｃｃ／２＋Ｖｔｈｎ）および（Ｖｃｃ／２−Ｖｔｈ
ｐ）である場合、ノードＮ３の電位ＶｏｕｔがＶｃｃ／
２よりも高くなると、トランジスタ４はＯＦＦ状態とな
る一方、トランジスタ５がＯＮ状態となるので、ノード
Ｎ３の電位Ｖｏｕｔは低下する。しかし、ノードＮ３の
電位ＶｏｕｔがＶｃｃ／２よりも低くなると、トランジ
スタ５がＯＦＦ状態となる一方、トランジスタ４がＯＮ
状態となるので、ノードＮ３の電位は上昇する。したが
って、トランジスタ４および５のゲート電位Ｖｇｎおよ
びＶｇｐがそれぞれこのような電位に設定されることに
よって、ノードＮ３の電位Ｖｏｕｔが常にほぼＶｃｃ／
２に制御される。ノードＮ３の電位ＶｏｕｔがＶｃｃ／
２に安定している状態においては、トランジスタ４およ
び５がともにＯＦＦ状態となるので、電源端子Ｔｃｃか
らトランジスタ４および５を介して接地ＧＮＤに流れる
電流は生じない。
がノードＮ３の電位Ｖｏｕｔよりもしきい値電圧Ｖｔｈ
ｎだけ高い電位（Ｖｏｕｔ＋Ｖｔｈｎ）よりも高い場合
に、すなわち、次式が成り立つ場合に、ＯＮ状態となっ
て電源端子ＴｃｃからノードＮ３に正の電荷を供給す
る。 Ｖｏｕｔ＜Ｖｇｎ−Ｖｔｈｎ トランジスタ５は、そのゲート電位ＶｇｐがノードＮ３
の電位Ｖｏｕｔよりもしきい値電圧Ｖｔｈｐ分だけ低い
電位（Ｖｏｕｔ−Ｖｔｈｐ）よりも低い場合に、すなわ
ち、次式が成り立つ場合に、ＯＮ状態となって接地ＧＮ
ＤからノードＮ３に負の電荷を供給する。 Ｖｏｕｔ＞Ｖｇｐ＋Ｖｔｈｐ それゆえ、ノードＮ１およびＮ２の電位がそれぞれ、
（Ｖｃｃ／２＋Ｖｔｈｎ）および（Ｖｃｃ／２−Ｖｔｈ
ｐ）である場合、ノードＮ３の電位ＶｏｕｔがＶｃｃ／
２よりも高くなると、トランジスタ４はＯＦＦ状態とな
る一方、トランジスタ５がＯＮ状態となるので、ノード
Ｎ３の電位Ｖｏｕｔは低下する。しかし、ノードＮ３の
電位ＶｏｕｔがＶｃｃ／２よりも低くなると、トランジ
スタ５がＯＦＦ状態となる一方、トランジスタ４がＯＮ
状態となるので、ノードＮ３の電位は上昇する。したが
って、トランジスタ４および５のゲート電位Ｖｇｎおよ
びＶｇｐがそれぞれこのような電位に設定されることに
よって、ノードＮ３の電位Ｖｏｕｔが常にほぼＶｃｃ／
２に制御される。ノードＮ３の電位ＶｏｕｔがＶｃｃ／
２に安定している状態においては、トランジスタ４およ
び５がともにＯＦＦ状態となるので、電源端子Ｔｃｃか
らトランジスタ４および５を介して接地ＧＮＤに流れる
電流は生じない。
【００１１】図１１は、半導体集積回路装置において予
め定められたレベルの電圧を発生する回路の他の例であ
る、基板バイアス回路の構成を示す回路図である。
め定められたレベルの電圧を発生する回路の他の例であ
る、基板バイアス回路の構成を示す回路図である。
【００１２】基板バイアス回路は、半導体集積回路装置
において半導体基板の電位の変動によって回路が誤動作
したり、回路の電気的特性が劣化したりするのを防ぐた
めに設けられる。
において半導体基板の電位の変動によって回路が誤動作
したり、回路の電気的特性が劣化したりするのを防ぐた
めに設けられる。
【００１３】図１３は、半導体集積回路装置におけるデ
ータ出力回路の一般的な構成例を示す回路図である。図
１３を参照して、出力回路は、一般に、入出力信号の電
位レベルに応じた電源電位ＶDDが供給されるべき電源端
子ＴDDと接地ＧＮＤとの間にたがいに直列に接続された
２つのＮチャネルＭＯＳトランジスタ１２，１３を含
む。トランジスタ１２および１３のゲートにはそれぞ
れ、前段の回路（図示せず）から、出力されるべきデー
タに応じた互いに相補なレベルの電位Ｖ１，Ｖ２が付与
される。トランジスタ１２および１３の接続点が、この
出力回路の出力端として、図示されないＩ／Ｏピンに接
続される。
ータ出力回路の一般的な構成例を示す回路図である。図
１３を参照して、出力回路は、一般に、入出力信号の電
位レベルに応じた電源電位ＶDDが供給されるべき電源端
子ＴDDと接地ＧＮＤとの間にたがいに直列に接続された
２つのＮチャネルＭＯＳトランジスタ１２，１３を含
む。トランジスタ１２および１３のゲートにはそれぞ
れ、前段の回路（図示せず）から、出力されるべきデー
タに応じた互いに相補なレベルの電位Ｖ１，Ｖ２が付与
される。トランジスタ１２および１３の接続点が、この
出力回路の出力端として、図示されないＩ／Ｏピンに接
続される。
【００１４】したがって、トランジスタ１２がＯＮ状態
である期間にはトランジスタ１３はＯＦＦ状態となり、
逆に、トランジスタ１３がＯＮ状態である期間にはトラ
ンジスタ１２はＯＦＦ状態となる。このため、トランジ
スタ１２および１３の接続点には、前段の回路の出力電
位ｖ１，ｖ２に応じて、電源端子ＴDDの高電位ＶDDまた
は接地ＧＮＤの低電位Ｖｓｓが現れる。
である期間にはトランジスタ１３はＯＦＦ状態となり、
逆に、トランジスタ１３がＯＮ状態である期間にはトラ
ンジスタ１２はＯＦＦ状態となる。このため、トランジ
スタ１２および１３の接続点には、前段の回路の出力電
位ｖ１，ｖ２に応じて、電源端子ＴDDの高電位ＶDDまた
は接地ＧＮＤの低電位Ｖｓｓが現れる。
【００１５】半導体基板の電位がＩ／Ｏピンの電位より
も高くなると、このような出力回路において、Ｎ+ 領域
からＰウェル領域に電荷が流れ込む。図１４は、このよ
うな現象を説明するための図である。図１４には、図１
３のトランジスタ１２（または１３）の構造を示す断面
図が示される。
も高くなると、このような出力回路において、Ｎ+ 領域
からＰウェル領域に電荷が流れ込む。図１４は、このよ
うな現象を説明するための図である。図１４には、図１
３のトランジスタ１２（または１３）の構造を示す断面
図が示される。
【００１６】図１４を参照して、トランジスタ１２（ま
たは１３）は、半導体基板１０００内に形成された、Ｐ
ウェル１００上にドレインおよびソースとしてそれぞれ
形成されたＮ+ 領域２００および３００と、Ｐウェル１
００上に、Ｎ+ 領域２００および３００間にまたがるよ
うに、絶縁膜（図示せず）を介して形成されたゲート電
極４００とによって構成される。一方のＮ+ 領域２００
には、電源端子ＴDD（または接地ＧＮＤ）に接続され
て、高電位ＴDD（または低電位Ｖｓｓ）を受け、もう一
方のＮ+ 領域３００は、Ｉ／Ｏピンに接続される。ゲー
ト電極４００は、この出力回路の前段の回路からの信号
ｖ１（またはｖ２）を受ける。
たは１３）は、半導体基板１０００内に形成された、Ｐ
ウェル１００上にドレインおよびソースとしてそれぞれ
形成されたＮ+ 領域２００および３００と、Ｐウェル１
００上に、Ｎ+ 領域２００および３００間にまたがるよ
うに、絶縁膜（図示せず）を介して形成されたゲート電
極４００とによって構成される。一方のＮ+ 領域２００
には、電源端子ＴDD（または接地ＧＮＤ）に接続され
て、高電位ＴDD（または低電位Ｖｓｓ）を受け、もう一
方のＮ+ 領域３００は、Ｉ／Ｏピンに接続される。ゲー
ト電極４００は、この出力回路の前段の回路からの信号
ｖ１（またはｖ２）を受ける。
【００１７】Ｐウェル１００の電位が０Ｖ以上である場
合、Ｉ／Ｏピンにたとえば外部から負の電位が供給され
ると、Ｎ+ 領域３００とＰウェル１００とによって形成
されるＰＮ接合が順バイアス状態となるので、Ｎ+ 領域
３００からＰウェル１００に電子ｅ- が供給される。こ
の出力回路が、たとえばＤＲＡＭに用いられていれば、
このようにＰウェル１００内に流れ込んだ電子ｅ- によ
って、メモリセル内のキャパシタＣ（図８参照）に蓄積
された正の電荷が相殺されるので、メモリセルの記憶デ
ータが破壊されるという現象が生じる。
合、Ｉ／Ｏピンにたとえば外部から負の電位が供給され
ると、Ｎ+ 領域３００とＰウェル１００とによって形成
されるＰＮ接合が順バイアス状態となるので、Ｎ+ 領域
３００からＰウェル１００に電子ｅ- が供給される。こ
の出力回路が、たとえばＤＲＡＭに用いられていれば、
このようにＰウェル１００内に流れ込んだ電子ｅ- によ
って、メモリセル内のキャパシタＣ（図８参照）に蓄積
された正の電荷が相殺されるので、メモリセルの記憶デ
ータが破壊されるという現象が生じる。
【００１８】このような現象を回避するには、Ｎ+ 領域
３００とＰウェル領域１００とによって形成されるＰＮ
接合が順バイアス状態とならないように、半導体基板１
０００の電位、すなわちＰウェル１００の電位が所定の
負の電位に保持されればよい。
３００とＰウェル領域１００とによって形成されるＰＮ
接合が順バイアス状態とならないように、半導体基板１
０００の電位、すなわちＰウェル１００の電位が所定の
負の電位に保持されればよい。
【００１９】図１５は、ＤＲＡＭにおける任意の１つの
メモリセルの構成を示す回路図である。
メモリセルの構成を示す回路図である。
【００２０】図１５を参照して、データ書込時には、ワ
ード線ＷＬの電位が一定期間、トランジスタＴｒのしき
い値電圧よりもかなり高いハイレベルの電位（通常電源
電位）とされる一方、ビット線ＢＬの電位が、このメモ
リセルＭＣに記憶させるべきデータに応じてハイレベル
（このデータが“１”の場合）またはローレベル（この
データが“０”の場合）とされる。これによって、キャ
パシタＣが充電または放電される。この一定期間の経過
後に、ワード線ＷＬの電位はトランジスタＴｒのしきい
値電圧よりも十分に低いローレベルの電位（通常接地電
位）とされるので、キャパシタＣが充電された場合、キ
ャパシタＣに蓄積された電荷はトランジスタＴｒを介し
てビット線ＢＬに流出することはない。
ード線ＷＬの電位が一定期間、トランジスタＴｒのしき
い値電圧よりもかなり高いハイレベルの電位（通常電源
電位）とされる一方、ビット線ＢＬの電位が、このメモ
リセルＭＣに記憶させるべきデータに応じてハイレベル
（このデータが“１”の場合）またはローレベル（この
データが“０”の場合）とされる。これによって、キャ
パシタＣが充電または放電される。この一定期間の経過
後に、ワード線ＷＬの電位はトランジスタＴｒのしきい
値電圧よりも十分に低いローレベルの電位（通常接地電
位）とされるので、キャパシタＣが充電された場合、キ
ャパシタＣに蓄積された電荷はトランジスタＴｒを介し
てビット線ＢＬに流出することはない。
【００２１】データ読出時には、ワード線ＷＬの電位が
一定期間ハイレベルとされる一方、ビット線ＢＬの電位
変化が検知される。キャパシタＣに電荷が蓄積されてい
れば、この一定期間において、キャパシタＣからトラン
ジスタＴｒを介してビット線ＢＬに正の電荷が供給され
るので、ビット線ＢＬの電位は上昇する。キャパシタＣ
に電荷が蓄積されていなければ、この一定期間において
ビット線ＢＬからトランジスタＴｒを介してキャパシタ
Ｃに正の電荷が供給されるので、ビット線ＢＬの電位は
低下する。このように、メモリセルＭＣにデータ“１”
が記憶されている場合にはビット線ＢＬに電位上昇が生
じる一方、メモリセルＭＣにデータ“０”が記憶されて
いる場合には、ビット線ＢＬに電位低下が生じるので、
ビット線ＢＬの電位変化を検知することによってメモリ
セルＭＣに記憶されているデータを判別することができ
る。
一定期間ハイレベルとされる一方、ビット線ＢＬの電位
変化が検知される。キャパシタＣに電荷が蓄積されてい
れば、この一定期間において、キャパシタＣからトラン
ジスタＴｒを介してビット線ＢＬに正の電荷が供給され
るので、ビット線ＢＬの電位は上昇する。キャパシタＣ
に電荷が蓄積されていなければ、この一定期間において
ビット線ＢＬからトランジスタＴｒを介してキャパシタ
Ｃに正の電荷が供給されるので、ビット線ＢＬの電位は
低下する。このように、メモリセルＭＣにデータ“１”
が記憶されている場合にはビット線ＢＬに電位上昇が生
じる一方、メモリセルＭＣにデータ“０”が記憶されて
いる場合には、ビット線ＢＬに電位低下が生じるので、
ビット線ＢＬの電位変化を検知することによってメモリ
セルＭＣに記憶されているデータを判別することができ
る。
【００２２】さて、データ書込およびデータ読出のいず
れも行なわれていない期間には、ワード線ＷＬの電位は
ローレベルとされるので、トランジスタＴｒはＯＦＦ状
態となってビット線ＢＬおよびキャパシタＣ間に流れる
電流を遮断する。しかしながら、トランジスタＴｒのし
きい値電圧が低い場合、データ書込およびデータ読出の
いずれも行なわれていない期間に、何らかの原因でワー
ド線ＷＬに若干の電位上昇が生じただけで、トランジス
タＴｒがＯＮ状態となるので、キャパシタＣに蓄積され
ていた電荷がトランジスタＴｒを介してビット線ＢＬに
リークする。この結果、メモリセルＭＣの記憶データが
破壊される。このような現象を回避するためには、トラ
ンジスタＴｒのしきい値電圧を高く設定する必要があ
る。
れも行なわれていない期間には、ワード線ＷＬの電位は
ローレベルとされるので、トランジスタＴｒはＯＦＦ状
態となってビット線ＢＬおよびキャパシタＣ間に流れる
電流を遮断する。しかしながら、トランジスタＴｒのし
きい値電圧が低い場合、データ書込およびデータ読出の
いずれも行なわれていない期間に、何らかの原因でワー
ド線ＷＬに若干の電位上昇が生じただけで、トランジス
タＴｒがＯＮ状態となるので、キャパシタＣに蓄積され
ていた電荷がトランジスタＴｒを介してビット線ＢＬに
リークする。この結果、メモリセルＭＣの記憶データが
破壊される。このような現象を回避するためには、トラ
ンジスタＴｒのしきい値電圧を高く設定する必要があ
る。
【００２３】さて、ＮチャネルＭＯＳトランジスタ（図
１４参照）のしきい値電圧Ｖthと、それが形成されてい
るＰウェル１００の電位ＶSBの絶対値｜ＶSB｜の平方根
とは、Ｖth＝Ｖtho ＋α（｜ＶSB｜）1/2 の関係にあ
る。Ｖtho はＶSB＝０ＶのときのＮチャネルＭＯＳトラ
ンジスタのしきい値電圧を表わし、αは定数である。つ
まり、ＮチャネルＭＯＳトランジスタのしきい値電圧
は、それが形成された基板の電位が絶対値の大きい負の
電位であるほど、大きい。そこで、ワード線ＷＬの電位
変動によるキャパシタＣからビット線ＢＬへの電荷のリ
ークを発生しにくくするには、メモリセルＭＣが形成さ
れた半導体基板を、適当な負の電位に保持すればよい。
１４参照）のしきい値電圧Ｖthと、それが形成されてい
るＰウェル１００の電位ＶSBの絶対値｜ＶSB｜の平方根
とは、Ｖth＝Ｖtho ＋α（｜ＶSB｜）1/2 の関係にあ
る。Ｖtho はＶSB＝０ＶのときのＮチャネルＭＯＳトラ
ンジスタのしきい値電圧を表わし、αは定数である。つ
まり、ＮチャネルＭＯＳトランジスタのしきい値電圧
は、それが形成された基板の電位が絶対値の大きい負の
電位であるほど、大きい。そこで、ワード線ＷＬの電位
変動によるキャパシタＣからビット線ＢＬへの電荷のリ
ークを発生しにくくするには、メモリセルＭＣが形成さ
れた半導体基板を、適当な負の電位に保持すればよい。
【００２４】図１３ないし図１５を参照して説明された
ように、種々の不都合を解消するためには、半導体基板
をある一定の負の電位ＶBBにバイアスする必要がある。
そのために設けられた回路が基板バイアス回路である。
ように、種々の不都合を解消するためには、半導体基板
をある一定の負の電位ＶBBにバイアスする必要がある。
そのために設けられた回路が基板バイアス回路である。
【００２５】次に、図１１および図１２を参照しながら
従来の基板バイアス回路の構成および動作について説明
する。
従来の基板バイアス回路の構成および動作について説明
する。
【００２６】図１２は、図１１の基板バイアス回路に供
給される制御信号Φ１，Φ２の電位波形を示すタイミン
グチャート図である。
給される制御信号Φ１，Φ２の電位波形を示すタイミン
グチャート図である。
【００２７】基板バイアス回路は、図１２（ａ）および
（ｂ）にそれぞれ示されるような互いに逆移相の駆動信
号Φ１およびΦ２をそれぞれ受けるインバータ５および
９と、インバータ５の出力端と接地ＧＮＤとの間に互い
に直列に接続されたキャパシタ６およびＰチャネルＭＯ
Ｓトランジスタ８と、インバータ９の出力端と接地ＧＮ
Ｄとの間に互いに直列に接続されたキャパシタ１０およ
びＰチャネルＭＯＳトランジスタ１１とを含む。トラン
ジスタ８のゲートには、キャパシタ１０とトランジスタ
１１の接続点（ノードＮ５）の電位が付与され、トラン
ジスタ１１のゲートには接地電位が付与される。
（ｂ）にそれぞれ示されるような互いに逆移相の駆動信
号Φ１およびΦ２をそれぞれ受けるインバータ５および
９と、インバータ５の出力端と接地ＧＮＤとの間に互い
に直列に接続されたキャパシタ６およびＰチャネルＭＯ
Ｓトランジスタ８と、インバータ９の出力端と接地ＧＮ
Ｄとの間に互いに直列に接続されたキャパシタ１０およ
びＰチャネルＭＯＳトランジスタ１１とを含む。トラン
ジスタ８のゲートには、キャパシタ１０とトランジスタ
１１の接続点（ノードＮ５）の電位が付与され、トラン
ジスタ１１のゲートには接地電位が付与される。
【００２８】基板バイアス回路は、さらにダイオード接
続されたＰチャネルＭＯＳトランジスタ７を含む。トラ
ンジスタ７のゲートは、キャパシタ６およびトランジス
タ８の接続点（ノードＮ４）に接続される。トランジス
タ７および８のバックゲート電圧として、インバータ５
の出力電圧が用いられる。トランジスタ１１のバックゲ
ート電圧としては、インバータ９の出力電圧が用いられ
る。
続されたＰチャネルＭＯＳトランジスタ７を含む。トラ
ンジスタ７のゲートは、キャパシタ６およびトランジス
タ８の接続点（ノードＮ４）に接続される。トランジス
タ７および８のバックゲート電圧として、インバータ５
の出力電圧が用いられる。トランジスタ１１のバックゲ
ート電圧としては、インバータ９の出力電圧が用いられ
る。
【００２９】トランジスタ７の出力電位が、基板バイア
ス回路の出力電位ＶBBとして半導体基板（図示せず）に
供給される。
ス回路の出力電位ＶBBとして半導体基板（図示せず）に
供給される。
【００３０】駆動信号Φ１の電位がローレベルである期
間に駆動信号Φ２の電位がハイレベルからローレベルに
切換わると（図１２（ｂ）の時刻ｔ１）、ノードＮ５の
電位がキャパシタ１０のカップリングによって上昇す
る。一方、トランジスタ１１は、そのバックゲート電圧
がハイレベルとなることによりＯＮ状態となって、ノー
ドＮ５を接地ＧＮＤに電気的に接続する。この結果ノー
ドＮ５の電位が低下する。このようなノードＮ５の電位
低下によって、トランジスタ８がＯＮ状態となるので、
ノードＮ４からトランジスタ８を介して接地ＧＮＤに正
の電荷が引抜かれる。
間に駆動信号Φ２の電位がハイレベルからローレベルに
切換わると（図１２（ｂ）の時刻ｔ１）、ノードＮ５の
電位がキャパシタ１０のカップリングによって上昇す
る。一方、トランジスタ１１は、そのバックゲート電圧
がハイレベルとなることによりＯＮ状態となって、ノー
ドＮ５を接地ＧＮＤに電気的に接続する。この結果ノー
ドＮ５の電位が低下する。このようなノードＮ５の電位
低下によって、トランジスタ８がＯＮ状態となるので、
ノードＮ４からトランジスタ８を介して接地ＧＮＤに正
の電荷が引抜かれる。
【００３１】次に駆動信号Φ１の電位がローレベルから
ハイレベルに切換わると（図１２における時刻ｔ２）、
インバータ５の出力電位がローレベルとなるのでキャパ
シタ６から電荷が放出される。これによって、ノードＮ
４にキャパシタ６から負の電荷が供給されるので、ノー
ドＮ４の電位が負に低下しはじめる。
ハイレベルに切換わると（図１２における時刻ｔ２）、
インバータ５の出力電位がローレベルとなるのでキャパ
シタ６から電荷が放出される。これによって、ノードＮ
４にキャパシタ６から負の電荷が供給されるので、ノー
ドＮ４の電位が負に低下しはじめる。
【００３２】一方、ノードＮ５の電位は接地電位０Ｖで
あるので、ノードＮ４の電位が負の電位になると、トラ
ンジスタ８はＯＦＦ状態となってノードＮ４を接地ＧＮ
Ｄから電気的に切離す。ノードＮ４の電位がこのような
負の電位となると、トランジスタ７がＯＮ状態となる。
したがって、駆動信号Φ１のローレベルからハイレベル
への切換りに応答して、キャパシタ６からノードＮ４お
よびトランジスタ７を介して、負の電荷が放出される。
あるので、ノードＮ４の電位が負の電位になると、トラ
ンジスタ８はＯＦＦ状態となってノードＮ４を接地ＧＮ
Ｄから電気的に切離す。ノードＮ４の電位がこのような
負の電位となると、トランジスタ７がＯＮ状態となる。
したがって、駆動信号Φ１のローレベルからハイレベル
への切換りに応答して、キャパシタ６からノードＮ４お
よびトランジスタ７を介して、負の電荷が放出される。
【００３３】キャパシタ６からノードＮ４への負の電荷
の供給によって、ノードＮ４の電位は、最終的に電源電
位Ｖｃｃと同じ絶対値を有する負の電位（−Ｖｃｃ）と
なる。したがって、このような負の電荷の放出によっ
て、トランジスタ７の出力電位ＶBBは、電源電位と同じ
絶対値を有する負の電位（−Ｖｃｃ）よりもトランジス
タ７のしきい値電圧Ｖｔｈｐだけ高い電位（−Ｖｃｃ＋
Ｖｔｈｐ）となる。
の供給によって、ノードＮ４の電位は、最終的に電源電
位Ｖｃｃと同じ絶対値を有する負の電位（−Ｖｃｃ）と
なる。したがって、このような負の電荷の放出によっ
て、トランジスタ７の出力電位ＶBBは、電源電位と同じ
絶対値を有する負の電位（−Ｖｃｃ）よりもトランジス
タ７のしきい値電圧Ｖｔｈｐだけ高い電位（−Ｖｃｃ＋
Ｖｔｈｐ）となる。
【００３４】次に、駆動信号Φ２の電位がローレベルで
ある期間に駆動信号Φ１がハイレベルからローレベルに
切換わると（図１２の時刻ｔ３）、ノードＮ４の電位が
上昇するので、トランジスタ７はＯＦＦ状態となる。こ
れによって、ノードＮ４が半導体基板から電気的に切離
される。
ある期間に駆動信号Φ１がハイレベルからローレベルに
切換わると（図１２の時刻ｔ３）、ノードＮ４の電位が
上昇するので、トランジスタ７はＯＦＦ状態となる。こ
れによって、ノードＮ４が半導体基板から電気的に切離
される。
【００３５】次に駆動信号Φ２がローレベルからハイレ
ベルに切換わると（図１２における時刻ｔ４）、インバ
ータ９の出力電位がローレベルとなるのでキャパシタ１
０からノードＮ５に負の電荷が供給されて、ノードＮ５
の電位は負の電位となる。一方、トランジスタ１１は、
そのバックゲート電圧がローレベルとなることによって
ＯＦＦ状態となるため、キャパシタ１０から放出された
負の電荷はすべてトランジスタ８のゲートに供給され
る。一方、ノードＮ４の電位は接地電位０Ｖであるの
で、トランジスタ８は、ゲートへの負の電荷の供給に応
答してＯＮ状態となる。これによって、ノードＮ４の電
位が接地電位０Ｖに戻る。
ベルに切換わると（図１２における時刻ｔ４）、インバ
ータ９の出力電位がローレベルとなるのでキャパシタ１
０からノードＮ５に負の電荷が供給されて、ノードＮ５
の電位は負の電位となる。一方、トランジスタ１１は、
そのバックゲート電圧がローレベルとなることによって
ＯＦＦ状態となるため、キャパシタ１０から放出された
負の電荷はすべてトランジスタ８のゲートに供給され
る。一方、ノードＮ４の電位は接地電位０Ｖであるの
で、トランジスタ８は、ゲートへの負の電荷の供給に応
答してＯＮ状態となる。これによって、ノードＮ４の電
位が接地電位０Ｖに戻る。
【００３６】上記のような回路動作が繰返されることに
よって、トランジスタ７からほぼ一定の負の電位（−Ｖ
ｃｃ＋Ｖｔｈｐ）が、半導体基板をバイアスするために
出力される。
よって、トランジスタ７からほぼ一定の負の電位（−Ｖ
ｃｃ＋Ｖｔｈｐ）が、半導体基板をバイアスするために
出力される。
【００３７】
【発明が解決しようとする課題】上記のように、半導体
集積回路装置において、予め定められたレベルの電圧を
発生する電圧発生回路は、ハーフＶｃｃ発生回路（図
７）のように、互いに直列に接続された複数のＭＯＳト
ランジスタのゲート電位を、抵抗分割によって得られた
適当な電位に設定することによってこれらのＭＯＳトラ
ンジスタの接続点を所望の電位に固定する回路や、基板
バイアス回路（図１１）のように、キャパシタの充電と
放電とを交互に行なわせて一定量の電荷を一定のタイミ
ングで放出することによって所望の電圧を発生するいわ
ゆるチャージポンプ型の回路が一般的である。しかしな
がら、このような構成の回路は以下のような問題点を有
する。
集積回路装置において、予め定められたレベルの電圧を
発生する電圧発生回路は、ハーフＶｃｃ発生回路（図
７）のように、互いに直列に接続された複数のＭＯＳト
ランジスタのゲート電位を、抵抗分割によって得られた
適当な電位に設定することによってこれらのＭＯＳトラ
ンジスタの接続点を所望の電位に固定する回路や、基板
バイアス回路（図１１）のように、キャパシタの充電と
放電とを交互に行なわせて一定量の電荷を一定のタイミ
ングで放出することによって所望の電圧を発生するいわ
ゆるチャージポンプ型の回路が一般的である。しかしな
がら、このような構成の回路は以下のような問題点を有
する。
【００３８】まず、前者の構成の回路が有する問題点に
ついて、図７，図９，および図１０を参照しながら説明
する。
ついて、図７，図９，および図１０を参照しながら説明
する。
【００３９】図９は、図７のトランジスタ４の構造を示
す断面図である。図１０は、図７のトランジスタ５の構
造を示す断面図である。
す断面図である。図１０は、図７のトランジスタ５の構
造を示す断面図である。
【００４０】図７において、電源端子Ｔｃｃに電源電位
Ｖｃｃが供給されている期間、すなわち、このハーフＶ
ｃｃ発生回路が動作している期間中、電源端子Ｔｃｃか
ら接地ＧＮＤに抵抗１〜３を介して定常的に貫通電流が
流れる。したがって、従来のハーフＶｃｃ発生回路は、
消費電力が大きく、半導体集積回路装置を含む多くの分
野に低消費電力化が要求されている現在、低消費電力化
を妨げるという問題点を有する。
Ｖｃｃが供給されている期間、すなわち、このハーフＶ
ｃｃ発生回路が動作している期間中、電源端子Ｔｃｃか
ら接地ＧＮＤに抵抗１〜３を介して定常的に貫通電流が
流れる。したがって、従来のハーフＶｃｃ発生回路は、
消費電力が大きく、半導体集積回路装置を含む多くの分
野に低消費電力化が要求されている現在、低消費電力化
を妨げるという問題点を有する。
【００４１】また、トランジスタ４のしきい値電圧Ｖｔ
ｈｎとトランジスタ５のしきい値電圧Ｖｔｈｐは、トラ
ンジスタ４および５が共にＯＮ状態とならないように設
計されるが、トランジスタ４のしきい値電圧が設定値Ｖ
ｔｈｎと異なっていたり、トランジスタ５のしきい値電
圧が設定値Ｖｔｈｐと異なっていたりすると、トランジ
スタ４および５が共にＯＮ状態となる期間が生じ、電源
端子Ｔｃｃから接地ＧＮＤにトランジスタ４および５を
介して貫通電流が流れる。
ｈｎとトランジスタ５のしきい値電圧Ｖｔｈｐは、トラ
ンジスタ４および５が共にＯＮ状態とならないように設
計されるが、トランジスタ４のしきい値電圧が設定値Ｖ
ｔｈｎと異なっていたり、トランジスタ５のしきい値電
圧が設定値Ｖｔｈｐと異なっていたりすると、トランジ
スタ４および５が共にＯＮ状態となる期間が生じ、電源
端子Ｔｃｃから接地ＧＮＤにトランジスタ４および５を
介して貫通電流が流れる。
【００４２】たとえば、トランジスタ４のしきい値電圧
が設定値Ｖｔｈｎよりも低いと、ノードＮ３の電位Ｖｏ
ｕｔがＶｃｃ／２よりも高くてもトランジスタ４はＯＮ
状態となる。一方、ノードＮ３の電位ＶｏｕｔがＶｃｃ
／２よりも高ければ、トランジスタ５はＯＮ状態にあ
る。したがって、トランジスタ４および５がともにＯＮ
状態となって、電源端子Ｔｃｃおよび接地ＧＮＤ間に貫
通電流が流れる。
が設定値Ｖｔｈｎよりも低いと、ノードＮ３の電位Ｖｏ
ｕｔがＶｃｃ／２よりも高くてもトランジスタ４はＯＮ
状態となる。一方、ノードＮ３の電位ＶｏｕｔがＶｃｃ
／２よりも高ければ、トランジスタ５はＯＮ状態にあ
る。したがって、トランジスタ４および５がともにＯＮ
状態となって、電源端子Ｔｃｃおよび接地ＧＮＤ間に貫
通電流が流れる。
【００４３】このように、従来のハーフＶｃｃ発生回路
は、ＭＯＳトランジスタのしきい値電圧の製造上のばら
つきによって貫通電流が増大しやすい、すなわち、消費
電力が増大しやすいという問題点も有する。
は、ＭＯＳトランジスタのしきい値電圧の製造上のばら
つきによって貫通電流が増大しやすい、すなわち、消費
電力が増大しやすいという問題点も有する。
【００４４】抵抗１ないし３間に流れる電流を小さくす
るためには、抵抗１ないし３の抵抗値を大きくすればよ
い。抵抗素子は、半導体基板上に、Ｎ型またはＰ型の不
純物が拡散されて形成されたいわゆる拡散抵抗として設
けられる。拡散抵抗の抵抗値は、不純物が拡散された領
域（通常長方形）の２辺の長さの比によって決定され
る。電流の流れる方向に平行な辺の長さの、電流の流れ
る方向に垂直な他辺の長さに対する比が大きいほど、抵
抗値の大きい抵抗素子が得られる。このため、図７の抵
抗１ないし３の抵抗値を大きくするためにはこれらの抵
抗１〜３の各々の半導体基板上におけるレイアウト面積
が増大する。このような構成素子のレイアウト面積の増
大は、半導体集積回路装置の高集積化を阻害するため好
ましくない。
るためには、抵抗１ないし３の抵抗値を大きくすればよ
い。抵抗素子は、半導体基板上に、Ｎ型またはＰ型の不
純物が拡散されて形成されたいわゆる拡散抵抗として設
けられる。拡散抵抗の抵抗値は、不純物が拡散された領
域（通常長方形）の２辺の長さの比によって決定され
る。電流の流れる方向に平行な辺の長さの、電流の流れ
る方向に垂直な他辺の長さに対する比が大きいほど、抵
抗値の大きい抵抗素子が得られる。このため、図７の抵
抗１ないし３の抵抗値を大きくするためにはこれらの抵
抗１〜３の各々の半導体基板上におけるレイアウト面積
が増大する。このような構成素子のレイアウト面積の増
大は、半導体集積回路装置の高集積化を阻害するため好
ましくない。
【００４５】さらに、以下に説明するような従来のハー
フＶｃｃ発生回路の回路動作上の問題からも、抵抗１な
いし３間に流れる電流を小さくすることはできない。
フＶｃｃ発生回路の回路動作上の問題からも、抵抗１な
いし３間に流れる電流を小さくすることはできない。
【００４６】ノードＮ３の電位Ｖｏｕｔが、この電位Ｖ
ｏｕｔが付与されるべき負荷の容量などの影響で、本来
とるべき電位（Ｖｃｃ／２）よりも低い電位（Ｖｃｃ／
２−α）となった場合を想定する。このような場合、ト
ランジスタ４はＯＮ状態となるので、図９において、一
方のＮ+ 領域２００ともう一方のＮ+ 領域３００との間
にチャネルが形成される。これによって、ゲート電極４
００下の絶縁膜（図示せず）が、ノードＮ１の電位を一
方の電極に受け、チャネルの電位を他方の電極に受ける
キャパシタとして機能する。チャネルの電位は、Ｎ+ 領
域２００の電位、すなわちノードＮ３の電位Ｖｏｕｔ
（Ｖｃｃ／２−α）と、Ｎ+ 領域３００の電位、すなわ
ち電源電位Ｖｃｃとの間にある。
ｏｕｔが付与されるべき負荷の容量などの影響で、本来
とるべき電位（Ｖｃｃ／２）よりも低い電位（Ｖｃｃ／
２−α）となった場合を想定する。このような場合、ト
ランジスタ４はＯＮ状態となるので、図９において、一
方のＮ+ 領域２００ともう一方のＮ+ 領域３００との間
にチャネルが形成される。これによって、ゲート電極４
００下の絶縁膜（図示せず）が、ノードＮ１の電位を一
方の電極に受け、チャネルの電位を他方の電極に受ける
キャパシタとして機能する。チャネルの電位は、Ｎ+ 領
域２００の電位、すなわちノードＮ３の電位Ｖｏｕｔ
（Ｖｃｃ／２−α）と、Ｎ+ 領域３００の電位、すなわ
ち電源電位Ｖｃｃとの間にある。
【００４７】一方、ノードＮ３の電位Ｖｏｕｔが本来と
るべき電位（Ｖｃｃ／２）よりも高い電位（Ｖｃｃ／２
＋α）となると、トランジスタ４はＯＦＦ状態となるの
で、図９においてＮ+ 領域２００および３００間にチャ
ネルは形成されない。したがって、この場合には、ゲー
ト電極４００下の絶縁膜は、一方の電極にノードＮ１の
電位を受け、他方の電極にＰウェル１００の電位を受け
るキャパシタとして動作する。Ｐウェル１００は、たと
えば、基板バイアス回路などによって、−３Ｖ程度にバ
イアスされている。（電源電位Ｖｃｃが５Ｖの場合） したがって、ノードＮ３の電位Ｖｏｕｔの変動によるト
ランジスタ４のスイッチング動作によって、トランジス
タ４のゲートおよびドレイン間容量が変化するので、ノ
ードＮ１とトランジスタ４のゲートとの間にこのゲート
およびドレイン間容量のための充放電電流が流れる。こ
の結果、トランジスタ４の電位が本来とるべき電位（Ｖ
ｃｃ／２＋Ｖｔｈｎ）から変動する。このような現象
は、トランジスタ５に関しても同様に生じる。
るべき電位（Ｖｃｃ／２）よりも高い電位（Ｖｃｃ／２
＋α）となると、トランジスタ４はＯＦＦ状態となるの
で、図９においてＮ+ 領域２００および３００間にチャ
ネルは形成されない。したがって、この場合には、ゲー
ト電極４００下の絶縁膜は、一方の電極にノードＮ１の
電位を受け、他方の電極にＰウェル１００の電位を受け
るキャパシタとして動作する。Ｐウェル１００は、たと
えば、基板バイアス回路などによって、−３Ｖ程度にバ
イアスされている。（電源電位Ｖｃｃが５Ｖの場合） したがって、ノードＮ３の電位Ｖｏｕｔの変動によるト
ランジスタ４のスイッチング動作によって、トランジス
タ４のゲートおよびドレイン間容量が変化するので、ノ
ードＮ１とトランジスタ４のゲートとの間にこのゲート
およびドレイン間容量のための充放電電流が流れる。こ
の結果、トランジスタ４の電位が本来とるべき電位（Ｖ
ｃｃ／２＋Ｖｔｈｎ）から変動する。このような現象
は、トランジスタ５に関しても同様に生じる。
【００４８】すなわち、ノードＮ３の電位Ｖｏｕｔが本
来とるべき電位（Ｖｃｃ／２）よりも高ければ、トラン
ジスタ５がＯＮ状態となるので、図１０において、Ｐ+
領域６００および７００間にチャネルが形成される。し
たがって、ゲート電極８００下の絶縁膜（図示せず）
は、一方の電極にノードＮ１の電位を受け、もう一方の
電極にチャネルの電位を受けるキャパシタとして動作す
る。この場合、チャネルの電位は、Ｐ+ 領域６００の電
位、すなわち接地電位０Ｖと、Ｐ+ 領域７００の電位、
すなわち、ノードＮ３の電位Ｖｏｕｔ（Ｖｃｃ／２＋
α）との間にある。
来とるべき電位（Ｖｃｃ／２）よりも高ければ、トラン
ジスタ５がＯＮ状態となるので、図１０において、Ｐ+
領域６００および７００間にチャネルが形成される。し
たがって、ゲート電極８００下の絶縁膜（図示せず）
は、一方の電極にノードＮ１の電位を受け、もう一方の
電極にチャネルの電位を受けるキャパシタとして動作す
る。この場合、チャネルの電位は、Ｐ+ 領域６００の電
位、すなわち接地電位０Ｖと、Ｐ+ 領域７００の電位、
すなわち、ノードＮ３の電位Ｖｏｕｔ（Ｖｃｃ／２＋
α）との間にある。
【００４９】一方、ノードＮ３の電位Ｖｏｕｔが本来と
るべき電位（Ｖｃｃ／２）よりも低ければ、トランジス
タ５はＯＦＦ状態であるので、Ｐ+ 領域６００および７
００間にチャネルが形成されない。したがって、ゲート
電極８００下の絶縁膜は、一方の電極にノードＮ１の電
位を受け、他方の電極にＮウェル５００の電位を受ける
キャパシタとして動作する。Ｎウェル５００は、通常５
Ｖ程度にバイアスされる（電源電位Ｖｃｃが５Ｖである
場合）。
るべき電位（Ｖｃｃ／２）よりも低ければ、トランジス
タ５はＯＦＦ状態であるので、Ｐ+ 領域６００および７
００間にチャネルが形成されない。したがって、ゲート
電極８００下の絶縁膜は、一方の電極にノードＮ１の電
位を受け、他方の電極にＮウェル５００の電位を受ける
キャパシタとして動作する。Ｎウェル５００は、通常５
Ｖ程度にバイアスされる（電源電位Ｖｃｃが５Ｖである
場合）。
【００５０】したがって、ノードＮ３の電位Ｖｏｕｔの
変動によるトランジスタ５のスイッチング動作は、トラ
ンジスタ５のゲートおよびドレイン間容量を変化させ
る。このため、ノードＮ２とトランジスタ５のゲートと
の間に、このゲートおよびドレイン間容量のための充放
電電流が流れ、これによってトランジスタ５のゲート電
位が本来とるべき電位（Ｖｃｃ／２−Ｖｔｈｐ）から変
動する。
変動によるトランジスタ５のスイッチング動作は、トラ
ンジスタ５のゲートおよびドレイン間容量を変化させ
る。このため、ノードＮ２とトランジスタ５のゲートと
の間に、このゲートおよびドレイン間容量のための充放
電電流が流れ、これによってトランジスタ５のゲート電
位が本来とるべき電位（Ｖｃｃ／２−Ｖｔｈｐ）から変
動する。
【００５１】このようにトランジスタ４や５のゲート電
位が変動すると、ノードＮ３の電位も変動するので、こ
のハーフＶｃｃ発生回路から正しい電位（Ｖｃｃ／２）
が出力されなくなる。このような問題を回避するには、
トランジスタ４のゲートおよびドレイン間容量の充放電
のためにノードＮ１とトランジスタ４のゲートとの間に
流れる電流および、トランジスタ５のゲートおよびドレ
イン間容量の充放電のためにノードＮ２とトランジスタ
５のゲートとの間に流れる電流が、電源端子Ｔｃｃから
抵抗１ないし３を介して接地ＧＮＤに流れる電流に比べ
十分に小さくなるように、電源端子Ｔｃｃから抵抗１な
いし３を介して接地ＧＮＤに流れる電流を大きくする必
要がある。
位が変動すると、ノードＮ３の電位も変動するので、こ
のハーフＶｃｃ発生回路から正しい電位（Ｖｃｃ／２）
が出力されなくなる。このような問題を回避するには、
トランジスタ４のゲートおよびドレイン間容量の充放電
のためにノードＮ１とトランジスタ４のゲートとの間に
流れる電流および、トランジスタ５のゲートおよびドレ
イン間容量の充放電のためにノードＮ２とトランジスタ
５のゲートとの間に流れる電流が、電源端子Ｔｃｃから
抵抗１ないし３を介して接地ＧＮＤに流れる電流に比べ
十分に小さくなるように、電源端子Ｔｃｃから抵抗１な
いし３を介して接地ＧＮＤに流れる電流を大きくする必
要がある。
【００５２】電源端子Ｔｃｃから抵抗１ないし３を介し
て接地ＧＮＤに流れる電流がこのような充放電電流に比
べ十分に大きければ、ノードＮ１からトランジスタ４の
ゲートに流れ込む電流やトランジスタ４のゲートからノ
ードＮ１に流れ込む電流によってノードＮ１の電位はそ
れほど大きく変動することはなく、同様に、ノードＮ２
からトランジスタ５のゲートに流れ込む電流やトランジ
スタ５のゲートからノードＮ２に流れ込む電流によって
ノードＮ２の電位がそれほど大きく変動することもな
い。
て接地ＧＮＤに流れる電流がこのような充放電電流に比
べ十分に大きければ、ノードＮ１からトランジスタ４の
ゲートに流れ込む電流やトランジスタ４のゲートからノ
ードＮ１に流れ込む電流によってノードＮ１の電位はそ
れほど大きく変動することはなく、同様に、ノードＮ２
からトランジスタ５のゲートに流れ込む電流やトランジ
スタ５のゲートからノードＮ２に流れ込む電流によって
ノードＮ２の電位がそれほど大きく変動することもな
い。
【００５３】しかしながら、電源端子Ｔｃｃから接地Ｇ
ＮＤに流れる電流、すなわち貫通電流の増大は、消費電
力のさらなる増大を招来する。
ＮＤに流れる電流、すなわち貫通電流の増大は、消費電
力のさらなる増大を招来する。
【００５４】以上のように、従来のハーフＶｃｃ発生回
路に代表されるような構成の電圧発生回路は、低消費電
力化および高集積化に不利であるという問題点を有す
る。
路に代表されるような構成の電圧発生回路は、低消費電
力化および高集積化に不利であるという問題点を有す
る。
【００５５】次に、後者の電圧発生回路が有する問題点
を、図１１の基板バイアス回路を参照しながら説明す
る。
を、図１１の基板バイアス回路を参照しながら説明す
る。
【００５６】後者の電圧発生回路は、一定周期で、キャ
パシタ６に負の電荷を放電させることによって、ダイオ
ード接続されたＭＯＳトランジスタ７をＯＮ状態にして
放電された負の電荷を半導体基板に供給するように構成
される。このため、基板バイアス回路の出力電圧Ｖ
BBは、キャパシタ６を充電するための信号、つまりイン
バータ５の出力信号の最大電圧レベルＶｃｃと同じ絶対
値を有する負の電圧よりもＭＯＳトランジスタ７のしき
い値電圧Ｖｔｈｐだけ高い電圧（−Ｖｃｃ＋Ｖｔｈｐ）
に限定される。したがって、従来の基板バイアス回路に
よれば、半導体基板を任意の電位にバイアスすることは
できない。
パシタ６に負の電荷を放電させることによって、ダイオ
ード接続されたＭＯＳトランジスタ７をＯＮ状態にして
放電された負の電荷を半導体基板に供給するように構成
される。このため、基板バイアス回路の出力電圧Ｖ
BBは、キャパシタ６を充電するための信号、つまりイン
バータ５の出力信号の最大電圧レベルＶｃｃと同じ絶対
値を有する負の電圧よりもＭＯＳトランジスタ７のしき
い値電圧Ｖｔｈｐだけ高い電圧（−Ｖｃｃ＋Ｖｔｈｐ）
に限定される。したがって、従来の基板バイアス回路に
よれば、半導体基板を任意の電位にバイアスすることは
できない。
【００５７】つまり、ＭＯＳトランジスタのしきい値電
圧Ｖｔｈｐを調整することでしか、基板バイアス電圧を
調整することができない。ＭＯＳトランジスタのしきい
値電圧Ｖｔｈｐは、０．８Ｖ前後であり、これを、ＭＯ
Ｓトランジスタの製造上の条件等の調整によってそれほ
ど大きく変えることはできない。このため、電源電位Ｖ
ｃｃがたとえば５Ｖである半導体集積回路装置において
は、基板バイアス電圧ＶBBは、−４．２Ｖ前後に特定さ
れる。
圧Ｖｔｈｐを調整することでしか、基板バイアス電圧を
調整することができない。ＭＯＳトランジスタのしきい
値電圧Ｖｔｈｐは、０．８Ｖ前後であり、これを、ＭＯ
Ｓトランジスタの製造上の条件等の調整によってそれほ
ど大きく変えることはできない。このため、電源電位Ｖ
ｃｃがたとえば５Ｖである半導体集積回路装置において
は、基板バイアス電圧ＶBBは、−４．２Ｖ前後に特定さ
れる。
【００５８】しかしながら、最近では、半導体集積回路
装置の動作速度のさらなる向上のために、電源電位Ｖｃ
ｃとして５Ｖよりも低い３Ｖ程度を用い、かつ、半導体
基板を従来よりも高い負の電位にバイアスすることが提
案されている。半導体集積回路装置の動作速度は、半導
体基板をより低い負の電位にバイアスするほど遅くなる
ことが知られている。しかしながら、半導体基板をある
程度低い電位にバイアスしなければ、前述のような問題
の発生を回避することはできない。
装置の動作速度のさらなる向上のために、電源電位Ｖｃ
ｃとして５Ｖよりも低い３Ｖ程度を用い、かつ、半導体
基板を従来よりも高い負の電位にバイアスすることが提
案されている。半導体集積回路装置の動作速度は、半導
体基板をより低い負の電位にバイアスするほど遅くなる
ことが知られている。しかしながら、半導体基板をある
程度低い電位にバイアスしなければ、前述のような問題
の発生を回避することはできない。
【００５９】たとえば、電源電圧が５Ｖである半導体集
積回路装置において、基板バイアス電圧ＶBBを−４．２
Ｖ前後まで下げると、装置の動作速度のさらなる向上を
望むことは困難である。
積回路装置において、基板バイアス電圧ＶBBを−４．２
Ｖ前後まで下げると、装置の動作速度のさらなる向上を
望むことは困難である。
【００６０】そこで、このような問題の発生の回避と、
装置の動作速度のさらなる向上との両方を満足するため
に、現在たとえば、電源電圧Ｖｃｃを３Ｖ程度とし基板
バイアス電圧ＶBBを−１．５Ｖ程度とすることが提案さ
れている。
装置の動作速度のさらなる向上との両方を満足するため
に、現在たとえば、電源電圧Ｖｃｃを３Ｖ程度とし基板
バイアス電圧ＶBBを−１．５Ｖ程度とすることが提案さ
れている。
【００６１】しかし、従来の基板バイアス発生回路によ
れば、基板バイアス電圧ＶBBは、−３Ｖ＋０．８Ｖ、す
なわち、−２．５Ｖ程度に限定される。
れば、基板バイアス電圧ＶBBは、−３Ｖ＋０．８Ｖ、す
なわち、−２．５Ｖ程度に限定される。
【００６２】このように、後者の電圧発生回路によれ
ば、その出力電圧が電源電圧Ｖｃｃによってほぼ一意的
に決定されるので、半導体集積回路装置の動作速度をよ
り向上することが困難である。
ば、その出力電圧が電源電圧Ｖｃｃによってほぼ一意的
に決定されるので、半導体集積回路装置の動作速度をよ
り向上することが困難である。
【００６３】それゆえに、本発明の目的は、上記のよう
な問題点を解決し、消費電力が小さく、かつ、任意のレ
ベルの電圧を発生することができる電圧発生装置を提供
することである。
な問題点を解決し、消費電力が小さく、かつ、任意のレ
ベルの電圧を発生することができる電圧発生装置を提供
することである。
【００６４】
【課題を解決するための手段】上記のような目的を達成
するために、本発明にかかる電圧発生装置は、所定の負
荷に一定の電圧を供給するための電圧発生装置であっ
て、互いに直列に接続された第１および第２の容量手段
と、第１の容量手段と前記第２の容量手段との接続点
を、一定の電位を供給する第１電位源に電気的に接続す
る第１接続手段と、この接続点を所定の負荷に電気的に
接続する第２接続手段とを備える。
するために、本発明にかかる電圧発生装置は、所定の負
荷に一定の電圧を供給するための電圧発生装置であっ
て、互いに直列に接続された第１および第２の容量手段
と、第１の容量手段と前記第２の容量手段との接続点
を、一定の電位を供給する第１電位源に電気的に接続す
る第１接続手段と、この接続点を所定の負荷に電気的に
接続する第２接続手段とを備える。
【００６５】第１および第２の容量手段は、第１電位源
と、一定周期で第１レべルから第２レベルに変化する電
位を供給する第２電位源との間に結合される。第１接続
手段は、第２電位源の電位の第１レベルから第２レベル
への切換りよりも早いタイミングで不能化され、かつ、
第２電位源の電位の第２レベルから第１レベルへの切換
りよりも遅いタイミングで、能動化される。第２接続手
段は、第２電位源の電位の第１レベルから第２レベルへ
の切換りよりも遅いタイミングで能動化され、かつ、第
２電位源の電位の第２レベルから第１レベルへの切換り
よりも早いタイミングで不能化される。
と、一定周期で第１レべルから第２レベルに変化する電
位を供給する第２電位源との間に結合される。第１接続
手段は、第２電位源の電位の第１レベルから第２レベル
への切換りよりも早いタイミングで不能化され、かつ、
第２電位源の電位の第２レベルから第１レベルへの切換
りよりも遅いタイミングで、能動化される。第２接続手
段は、第２電位源の電位の第１レベルから第２レベルへ
の切換りよりも遅いタイミングで能動化され、かつ、第
２電位源の電位の第２レベルから第１レベルへの切換り
よりも早いタイミングで不能化される。
【００６６】好ましくは、第１および第２の容量手段並
びに第１および第２の接続手段は、同一の半導体基板上
に形成される。
びに第１および第２の接続手段は、同一の半導体基板上
に形成される。
【００６７】
【作用】本発明にかかる電圧発生装置は、上記のように
構成されるので、第２電位源の第１レベルから第２レベ
ルへの切換りに応答して、第１の容量手段と第２の容量
手段との接続点に、第１および第２の容量手段の充電動
作または放電動作によって、正の電荷または負の電荷が
蓄積されて、この接続点の電位が、第１の容量手段の容
量値と第２の容量手段の容量値との比および、第２電位
源の第２レベルの電位と第１電位源の一定電位との差電
圧に応じて一意的に決定される電位となる。この接続点
がこのような電位となるたびに、能動化された第２接続
手段によって、この接続点に蓄積された電荷が所定の負
荷に供給される。したがって、所定の負荷には、常に、
第１容量手段の容量値と第２容量手段の容量値との比お
よび、第２電位源の第２レベルの電位と第１電位源の一
定電位との差電圧によって一意的に決定される電位が付
与される。
構成されるので、第２電位源の第１レベルから第２レベ
ルへの切換りに応答して、第１の容量手段と第２の容量
手段との接続点に、第１および第２の容量手段の充電動
作または放電動作によって、正の電荷または負の電荷が
蓄積されて、この接続点の電位が、第１の容量手段の容
量値と第２の容量手段の容量値との比および、第２電位
源の第２レベルの電位と第１電位源の一定電位との差電
圧に応じて一意的に決定される電位となる。この接続点
がこのような電位となるたびに、能動化された第２接続
手段によって、この接続点に蓄積された電荷が所定の負
荷に供給される。したがって、所定の負荷には、常に、
第１容量手段の容量値と第２容量手段の容量値との比お
よび、第２電位源の第２レベルの電位と第１電位源の一
定電位との差電圧によって一意的に決定される電位が付
与される。
【００６８】第１および第２の容量手段並びに第１およ
び第２の接続手段が同一の半導体基板上に形成されるな
らば、本発明にかかる電圧発生装置は、半導体集積回路
装置に内蔵されるべき回路として使用され得る。
び第２の接続手段が同一の半導体基板上に形成されるな
らば、本発明にかかる電圧発生装置は、半導体集積回路
装置に内蔵されるべき回路として使用され得る。
【００６９】
【実施例】図１は、本発明の一実施例であるＤＲＡＭの
全体構成を示す概略ブロック図である。本実施例におい
て、本発明にかかる電圧発生回路がハーフＶｃｃ発生回
路として使用される。
全体構成を示す概略ブロック図である。本実施例におい
て、本発明にかかる電圧発生回路がハーフＶｃｃ発生回
路として使用される。
【００７０】メモリセルアレイ１０００は、複数の行お
よび複数の列に配列され、かつ、各々が図８に示される
構成を有する複数のメモリセルＭＣを含む。同一行に配
列されたメモリセルＭＣは同一のワード線ＷＬに接続さ
れ、同一の列に配列されたメモリセルＭＣは同一のビッ
ト線ＢＬに接続される。各ビット線ＢＬは、プリチャー
ジ制御トランジスタＴＲＰを介してハーフＶｃｃ発生回
路６０００に接続される。すべてのメモリセルＭＣのキ
ャパシタＣの一方の電極に共通に接続されたセルプレー
トと、すべてのプリチャージトランジスタＴＲＰと、Ｉ
／Ｏ線クランプ回路４０００とに、ハーフＶｃｃ発生回
路６０００の出力電圧が付与される。
よび複数の列に配列され、かつ、各々が図８に示される
構成を有する複数のメモリセルＭＣを含む。同一行に配
列されたメモリセルＭＣは同一のワード線ＷＬに接続さ
れ、同一の列に配列されたメモリセルＭＣは同一のビッ
ト線ＢＬに接続される。各ビット線ＢＬは、プリチャー
ジ制御トランジスタＴＲＰを介してハーフＶｃｃ発生回
路６０００に接続される。すべてのメモリセルＭＣのキ
ャパシタＣの一方の電極に共通に接続されたセルプレー
トと、すべてのプリチャージトランジスタＴＲＰと、Ｉ
／Ｏ線クランプ回路４０００とに、ハーフＶｃｃ発生回
路６０００の出力電圧が付与される。
【００７１】すべてのプリチャージ制御トランジスタＴ
ＲＰは制御回路１６００によって一括して制御されて、
データ書込およびデータ読出のいずれも行なわれていな
い期間にＯＮ状態となって、ハーフＶｃｃ発生回路６０
００の出力電圧を対応するビット線ＢＬに供給する。こ
れによって、このような期間に、各ビット線ＢＬが、電
源電位Ｖｃｃの２分の１の電位（Ｖｃｃ／２）にプリチ
ャージされる。
ＲＰは制御回路１６００によって一括して制御されて、
データ書込およびデータ読出のいずれも行なわれていな
い期間にＯＮ状態となって、ハーフＶｃｃ発生回路６０
００の出力電圧を対応するビット線ＢＬに供給する。こ
れによって、このような期間に、各ビット線ＢＬが、電
源電位Ｖｃｃの２分の１の電位（Ｖｃｃ／２）にプリチ
ャージされる。
【００７２】データ読出時およびデータ書込時に１つの
データに応じた互いに相補な信号を伝達するＩ／Ｏ線Ｉ
Ｏ１，ＩＯ２は、Ｉ／Ｏ線クランプ回路４０００は、デ
ータ書込およびデータ読出のいずれも行なわれない期間
に、ハーフＶｃｃ発生回路６０００の出力電圧で、２本
のＩＯ線ＩＯ１，ＩＯ２の電位をクランプする。これに
よって、Ｉ／Ｏ線ＩＯ１，ＩＯ２が、データ読出および
データ書込のいずれも行なわれない期間中、電源電位Ｖ
ｃｃの２分の１の電位Ｖｃｃ／２にプリチャージされ
る。
データに応じた互いに相補な信号を伝達するＩ／Ｏ線Ｉ
Ｏ１，ＩＯ２は、Ｉ／Ｏ線クランプ回路４０００は、デ
ータ書込およびデータ読出のいずれも行なわれない期間
に、ハーフＶｃｃ発生回路６０００の出力電圧で、２本
のＩＯ線ＩＯ１，ＩＯ２の電位をクランプする。これに
よって、Ｉ／Ｏ線ＩＯ１，ＩＯ２が、データ読出および
データ書込のいずれも行なわれない期間中、電源電位Ｖ
ｃｃの２分の１の電位Ｖｃｃ／２にプリチャージされ
る。
【００７３】アドレスバッファ１５００は、外部からの
アドレス信号をバッファリングしてローデコーダ２００
０およびコラムデコーダ３０００に与える。
アドレス信号をバッファリングしてローデコーダ２００
０およびコラムデコーダ３０００に与える。
【００７４】ローデコーダ２０００は、与えられたアド
レス信号をデコードして、データ読出時およびデータ書
込時に、いずれか１本のワード線ＷＬのみをハイレベル
の電位にする。これによって、この１本のワード線ＷＬ
に接続された１行のメモリセルＭＣに対するデータ書込
およびデータ読出のみが可能となる。
レス信号をデコードして、データ読出時およびデータ書
込時に、いずれか１本のワード線ＷＬのみをハイレベル
の電位にする。これによって、この１本のワード線ＷＬ
に接続された１行のメモリセルＭＣに対するデータ書込
およびデータ読出のみが可能となる。
【００７５】センスアンプ３５００は、データ読出時
に、各ビット線ＢＬの電位変化を増幅する。
に、各ビット線ＢＬの電位変化を増幅する。
【００７６】コラムデコーダ３０００は、データ読出時
に、与えられたアドレス信号に応答して、センスアンプ
３５００が増幅した信号の内、いずれか１本のビット線
ＢＬから得られた信号に応じた互いに相補な信号を、入
出力線ＩＯ１およびＩＯ２に伝達する。コラムデコーダ
３０００は、さらに、データ書込時に、供給されたアド
レス信号に応答して、Ｉ／Ｏ線ＩＯ１およびＩＯ２の電
位に応じたレベルの電圧を、いずれか１本のビット線Ｂ
Ｌに供給する。
に、与えられたアドレス信号に応答して、センスアンプ
３５００が増幅した信号の内、いずれか１本のビット線
ＢＬから得られた信号に応じた互いに相補な信号を、入
出力線ＩＯ１およびＩＯ２に伝達する。コラムデコーダ
３０００は、さらに、データ書込時に、供給されたアド
レス信号に応答して、Ｉ／Ｏ線ＩＯ１およびＩＯ２の電
位に応じたレベルの電圧を、いずれか１本のビット線Ｂ
Ｌに供給する。
【００７７】入出力回路５０００は、データ書込時に、
Ｉ／Ｏ線ＩＯ１およびＩＯ２を外部データに応じた互い
に相補な電位に強制し、データ読出時に、Ｉ／Ｏ線ＩＯ
１およびＩＯ２の互いに相補な電位に応じたデータを外
部に出力する。
Ｉ／Ｏ線ＩＯ１およびＩＯ２を外部データに応じた互い
に相補な電位に強制し、データ読出時に、Ｉ／Ｏ線ＩＯ
１およびＩＯ２の互いに相補な電位に応じたデータを外
部に出力する。
【００７８】制御回路１６００は、ローアドレスストロ
ーブ信号ＲＡＳ等の外部制御信号に応答して、これらの
回路の動作を制御する。
ーブ信号ＲＡＳ等の外部制御信号に応答して、これらの
回路の動作を制御する。
【００７９】本実施例において、ハーフＶｃｃ発生回路
６０００は、従来と異なり、３つの駆動信号φ１〜φ３
によって制御されて動作する。
６０００は、従来と異なり、３つの駆動信号φ１〜φ３
によって制御されて動作する。
【００８０】図２は、ハーフＶｃｃ発生回路６０００の
構成を示す回路図である。図３は、ハーフＶｃｃ発生回
路６０００が動作すべき期間における駆動信号φ１〜φ
３の電位変化を示すタイミングチャート図である。
構成を示す回路図である。図３は、ハーフＶｃｃ発生回
路６０００が動作すべき期間における駆動信号φ１〜φ
３の電位変化を示すタイミングチャート図である。
【００８１】以下、図２および図３を参照しながら、本
実施例のハーフＶｃｃ発生回路６０００の構成および動
作について説明する。
実施例のハーフＶｃｃ発生回路６０００の構成および動
作について説明する。
【００８２】このハーフＶｃｃ発生回路は、駆動信号φ
１を反転するインバータ１０と、インバータ１０の出力
端と接地ＧＮＤとの間に互いに直列に接続された２つの
キャパシタ２０，３０と、駆動信号φ２を反転するイン
バータ４０と、駆動信号φ３を反転するインバータ５０
とを含む。
１を反転するインバータ１０と、インバータ１０の出力
端と接地ＧＮＤとの間に互いに直列に接続された２つの
キャパシタ２０，３０と、駆動信号φ２を反転するイン
バータ４０と、駆動信号φ３を反転するインバータ５０
とを含む。
【００８３】このハーフＶｃｃ発生回路は、さらに、キ
ャパシタ２０および３０の接続点（ノードＮ６）と接地
ＧＮＤとの間に互いに並列に接続されるＰチャネルＭＯ
Ｓトランジスタ６０およびＮチャネルＭＯＳトランジス
タ７０と、ノードＮ６とこのハーフＶｃｃ発生回路の出
力端（ノードＮ７）との間に互いに並列に接続されるＰ
チャネルＭＯＳトランジスタ８０およびＮチャネルＭＯ
Ｓトランジスタ９０とを含む。トランジスタ６０および
７０のゲートにはそれぞれ、駆動信号φ２およびインバ
ータ４０の出力信号が与えられる。トランジスタ８０お
よび９０のゲートにはそれぞれ、駆動信号φ３およびイ
ンバータ５０の出力信号が与えられる。
ャパシタ２０および３０の接続点（ノードＮ６）と接地
ＧＮＤとの間に互いに並列に接続されるＰチャネルＭＯ
Ｓトランジスタ６０およびＮチャネルＭＯＳトランジス
タ７０と、ノードＮ６とこのハーフＶｃｃ発生回路の出
力端（ノードＮ７）との間に互いに並列に接続されるＰ
チャネルＭＯＳトランジスタ８０およびＮチャネルＭＯ
Ｓトランジスタ９０とを含む。トランジスタ６０および
７０のゲートにはそれぞれ、駆動信号φ２およびインバ
ータ４０の出力信号が与えられる。トランジスタ８０お
よび９０のゲートにはそれぞれ、駆動信号φ３およびイ
ンバータ５０の出力信号が与えられる。
【００８４】ハーフＶｃｃ発生回路が動作すべきでない
期間（以下、この期間を待機期間と呼ぶ）において、駆
動信号φ１，φ２，およびφ３はそれぞれ、図３
（ａ），（ｂ），および（ｃ）に示されるように、ハイ
レベルに対応する電源電位Ｖｃｃ，ローレベルに対応す
る接地電位０Ｖ，およびハイレベルの電位Ｖｃｃに固定
される。
期間（以下、この期間を待機期間と呼ぶ）において、駆
動信号φ１，φ２，およびφ３はそれぞれ、図３
（ａ），（ｂ），および（ｃ）に示されるように、ハイ
レベルに対応する電源電位Ｖｃｃ，ローレベルに対応す
る接地電位０Ｖ，およびハイレベルの電位Ｖｃｃに固定
される。
【００８５】したがって、待機期間において、トランジ
スタ６０および７０はともにＯＮ状態となってノードＮ
６を接地し、トランジスタ８０および９０はともにＯＦ
Ｆ状態となってノードＮ６を出力端Ｎ７から電気的に切
離す。さらに、この期間において、インバータ１０の出
力電位はローレベルであるので、キャパシタ２０および
３０はいずれも充電されない。
スタ６０および７０はともにＯＮ状態となってノードＮ
６を接地し、トランジスタ８０および９０はともにＯＦ
Ｆ状態となってノードＮ６を出力端Ｎ７から電気的に切
離す。さらに、この期間において、インバータ１０の出
力電位はローレベルであるので、キャパシタ２０および
３０はいずれも充電されない。
【００８６】ハーフＶｃｃ発生回路が動作すべき期間
（以下、この期間を動作期間と呼ぶ）においては、ま
ず、駆動信号φ２が（図３（ｂ））が、ハイレベルに立
上がる。これによって、トランジスタ６０および７０が
ともにＯＦＦ状態となって、ノードＮ６を接地ＧＮＤか
ら電気的に切離しフローティング状態にする。
（以下、この期間を動作期間と呼ぶ）においては、ま
ず、駆動信号φ２が（図３（ｂ））が、ハイレベルに立
上がる。これによって、トランジスタ６０および７０が
ともにＯＦＦ状態となって、ノードＮ６を接地ＧＮＤか
ら電気的に切離しフローティング状態にする。
【００８７】次に、駆動信号φ１がローレベルに立下が
る。これによって、インバータ１０の出力電位がハイレ
ベルとなるので、キャパシタ２０および３０が充電され
て、ノードＮ６の電位がキャパシタ２０の容量とキャパ
シタ３０の容量との比で決定される電位となる。
る。これによって、インバータ１０の出力電位がハイレ
ベルとなるので、キャパシタ２０および３０が充電され
て、ノードＮ６の電位がキャパシタ２０の容量とキャパ
シタ３０の容量との比で決定される電位となる。
【００８８】複数のキャパシタの直列接続回路に、一端
を接地して、ある電圧Ｖを印加した場合、これら複数の
キャパシタの容量をそれぞれ、接地側に近いキャパシタ
からＣ１，Ｃ２，…，Ｃｎで表すと、接地側からｊ番目
のキャパシタとｊ＋１番目のキャパシタとの接続点の電
位は次式で表される（ｊ＜ｎ） Ｖ（Ｃ１＋Ｃ２＋…＋Ｃｊ）／（Ｃ１＋Ｃ２＋…＋Ｃ
ｎ） したがって、ノードＮ６の電位は、キャパシタ２０およ
び３０の容量をそれぞれＣ20およびＣ30で表した場合、
次式で表される。 Ｖｃｃ・Ｃ30／（Ｃ20＋Ｃ30） 本実施例では、上記式の値がＶｃｃ／２となるように、
キャパシタ２０の容量Ｃ20とキャパシタ３０の容量Ｃ30
とが等しく設定される。次に、駆動信号φ３が（図３
（ｃ））がローレベルとなる。これによって、トランジ
スタ８０および９０がともにＯＮ状態となって、ノード
Ｎ６を出力端Ｎ７に電気的に接続する。この結果、ノー
ドＮ６に蓄積された電荷が、ノードＮ７に供給されて、
ノードＮ７に、トランジスタ８０および９０がＯＮ状態
に切換わる前のノードＮ６の電位、すなわち、Ｖｃｃ／
２が現れる。つまり、このハーフＶｃｃ発生回路から、
セルプレート，プリチャージ制御トランジスタＴＲＰ，
およびＩ／Ｏ線クランプ回路４０００（図１参照）に、
Ｖｃｃ／２の電位が供給される。
を接地して、ある電圧Ｖを印加した場合、これら複数の
キャパシタの容量をそれぞれ、接地側に近いキャパシタ
からＣ１，Ｃ２，…，Ｃｎで表すと、接地側からｊ番目
のキャパシタとｊ＋１番目のキャパシタとの接続点の電
位は次式で表される（ｊ＜ｎ） Ｖ（Ｃ１＋Ｃ２＋…＋Ｃｊ）／（Ｃ１＋Ｃ２＋…＋Ｃ
ｎ） したがって、ノードＮ６の電位は、キャパシタ２０およ
び３０の容量をそれぞれＣ20およびＣ30で表した場合、
次式で表される。 Ｖｃｃ・Ｃ30／（Ｃ20＋Ｃ30） 本実施例では、上記式の値がＶｃｃ／２となるように、
キャパシタ２０の容量Ｃ20とキャパシタ３０の容量Ｃ30
とが等しく設定される。次に、駆動信号φ３が（図３
（ｃ））がローレベルとなる。これによって、トランジ
スタ８０および９０がともにＯＮ状態となって、ノード
Ｎ６を出力端Ｎ７に電気的に接続する。この結果、ノー
ドＮ６に蓄積された電荷が、ノードＮ７に供給されて、
ノードＮ７に、トランジスタ８０および９０がＯＮ状態
に切換わる前のノードＮ６の電位、すなわち、Ｖｃｃ／
２が現れる。つまり、このハーフＶｃｃ発生回路から、
セルプレート，プリチャージ制御トランジスタＴＲＰ，
およびＩ／Ｏ線クランプ回路４０００（図１参照）に、
Ｖｃｃ／２の電位が供給される。
【００８９】次に、駆動信号φ３が再びハイレベルに戻
る。これによって、トランジスタ８０および９０が共に
ＯＦＦ状態となるので、ノードＮ６がフローティング状
態に戻る。
る。これによって、トランジスタ８０および９０が共に
ＯＦＦ状態となるので、ノードＮ６がフローティング状
態に戻る。
【００９０】次に、駆動信号φ１がハイレベルに戻る。
これによって、インバータ１０の出力電位がローレベル
となるので、キャパシタ２０および３０がともに放電さ
れる。
これによって、インバータ１０の出力電位がローレベル
となるので、キャパシタ２０および３０がともに放電さ
れる。
【００９１】次に、駆動信号φ２がローレベルに戻る。
これによって、トランジスタ６０および７０がＯＮ状態
となるので、ノードＮ６から完全に電荷が引抜かれて、
ノードＮ６の電位が接地電位０Ｖとなる。
これによって、トランジスタ６０および７０がＯＮ状態
となるので、ノードＮ６から完全に電荷が引抜かれて、
ノードＮ６の電位が接地電位０Ｖとなる。
【００９２】以後、動作期間において、駆動信号φ１〜
φ３の上記のような一連の電位変化が繰返されることに
よって、一定周期で、ノードＮ６からトランジスタ８０
および９０を介して所定の回路部にＶｃｃ／２の電位に
相当する量の正の電荷が供給される。
φ３の上記のような一連の電位変化が繰返されることに
よって、一定周期で、ノードＮ６からトランジスタ８０
および９０を介して所定の回路部にＶｃｃ／２の電位に
相当する量の正の電荷が供給される。
【００９３】このように、このハーフＶｃｃ発生回路で
は、互いに直列に接続されたキャパシタ２０，３０の充
電，これらのキャパシタ間の接続点Ｎ６に蓄積された電
荷の出力端Ｎ７への転送，この接続点Ｎ６と出力端Ｎ７
との電気的接続の遮断，および接続点Ｎ６の電位の初期
化が繰返し行なわれることによって、出力端Ｎ７の電位
Ｖｏｕｔが、これらのキャパシタ２０，３０が完全に充
電された状態に接続点Ｎ６の電位に固定される。
は、互いに直列に接続されたキャパシタ２０，３０の充
電，これらのキャパシタ間の接続点Ｎ６に蓄積された電
荷の出力端Ｎ７への転送，この接続点Ｎ６と出力端Ｎ７
との電気的接続の遮断，および接続点Ｎ６の電位の初期
化が繰返し行なわれることによって、出力端Ｎ７の電位
Ｖｏｕｔが、これらのキャパシタ２０，３０が完全に充
電された状態に接続点Ｎ６の電位に固定される。
【００９４】上記実施例では、ノードＮ６に蓄積された
電荷が出力端Ｎ７に転送されはじめてから、キャパシタ
２０，３０を再度完全に充電するためにノードＮ６が出
力端Ｎ７から再び電気的に切離されるまでの期間、すな
わち、図３（ｃ）における期間τは、このハーフＶｃｃ
発生回路の出力電圧を供給されるべき、ビット線ＢＬ，
Ｉ／Ｏ線ＩＯ１，ＩＯ２，セルプレートなどの負荷の容
量に応じて設定される。
電荷が出力端Ｎ７に転送されはじめてから、キャパシタ
２０，３０を再度完全に充電するためにノードＮ６が出
力端Ｎ７から再び電気的に切離されるまでの期間、すな
わち、図３（ｃ）における期間τは、このハーフＶｃｃ
発生回路の出力電圧を供給されるべき、ビット線ＢＬ，
Ｉ／Ｏ線ＩＯ１，ＩＯ２，セルプレートなどの負荷の容
量に応じて設定される。
【００９５】つまり、駆動信号φ３の立下がりに応答し
てノードＮ６からトランジスタ８０，９０を介してこれ
らの負荷に供給された電荷がこれらの負荷において消費
されることによって、このハーフＶｃｃ発生回路の出力
電位Ｖｏｕｔは、本来あるべき電位Ｖｃｃ／２から徐々
に低下する。そこで、出力電位ＶｏｕｔがＶｃｃ／２か
ら著しく低下する前に、キャパシタ２０および３０が再
度完全に充電されてノードＮ６にＶｃｃ／２に相当する
量の電荷が蓄積されるようなタイミングで、駆動信号φ
３がハイレベルに立上げられる。
てノードＮ６からトランジスタ８０，９０を介してこれ
らの負荷に供給された電荷がこれらの負荷において消費
されることによって、このハーフＶｃｃ発生回路の出力
電位Ｖｏｕｔは、本来あるべき電位Ｖｃｃ／２から徐々
に低下する。そこで、出力電位ＶｏｕｔがＶｃｃ／２か
ら著しく低下する前に、キャパシタ２０および３０が再
度完全に充電されてノードＮ６にＶｃｃ／２に相当する
量の電荷が蓄積されるようなタイミングで、駆動信号φ
３がハイレベルに立上げられる。
【００９６】このような負荷の容量が大きい場合、キャ
パシタ２０および３０の容量を大きくして、ノードＮ６
からこれらの負荷に供給されるべき電荷量を増大させる
必要がある。半導体基板上に形成されたキャパシタは、
その面積が大きいほど大きい容量を有する。したがっ
て、負荷の容量が大きい場合には、キャパシタ２０，３
０の半導体基板上におけるレイアウト面積が大きくな
る。しかしながら、半導体基板上におけるキャパシタの
レイアウト面積は、半導体基板上における拡散抵抗のそ
れに比べ十分に小さい。したがって、キャパシタ２０，
３０の容量が若干大きく設定される場合でも、これらの
キャパシタ２０，３０のレイアウト面積は、従来のハー
フＶｃｃ発生回路（図７参照）における抵抗素子１〜３
の半導体基板上におけるレイアウト面積に比べ十分に小
さい。
パシタ２０および３０の容量を大きくして、ノードＮ６
からこれらの負荷に供給されるべき電荷量を増大させる
必要がある。半導体基板上に形成されたキャパシタは、
その面積が大きいほど大きい容量を有する。したがっ
て、負荷の容量が大きい場合には、キャパシタ２０，３
０の半導体基板上におけるレイアウト面積が大きくな
る。しかしながら、半導体基板上におけるキャパシタの
レイアウト面積は、半導体基板上における拡散抵抗のそ
れに比べ十分に小さい。したがって、キャパシタ２０，
３０の容量が若干大きく設定される場合でも、これらの
キャパシタ２０，３０のレイアウト面積は、従来のハー
フＶｃｃ発生回路（図７参照）における抵抗素子１〜３
の半導体基板上におけるレイアウト面積に比べ十分に小
さい。
【００９７】上記実施例では、所望の電位Ｖｃｃ／２に
相当する量の電荷が繰返し蓄積されるべきノードＮ６と
前述のような負荷との間の電荷転送のためのトランスフ
ァゲートおよび、このノードＮ６の電位を初期化するた
めにこのノードＮ６と接地ＧＮＤとの間に設けられるト
ランスファゲートとして、いずれも、ＰチャネルＭＯＳ
トランジスタとＮチャネルＭＯＳトランジスタとの並列
接続回路が用いられた。しかしながら、このようなトラ
ンスファゲートとして、ＰチャネルＭＯＳトランジスタ
およびＮチャネルＭＯＳトランジスタの内のいずれか一
方だけが用いられてもよい。すなわち、このようなトラ
ンスファゲートには、上記実施例で説明されたようなタ
イミングでノードＮ６および接地ＧＮＤ間および、ノー
ドＮ６および出力端Ｎ７間の各々が電気的に接続／遮断
されるようにＯＮ／ＯＦＦを制御され得るスイッチング
素子であれば、どのようなスイッチング素子が用いられ
てもよい。
相当する量の電荷が繰返し蓄積されるべきノードＮ６と
前述のような負荷との間の電荷転送のためのトランスフ
ァゲートおよび、このノードＮ６の電位を初期化するた
めにこのノードＮ６と接地ＧＮＤとの間に設けられるト
ランスファゲートとして、いずれも、ＰチャネルＭＯＳ
トランジスタとＮチャネルＭＯＳトランジスタとの並列
接続回路が用いられた。しかしながら、このようなトラ
ンスファゲートとして、ＰチャネルＭＯＳトランジスタ
およびＮチャネルＭＯＳトランジスタの内のいずれか一
方だけが用いられてもよい。すなわち、このようなトラ
ンスファゲートには、上記実施例で説明されたようなタ
イミングでノードＮ６および接地ＧＮＤ間および、ノー
ドＮ６および出力端Ｎ７間の各々が電気的に接続／遮断
されるようにＯＮ／ＯＦＦを制御され得るスイッチング
素子であれば、どのようなスイッチング素子が用いられ
てもよい。
【００９８】このように、本実施例のハーフＶｃｃ発生
回路は、従来のそれと異なり、所望の電位Ｖｃｃ／２を
得るために電源端子Ｔｃｃおよび接地ＧＮＤ間に設けら
れる複数の抵抗素子１〜３の直列接続回路（図７参照）
を必要とせず、かつ、所定の負荷への電位供給が、キャ
パシタ２０，３０の充電によって蓄積された電荷を負荷
に供給することによって行なわれる。このため、本実施
例のハーフＶｃｃ発生回路によれば、動作時における貫
通電流は従来よりも大幅に減少するとともに、抵抗素子
によるレイアウト面積の増大が回避される。
回路は、従来のそれと異なり、所望の電位Ｖｃｃ／２を
得るために電源端子Ｔｃｃおよび接地ＧＮＤ間に設けら
れる複数の抵抗素子１〜３の直列接続回路（図７参照）
を必要とせず、かつ、所定の負荷への電位供給が、キャ
パシタ２０，３０の充電によって蓄積された電荷を負荷
に供給することによって行なわれる。このため、本実施
例のハーフＶｃｃ発生回路によれば、動作時における貫
通電流は従来よりも大幅に減少するとともに、抵抗素子
によるレイアウト面積の増大が回避される。
【００９９】さらに、本実施例のハーフＶｃｃ発生回路
は、従来のハーフＶｃｃ発生回路のように、所定のノー
ドＮ６を所望の電位Ｖｃｃ／２に保持するためにＭＯＳ
トランジスタのスイッチング動作を利用しない。それゆ
え、本実施例のハーフＶｃｃ発生回路には、これらのＭ
ＯＳトランジスタのゲート電位変動に起因して発生した
従来の問題が生じない。
は、従来のハーフＶｃｃ発生回路のように、所定のノー
ドＮ６を所望の電位Ｖｃｃ／２に保持するためにＭＯＳ
トランジスタのスイッチング動作を利用しない。それゆ
え、本実施例のハーフＶｃｃ発生回路には、これらのＭ
ＯＳトランジスタのゲート電位変動に起因して発生した
従来の問題が生じない。
【０１００】なお、駆動信号φ１〜φ３は、このＤＲＡ
Ｍの外部から供給されてもよいし、このＤＲＡＭの内部
において発生されてもよい。図１には、駆動信号φ１〜
φ３がＤＲＡＭの内部で発生される場合が例示される。
Ｍの外部から供給されてもよいし、このＤＲＡＭの内部
において発生されてもよい。図１には、駆動信号φ１〜
φ３がＤＲＡＭの内部で発生される場合が例示される。
【０１０１】図１を参照して、駆動信号φ１〜φ３は、
たとえば、一定周期でレベルが反転する信号を発生する
回路、たとえばリングオシレータ７０００と、この回路
７０００の出力信号および、このＤＲＡＭの回路動作の
禁止／許可を指示する外部制御信号の、たとえばローア
ドレスストローブ信号ＲＡＳのうちのいずれか一方を選
択する信号選択回路８０００と、信号選択回路８０００
によって選択された信号に基づいて動作する駆動信号発
生回路９０００とが設けられる。
たとえば、一定周期でレベルが反転する信号を発生する
回路、たとえばリングオシレータ７０００と、この回路
７０００の出力信号および、このＤＲＡＭの回路動作の
禁止／許可を指示する外部制御信号の、たとえばローア
ドレスストローブ信号ＲＡＳのうちのいずれか一方を選
択する信号選択回路８０００と、信号選択回路８０００
によって選択された信号に基づいて動作する駆動信号発
生回路９０００とが設けられる。
【０１０２】信号選択回路８０００は、外部制御信号が
このＤＲＡＭの回路動作の禁止を示す期間に、この外部
制御信号を選択し、この外部制御信号がこのＤＲＡＭの
回路動作の許可を示す期間、回路７０００の出力信号を
選択する。
このＤＲＡＭの回路動作の禁止を示す期間に、この外部
制御信号を選択し、この外部制御信号がこのＤＲＡＭの
回路動作の許可を示す期間、回路７０００の出力信号を
選択する。
【０１０３】駆動信号発生回路９０００は、信号選択回
路８０００によって外部制御信号が選択されている期
間、この外部制御信号に基づいて駆動信号φ１〜φ３を
それぞれ図３の待機期間における電位に固定し、信号選
択回路８０００によって回路７０００の出力信号が選択
されている期間、回路７０００の出力信号に応答して図
３の動作期間における電位変化を示す駆動信号φ１〜φ
３を作成する。
路８０００によって外部制御信号が選択されている期
間、この外部制御信号に基づいて駆動信号φ１〜φ３を
それぞれ図３の待機期間における電位に固定し、信号選
択回路８０００によって回路７０００の出力信号が選択
されている期間、回路７０００の出力信号に応答して図
３の動作期間における電位変化を示す駆動信号φ１〜φ
３を作成する。
【０１０４】図４は、本発明の他の実施例のＤＲＡＭの
全体構成を示す概略ブロック図である。本実施例におい
て、本発明に係る電圧発生回路は、ハーフＶｃｃ発生回
路６０００だけでなく基板バイアス発生回路６５００に
も用いられる。
全体構成を示す概略ブロック図である。本実施例におい
て、本発明に係る電圧発生回路は、ハーフＶｃｃ発生回
路６０００だけでなく基板バイアス発生回路６５００に
も用いられる。
【０１０５】本実施例のＤＲＡＭの基板バイアス発生回
路６５００以外の部分の構成および動作は図１で示され
た実施例の場合と同様であるので説明は省略する。ただ
し、駆動電圧発生回路９０００は、図１に示される実施
例の場合と異なり、ハーフＶｃｃ発生回路６０００のた
めの駆動信号φ１〜φ３の加えて、基板バイアス回路６
５００のための駆動信号φ４〜φ６も発生する。
路６５００以外の部分の構成および動作は図１で示され
た実施例の場合と同様であるので説明は省略する。ただ
し、駆動電圧発生回路９０００は、図１に示される実施
例の場合と異なり、ハーフＶｃｃ発生回路６０００のた
めの駆動信号φ１〜φ３の加えて、基板バイアス回路６
５００のための駆動信号φ４〜φ６も発生する。
【０１０６】以下、図５および図６を参照しながら、本
実施例における基板バイアス回路６５００の構成および
動作について説明する。
実施例における基板バイアス回路６５００の構成および
動作について説明する。
【０１０７】図５は、基板バイアス回路６５００の構成
を示す回路図である。図６は、基板バイアス回路６５０
０の動作期間における駆動信号φ４〜φ６の電位変化を
示すタイミングチャート図である。
を示す回路図である。図６は、基板バイアス回路６５０
０の動作期間における駆動信号φ４〜φ６の電位変化を
示すタイミングチャート図である。
【０１０８】この基板バイアス回路６５００は、駆動信
号φ４を反転するインバータ１５と、インバータ１５の
出力端と接地ＧＮＤとの間に互いに直列に接続された２
つのキャパシタ２５，３５と、キャパシタ２５および３
５の接続点（ノードＮ８）と接地ＧＮＤとの間に設けら
れたＰチャネルＭＯＳトランジスタ６５と、ノードＮ８
とこのＤＲＡＭが形成された半導体基板（図示せず）に
接続されたノードＮ９との間に設けられたＰチャネルＭ
ＯＳトランジスタ８５とを含む。
号φ４を反転するインバータ１５と、インバータ１５の
出力端と接地ＧＮＤとの間に互いに直列に接続された２
つのキャパシタ２５，３５と、キャパシタ２５および３
５の接続点（ノードＮ８）と接地ＧＮＤとの間に設けら
れたＰチャネルＭＯＳトランジスタ６５と、ノードＮ８
とこのＤＲＡＭが形成された半導体基板（図示せず）に
接続されたノードＮ９との間に設けられたＰチャネルＭ
ＯＳトランジスタ８５とを含む。
【０１０９】トランジスタ６５および８５のゲートには
それぞれ、駆動信号φ５およびφ６が与えられる。
それぞれ、駆動信号φ５およびφ６が与えられる。
【０１１０】この基板バイアス回路６５００の待機期間
において、駆動信号φ４（図６（ａ）），φ５（図６
（ｂ）），およびφ６（図６（ｃ））はそれぞれ、ロー
レベル，ローレベル，およびハイレベルに固定される。
したがって、待機期間においては、トランジスタ６５が
ＯＮ状態である一方トランジスタ８５がＯＦＦ状態であ
るので、ノードＮ８は接地電位０Ｖにある。一方、イン
バータ１５の出力電位はハイレベルであるので、キャパ
シタ３５は充電された状態にある。
において、駆動信号φ４（図６（ａ）），φ５（図６
（ｂ）），およびφ６（図６（ｃ））はそれぞれ、ロー
レベル，ローレベル，およびハイレベルに固定される。
したがって、待機期間においては、トランジスタ６５が
ＯＮ状態である一方トランジスタ８５がＯＦＦ状態であ
るので、ノードＮ８は接地電位０Ｖにある。一方、イン
バータ１５の出力電位はハイレベルであるので、キャパ
シタ３５は充電された状態にある。
【０１１１】この基板バイアス回路６５００が動作期間
に入ると、まず、駆動信号φ５がハイレベルとなる。こ
れによって、トランジスタ６５がＯＦＦ状態となるの
で、ノードＮ８がフローティング状態となる。
に入ると、まず、駆動信号φ５がハイレベルとなる。こ
れによって、トランジスタ６５がＯＦＦ状態となるの
で、ノードＮ８がフローティング状態となる。
【０１１２】次に、駆動信号φ４がハイレベルとなる。
これによって、インバータ１５の出力電位がローレベル
となるので、キャパシタ３５からキャパシタンス２５に
負の電荷が放電される。これによって、ノードＮ８の電
位は、キャパシタ２５の容量とキャパシタ３５の容量と
の比に応じた、次式で表される電位となる。次式におい
て、Ｃ25およびＣ35はそれぞれ、キャパシタ２５および
３５の容量を表す。 −Ｖｃｃ・Ｃ35／（Ｃ25＋Ｃ35） 次に、駆動信号φ６が、上記式で表される電位よりも低
い電位（−ＶＡ）に立下げられる。これによって、トラ
ンジスタ８５がＯＮ状態となるので、ノードＮ８の負の
電荷がＮ９に供給されて、ノードＮ９の電位が上記式で
表される電位となる。つまり、この基板バイアス回路６
５００から基板バイアス電圧ＶBBとして、−Ｖｃｃ・Ｃ
35／（Ｃ25＋Ｃ35）が出力される。
これによって、インバータ１５の出力電位がローレベル
となるので、キャパシタ３５からキャパシタンス２５に
負の電荷が放電される。これによって、ノードＮ８の電
位は、キャパシタ２５の容量とキャパシタ３５の容量と
の比に応じた、次式で表される電位となる。次式におい
て、Ｃ25およびＣ35はそれぞれ、キャパシタ２５および
３５の容量を表す。 −Ｖｃｃ・Ｃ35／（Ｃ25＋Ｃ35） 次に、駆動信号φ６が、上記式で表される電位よりも低
い電位（−ＶＡ）に立下げられる。これによって、トラ
ンジスタ８５がＯＮ状態となるので、ノードＮ８の負の
電荷がＮ９に供給されて、ノードＮ９の電位が上記式で
表される電位となる。つまり、この基板バイアス回路６
５００から基板バイアス電圧ＶBBとして、−Ｖｃｃ・Ｃ
35／（Ｃ25＋Ｃ35）が出力される。
【０１１３】次に、駆動信号φ６がハイレベルに戻る。
これによって、トランジスタ８５がＯＦＦ状態となるの
で、ノードＮ８はフローティング状態となる。
これによって、トランジスタ８５がＯＦＦ状態となるの
で、ノードＮ８はフローティング状態となる。
【０１１４】次に、駆動信号φ４がローレベルに戻る。
これによって、インバータ１５の出力電位がハイレベル
となるので、キャパシタ２５および３５が充電されて、
ノードＮ８の電位が上昇する。
これによって、インバータ１５の出力電位がハイレベル
となるので、キャパシタ２５および３５が充電されて、
ノードＮ８の電位が上昇する。
【０１１５】次に、駆動信号φ５がローレベルに戻る。
これによって、トランジスタ６５がＯＮ状態となるの
で、ノードＮ８から正の電荷が引抜かれる。この結果、
待機期間と同様の状態、すなわち、ノードＮ８の電位が
接地電位でありキャパシタ３５のみが充電された状態と
なる。
これによって、トランジスタ６５がＯＮ状態となるの
で、ノードＮ８から正の電荷が引抜かれる。この結果、
待機期間と同様の状態、すなわち、ノードＮ８の電位が
接地電位でありキャパシタ３５のみが充電された状態と
なる。
【０１１６】以後、動作期間において、駆動信号φ４〜
φ６は上述のような一連の電位変化を一定周期で繰返
す。この結果、一定周期で、ノードＮ８からトランジス
タ８５を介して−Ｖｃｃ・Ｃ35／（Ｃ25＋Ｃ35）に相当
する量の負の電荷が半導体基板に供給される。
φ６は上述のような一連の電位変化を一定周期で繰返
す。この結果、一定周期で、ノードＮ８からトランジス
タ８５を介して−Ｖｃｃ・Ｃ35／（Ｃ25＋Ｃ35）に相当
する量の負の電荷が半導体基板に供給される。
【０１１７】このように、本実施例の基板バイアス回路
においては、互いに直列に接続されたキャパシタ２５，
３５の内の一方３５の充電，これらのキャパシタ２５，
３５の接続点Ｎ８をフローティング状態にした状態での
一方のキャパシタ３５の放電，この接続点Ｎ８から半導
体基板への負の電荷の供給が繰返し行なわれることによ
って、半導体基板に常時、上記式で表される電位（−Ｖ
ｃｃ・Ｃ35／（Ｃ25＋Ｃ35））が与えられる。
においては、互いに直列に接続されたキャパシタ２５，
３５の内の一方３５の充電，これらのキャパシタ２５，
３５の接続点Ｎ８をフローティング状態にした状態での
一方のキャパシタ３５の放電，この接続点Ｎ８から半導
体基板への負の電荷の供給が繰返し行なわれることによ
って、半導体基板に常時、上記式で表される電位（−Ｖ
ｃｃ・Ｃ35／（Ｃ25＋Ｃ35））が与えられる。
【０１１８】駆動信号φ６が立下げられてから再び立上
げられるまでの期間τの長さ、すなわち、ノードＮ８か
らトランジスタ８５を介して半導体基板に負の電荷が供
給されはじめてから、ノードＮ８に所望の基板バイアス
電圧に相当する量の負の電荷を蓄積するためにキャパシ
タ２５および３５ならびにノードＮ８が初期化されはじ
めるまでの時間の長さは、予想される、半導体基板内の
正の電荷の発生量に応じて設定される。
げられるまでの期間τの長さ、すなわち、ノードＮ８か
らトランジスタ８５を介して半導体基板に負の電荷が供
給されはじめてから、ノードＮ８に所望の基板バイアス
電圧に相当する量の負の電荷を蓄積するためにキャパシ
タ２５および３５ならびにノードＮ８が初期化されはじ
めるまでの時間の長さは、予想される、半導体基板内の
正の電荷の発生量に応じて設定される。
【０１１９】ノードＮ８から半導体基板に供給された負
の電荷と半導体基板内の正の電荷その相殺によってノー
ドＮ９の電位は本来あるべき電位（−Ｖｃｃ・Ｃ35／
（Ｃ25＋Ｃ35））から徐々に低下する。そこで、駆動信
号φ６は、その立下がりに応答してノードＮ８からノー
ドＮ９に負の電荷が供給されはじめてから、ノードＮ９
の電位が本来あるべき電位から著しく上昇する前にノー
ドＮ８に再度負の電荷を蓄積すべく立上げられる。
の電荷と半導体基板内の正の電荷その相殺によってノー
ドＮ９の電位は本来あるべき電位（−Ｖｃｃ・Ｃ35／
（Ｃ25＋Ｃ35））から徐々に低下する。そこで、駆動信
号φ６は、その立下がりに応答してノードＮ８からノー
ドＮ９に負の電荷が供給されはじめてから、ノードＮ９
の電位が本来あるべき電位から著しく上昇する前にノー
ドＮ８に再度負の電荷を蓄積すべく立上げられる。
【０１２０】このように、本実施例の基板バイアス回路
によれば、半導体基板を、常に、キャパシタ２５の容量
Ｃ25とキャパシタ３５の容量Ｃ35との比に応じた、−Ｖ
ｃｃ以上の任意の負の電位にバイアスすることができ
る。
によれば、半導体基板を、常に、キャパシタ２５の容量
Ｃ25とキャパシタ３５の容量Ｃ35との比に応じた、−Ｖ
ｃｃ以上の任意の負の電位にバイアスすることができ
る。
【０１２１】つまり、所望の基板バイアス電圧が−ｋ・
Ｖｃｃであれば、キャパシタ２５の容量Ｃ25とキャパシ
タ３５の容量Ｃ35との比（Ｃ25／Ｃ35）が（１／ｋ−
１）の値に設定されるように、キャパシタ２５および３
５を設計することによって、そのような所望の電圧を基
板バイアス電圧として半導体基板に印加することができ
る（０＜ｋ＜１）。
Ｖｃｃであれば、キャパシタ２５の容量Ｃ25とキャパシ
タ３５の容量Ｃ35との比（Ｃ25／Ｃ35）が（１／ｋ−
１）の値に設定されるように、キャパシタ２５および３
５を設計することによって、そのような所望の電圧を基
板バイアス電圧として半導体基板に印加することができ
る（０＜ｋ＜１）。
【０１２２】このため、本実施例によれば、半導体基板
を従来よりも高い負の電位にバイアスすることによりＤ
ＲＡＭの動作速度を一層向上させることができる。
を従来よりも高い負の電位にバイアスすることによりＤ
ＲＡＭの動作速度を一層向上させることができる。
【０１２３】上記実施例では、負の電荷が蓄積されるべ
きノードＮ８と、半導体基板および接地ＧＮＤとの間に
それぞれトランスファゲートとして、ＭＯＳトランジス
タ６５，および８５が設けられた。しかしながら、この
ようなトランスファゲートには、ＭＯＳトランジスタで
なくとも、上述のようなタイミングで、ノードＮ８への
負の電荷の蓄積および、ノードＮ８から半導体基板への
負の電荷の供給が繰返されるようにＯＮ／ＯＦＦを制御
され得るスイッチング素子であればどのようなスイッチ
ング素子が用いられてもよい。
きノードＮ８と、半導体基板および接地ＧＮＤとの間に
それぞれトランスファゲートとして、ＭＯＳトランジス
タ６５，および８５が設けられた。しかしながら、この
ようなトランスファゲートには、ＭＯＳトランジスタで
なくとも、上述のようなタイミングで、ノードＮ８への
負の電荷の蓄積および、ノードＮ８から半導体基板への
負の電荷の供給が繰返されるようにＯＮ／ＯＦＦを制御
され得るスイッチング素子であればどのようなスイッチ
ング素子が用いられてもよい。
【０１２４】以上のように、本発明にかかる電圧発生回
路によれば、貫通電流をほとんど発生させることなく、
互いに直列に接続されたキャパシタ間の容量比に応じた
任意の電位を定常的に発生されることができる。このた
め、従来よりも消費電力の小さいハーフＶｃｃ発生回路
や、半導体基板を任意の電位にバイアスすることができ
る基板バイアス回路などが提供される。
路によれば、貫通電流をほとんど発生させることなく、
互いに直列に接続されたキャパシタ間の容量比に応じた
任意の電位を定常的に発生されることができる。このた
め、従来よりも消費電力の小さいハーフＶｃｃ発生回路
や、半導体基板を任意の電位にバイアスすることができ
る基板バイアス回路などが提供される。
【０１２５】なお、本発明に係る電圧発生回路の出力電
圧は、信号線をプリチャージするためや半導体基板をバ
イアスするためなどのように、電流が高速に消費されな
い負荷を所定の電位に保持するために用いられることが
望ましい。
圧は、信号線をプリチャージするためや半導体基板をバ
イアスするためなどのように、電流が高速に消費されな
い負荷を所定の電位に保持するために用いられることが
望ましい。
【０１２６】上記いずれの実施例においても、本発明は
半導体集積回路装置に適用されたが、本発明にかかる電
圧発生回路は、必ずしも半導体基板上に形成される必要
はなく、ディスクリートな素子によって構成されてもよ
い。
半導体集積回路装置に適用されたが、本発明にかかる電
圧発生回路は、必ずしも半導体基板上に形成される必要
はなく、ディスクリートな素子によって構成されてもよ
い。
【０１２７】
【発明の効果】以上のように、本発明によれば、消費電
力が小さく、かつ、任意の電位を発生することができる
電圧発生装置が得られる。したがって、本発明にかかる
電圧発生装置がたとえば半導体集積回路装置に内蔵され
たハーフＶｃｃ発生回路に適用されると、この半導体記
憶装置の消費電力およびハーフＶｃｃ発生回路の占有面
積の削減が図れる。また、本発明にかかる電圧発生装置
が半導体集積回路装置に内蔵された基板バイアス回路に
適用されると、半導体基板を所望の電位にバイアスする
ことができるので、この半導体集積回路装置の動作速度
のより一層の向上を図ることもできる。
力が小さく、かつ、任意の電位を発生することができる
電圧発生装置が得られる。したがって、本発明にかかる
電圧発生装置がたとえば半導体集積回路装置に内蔵され
たハーフＶｃｃ発生回路に適用されると、この半導体記
憶装置の消費電力およびハーフＶｃｃ発生回路の占有面
積の削減が図れる。また、本発明にかかる電圧発生装置
が半導体集積回路装置に内蔵された基板バイアス回路に
適用されると、半導体基板を所望の電位にバイアスする
ことができるので、この半導体集積回路装置の動作速度
のより一層の向上を図ることもできる。
【０１２８】このように、本発明にかかる電圧発生装置
を用いれば、電子回路装置のより一層の、消費電力の削
減およびの動作速度の向上を図ることができる。
を用いれば、電子回路装置のより一層の、消費電力の削
減およびの動作速度の向上を図ることができる。
【図１】本発明の一実施例のＤＲＡＭの全体構成を示す
概略ブロック図である。
概略ブロック図である。
【図２】図１のハーフＶｃｃ発生回路の構成を示す回路
図である。
図である。
【図３】図２のハーフＶｃｃ発生回路に供給される駆動
信号φ１〜φ３の波形を示すタイミングチャート図であ
る。
信号φ１〜φ３の波形を示すタイミングチャート図であ
る。
【図４】本発明の他の実施例のＤＲＡＭの全体構成を示
す概略ブロック図である。
す概略ブロック図である。
【図５】図４における基板バイアス回路の構成を示す回
路図である。
路図である。
【図６】図５の基板バイアス回路に供給される駆動信号
φ４〜φ６の波形を示すタイミングチャート図である。
φ４〜φ６の波形を示すタイミングチャート図である。
【図７】従来のハーフＶｃｃ発生回路の構成を示す回路
図である。
図である。
【図８】ＤＲＡＭのメモリセルの構成を示す回路図であ
る。
る。
【図９】図７のＮチャネルＭＯＳトランジスタの構造を
示す断面図である。
示す断面図である。
【図１０】図７のＰチャネルＭＯＳトランジスタ５の構
造を示す断面図である。
造を示す断面図である。
【図１１】従来の基板バイアス回路の構成を示す回路図
である。
である。
【図１２】図１１の基板バイアス回路に供給される駆動
信号Φ１，Φ２の波形を示すタイミングチャート図であ
る。
信号Φ１，Φ２の波形を示すタイミングチャート図であ
る。
【図１３】従来の半導体記憶装置等における出力回路の
一般的な構成を示す回路図である。
一般的な構成を示す回路図である。
【図１４】半導体基板が負の電位にバイアスされない場
合に生じる問題の一例を説明するための断面図である。
合に生じる問題の一例を説明するための断面図である。
【図１５】半導体基板が負の電位にバイアスされない場
合に生じる問題の他の例を説明するための回路図であ
る。
合に生じる問題の他の例を説明するための回路図であ
る。
１６００ 制御回路 ６０００ ハーフＶｃｃ発生回路 ６５００ 基板バイアス回路 ７０００ リングオシレータ ８０００ 信号選択回路 ９０００ 駆動信号発生回路 １０，１５，４０，５０ インバータ ２０，２５，３０，３５ キャパシタ ６０，６５，７０，８０，８５，９０ トランスファゲ
ート なお、図中、同一符号は、同一または相当部分を示す。
ート なお、図中、同一符号は、同一または相当部分を示す。
Claims (2)
- 【請求項１】 所定の負荷に付与されるべき一定の電圧
を発生するための電圧発生装置であって、 一定の電位を供給する第１電位源と、一定周期で第１の
レベルから第２のレベルに変化する電位を供給する第２
電位源との間に結合される第１および第２の容量手段を
備え、 前記第１および第２の容量手段は、互いに直列に接続さ
れ、 前記第１の容量手段と前記第２の容量手段との接続点
を、前記第１電位源に電気的に接続する第１接続手段
と、 前記接続点を、前記所定の負荷に電気的に接続する第２
の接続手段とをさらに備え、 前記第１接続手段は、前記第２電位源の電位の前記第１
のレベルから前記第２のレベルへの切換りよりも早いタ
イミングで不能化され、かつ、前記第２電位源の電位の
前記第２のレベルから前記第１のレベルへの切換りより
も遅いタイミングで能動化され、 前記第２接続手段は、前記第２電位源の電位の前記第１
のレベルから前記第２のレベルへの切換りよりも遅いタ
イミングで能動化され、かつ、前記第２電位源の電位の
前記第２のレベルから前記第１のレベルへの切換りより
も早いタイミングで不能化される、電圧発生装置。 - 【請求項２】 前記第１および第２の容量手段並びに前
記第１および第２の接続手段は、同一の半導体基板上に
形成される、請求項１記載の電圧発生装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4567092A JP2736483B2 (ja) | 1992-03-03 | 1992-03-03 | 電圧発生装置 |
| US07/953,376 US5276651A (en) | 1992-03-03 | 1992-09-30 | Voltage generating device generating a voltage at a constant level and operating method thereof |
| DE4234667A DE4234667C2 (de) | 1992-03-03 | 1992-10-14 | Spannungserzeugungseinrichtung, Verwendung derselben in einem Halbleiterspeicher und Betriebsverfahren derselben zum Erzeugen einer konstanten Spannung |
| KR1019930002894A KR960002824B1 (ko) | 1992-03-03 | 1993-02-27 | 일정레벨의 전압을 발생하는 전압발생장치와 그의 동작법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4567092A JP2736483B2 (ja) | 1992-03-03 | 1992-03-03 | 電圧発生装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05250874A JPH05250874A (ja) | 1993-09-28 |
| JP2736483B2 true JP2736483B2 (ja) | 1998-04-02 |
Family
ID=12725825
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4567092A Expired - Lifetime JP2736483B2 (ja) | 1992-03-03 | 1992-03-03 | 電圧発生装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5276651A (ja) |
| JP (1) | JP2736483B2 (ja) |
| KR (1) | KR960002824B1 (ja) |
| DE (1) | DE4234667C2 (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2771729B2 (ja) * | 1992-04-16 | 1998-07-02 | 三菱電機株式会社 | チャージポンプ回路 |
| JP3006320B2 (ja) * | 1992-10-21 | 2000-02-07 | モトローラ株式会社 | 高効率ドライバ−を有する電圧変換回路 |
| KR940017214A (ko) * | 1992-12-24 | 1994-07-26 | 가나이 쓰토무 | 기준전압 발생회로 |
| US5508962A (en) * | 1994-06-29 | 1996-04-16 | Texas Instruments Incorporated | Apparatus and method for an active field plate bias generator |
| JP3592423B2 (ja) * | 1996-01-26 | 2004-11-24 | 株式会社ルネサステクノロジ | 半導体集積回路装置 |
| DE19755130C1 (de) * | 1997-12-11 | 1999-06-02 | Siemens Ag | Pufferschaltung |
| KR100487832B1 (ko) | 1999-12-15 | 2005-05-06 | 가부시키가이샤 히타치세이사쿠쇼 | 인터페이스 장치 및 정보 처리 시스템 |
| KR20020093585A (ko) * | 2001-06-06 | 2002-12-16 | 마츠시타 덴끼 산교 가부시키가이샤 | 반도체장치 |
| US6721221B2 (en) * | 2001-06-08 | 2004-04-13 | Micron Technology, Inc. | Sense amplifier and architecture for open digit arrays |
| CN100345075C (zh) | 2001-12-20 | 2007-10-24 | 松下电器产业株式会社 | 电位发生电路、电位发生装置和用它的半导体装置和其驱动方法 |
| JP2009116684A (ja) * | 2007-11-07 | 2009-05-28 | Toshiba Corp | 電圧発生回路 |
| KR20110002178A (ko) | 2009-07-01 | 2011-01-07 | 삼성전자주식회사 | Ｄｒａｍ의 비트라인 프리차지 회로 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5627952A (en) * | 1979-08-17 | 1981-03-18 | Hitachi Ltd | Circuit for generating substrate bias voltage |
| DE3612147A1 (de) * | 1986-04-10 | 1987-10-15 | Philips Patentverwaltung | Schaltungsanordnung zur erzeugung einer gleichspannung aus einer sinusfoermigen eingangsspannung |
| JP2509596B2 (ja) * | 1987-01-14 | 1996-06-19 | 株式会社東芝 | 中間電位生成回路 |
| US5175706A (en) * | 1989-12-07 | 1992-12-29 | Sgs-Thomson Microelectronics S.A. | Programming voltage generator circuit for programmable memory |
| US5157278A (en) * | 1990-10-30 | 1992-10-20 | Samsung Electronics Co., Ltd. | Substrate voltage generator for semiconductor device |
-
1992
- 1992-03-03 JP JP4567092A patent/JP2736483B2/ja not_active Expired - Lifetime
- 1992-09-30 US US07/953,376 patent/US5276651A/en not_active Expired - Fee Related
- 1992-10-14 DE DE4234667A patent/DE4234667C2/de not_active Expired - Fee Related
-
1993
- 1993-02-27 KR KR1019930002894A patent/KR960002824B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| DE4234667A1 (de) | 1993-09-09 |
| KR930020454A (ko) | 1993-10-19 |
| US5276651A (en) | 1994-01-04 |
| DE4234667C2 (de) | 1998-03-12 |
| KR960002824B1 (ko) | 1996-02-26 |
| JPH05250874A (ja) | 1993-09-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5442277A (en) | Internal power supply circuit for generating internal power supply potential by lowering external power supply potential | |
| KR100231951B1 (ko) | 반도체 집적회로 | |
| US7772917B2 (en) | Semiconductor device | |
| US6426671B1 (en) | Internal voltage generating circuit | |
| JP3510335B2 (ja) | 半導体記憶装置、内部電源電圧発生回路、内部高電圧発生回路、中間電圧発生回路、定電流源、および基準電圧発生回路 | |
| US6489796B2 (en) | Semiconductor device provided with boost circuit consuming less current | |
| US5909141A (en) | Step-up potential supply circuit and semiconductor storage device | |
| US6297624B1 (en) | Semiconductor device having an internal voltage generating circuit | |
| US6492863B2 (en) | Internal high voltage generation circuit capable of stably generating internal high voltage and circuit element therefor | |
| US5805508A (en) | Semiconductor memory device with reduced leak current | |
| KR970006622B1 (ko) | 기준전압을 소정레벨에 클램핑 하는 클램프 회로 | |
| KR100539496B1 (ko) | 전원전압의큰변화에대해유연성을갖는메모리레귤레이터제어방법 | |
| JP2000058761A (ja) | 半導体集積回路 | |
| US6392944B1 (en) | Semiconductor memory device capable of performing stable sensing operation even under low power supply voltage environment | |
| JP2736483B2 (ja) | 電圧発生装置 | |
| US5524095A (en) | Semiconductor memory device with a substrate bias voltage generation circuit as a power supply of a word line driver circuit | |
| US5670906A (en) | Integrated circuit operable in a mode having extremely low power consumption | |
| JPH08251012A (ja) | Ｃｍｏｓ論理回路 | |
| TWI253650B (en) | Semiconductor storage device | |
| US5251172A (en) | Semiconductor memory apparatus having reduced amount of bit line amplification delay | |
| KR100224959B1 (ko) | 다이나믹 랜덤 액세스 메모리 | |
| US5179535A (en) | Substrate bias voltage generating circuit including an internal frequency divider and driven by an externally applied clock signal | |
| TWI314324B (en) | Power control circuit for integrated circuit modules and memory devices | |
| JP2632112B2 (ja) | 電圧発生回路 | |
| KR100326230B1 (ko) | 프리차지트랜지스터를약간턴온시킬수있도록디지트라인을일정한레벨로클램핑하는정전위발생기를갖는반도체메모리디바이스 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19971125 |