JP2771729B2 - チャージポンプ回路 - Google Patents

チャージポンプ回路

Info

Publication number
JP2771729B2
JP2771729B2 JP4122594A JP12259492A JP2771729B2 JP 2771729 B2 JP2771729 B2 JP 2771729B2 JP 4122594 A JP4122594 A JP 4122594A JP 12259492 A JP12259492 A JP 12259492A JP 2771729 B2 JP2771729 B2 JP 2771729B2
Authority
JP
Japan
Prior art keywords
node
potential
transistor
charge pump
pump circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP4122594A
Other languages
English (en)
Other versions
JPH05300727A (ja
Inventor
靖彦 月川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP4122594A priority Critical patent/JP2771729B2/ja
Priority to US08/045,069 priority patent/US5394365A/en
Priority to KR1019930006349A priority patent/KR960002826B1/ko
Priority to DE4312239A priority patent/DE4312239C2/de
Publication of JPH05300727A publication Critical patent/JPH05300727A/ja
Application granted granted Critical
Publication of JP2771729B2 publication Critical patent/JP2771729B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M3/00—Conversion of dc power input into dc power output
    • H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
    • H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
    • H02M3/06—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider
    • H02M3/07—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider using capacitors charged and discharged alternately by semiconductor devices with control electrode, e.g. charge pumps
    • H02M3/073—Charge pumps of the Schenkel-type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
    • G11C5/146—Substrate bias generators
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0214—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L
    • H01L27/0218—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L of field effect structures
    • H01L27/0222—Charge pumping, substrate bias generation structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M3/00—Conversion of dc power input into dc power output
    • H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
    • H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
    • H02M3/06—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider
    • H02M3/07—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider using capacitors charged and discharged alternately by semiconductor devices with control electrode, e.g. charge pumps
    • H02M3/073—Charge pumps of the Schenkel-type
    • H02M3/078—Charge pumps of the Schenkel-type with means for reducing the back bias effect, i.e. the effect which causes the threshold voltage of transistors to increase as more stages are added to the converters

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Dc-Dc Converters (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Dram (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、シリコン集積回路に
関し、特に、正，負の電位を発生するために用いられる
チャージポンプ回路に関するものである。
【０００２】
【従来の技術】図７は従来から用いられているチャージ
ポンプ回路の一例を示す図、図８は図７の動作を説明す
るための、各節点の電位変化を示すタイミングチャート
である。図７において、１及び２はｎチャネルＭＯＳト
ランジスタである。ｎチャネルＭＯＳトランジスタ１の
ゲート及びドレーンは節点Ｎ０となっている。また、ｎ
チャネルＭＯＳトランジスタ１のソース、及びｎチャネ
ルＭＯＳトランジスタ２のゲート及びドレーンは、節点
Ｎ１となっている。ｎチャネルＭＯＳトランジスタ２の
ソースは節点Ｎ２となっており、Ｎ２は接地電位（ＧＮ
Ｄ）に接続されている。ｎチャネルＭＯＳトランジスタ
１，２のバルクは節点Ｎ０となっている。３はキャパシ
タであり、節点Ｎ１と節点Ｎ３との間に接続されてい
る。次にこの従来例の動作を説明する。図８の時刻ｔ０
において、節点Ｎ３が”Ｌ”から”Ｈ”になると、キャ
パシタ３による容量結合により節点Ｎ１の電位は上昇す
る。ここで、節点Ｎ３の振幅をＶｃｃとし、結合効率を
ｋとすれば、節点Ｎ１の電位はｋＶｃｃになる。ただ
し、ｋは１に近い様になっている。この時、ｎチャネル
ＭＯＳトランジスタ２のしきい値Ｖｔｈ２に対し、ｋＶ
ｃｃ＞Ｖｔｈ２が成り立つとすれば、ｎチャネルＭＯＳ
トランジスタ２はオンするため、節点Ｎ１の電位は下が
りはじめ、時刻ｔ１においては、ほぼＶｔｈ２となる。
しかし、節点Ｎ１の電位がＶｔｈ２になると、ｎチャネ
ルＭＯＳトランジスタ２はオフしてしまうので、節点Ｎ
１の電位はＶｔｈ２よりも下がらない。次に、時刻ｔ１
において、節点Ｎ３が”Ｈ”から”Ｌ”になると、節点
Ｎ１の電位は、キャパシタ３の容量結合によりＶｔｈ２
からＶｔｈ２−ｋＶｃｃまで下がる。この時、ｎチャネ
ルＭＯＳトランジスタ２はオフする。ここで、節点Ｎ０
の電位をＶｂｂとすると、この電位ＶｂｂよりもＶｔｈ
２−ｋＶｃｃの電位が低ければ、ｎチャネルＭＯＳトラ
ンジスタ１のバルクとソースが順方向になるので、その
トランジスタ内の寄生ｐｎダイオードがオンする。この
結果、節点Ｎ０から節点Ｎ１に電流が流れるため、節点
Ｎ１の電位が上昇し、節点Ｎ０の電位が下がる。このよ
うな動作を繰り返すことにより、節点Ｎ０の電位Ｖｂｂ
は徐々に下がっていき、最終的にはＶｔｈ２−ｋＶｃｃ
＋Ｖｐｎ１までさがる。ここで、Ｖｐｎ１はｎチャネル
ＭＯＳトランジスタ１のバルクとソースで構成される寄
生ｐｎダイオードの順方向残留電位である。
【０００３】次に、図９は従来のチャージポンプ回路の
他の例を示す図であり、図１０は図９の動作を説明する
ための、各節点の電位変化を示す図である。図９におい
て、４，５，６はｐチャネルＭＯＳトランジスタ、７，
８はキャパシタである。ｐチャネルＭＯＳトランジスタ
４のソースは節点Ｎ４に、ゲート及びドレーンは節点Ｎ
５に、バルクは節点Ｎ７に接続されている。また、ｐチ
ャネルＭＯＳトランジスタ５のソースは節点Ｎ５に、ド
レーンは接地電位（ＧＮＤ）に、ゲートは節点Ｎ６に、
バルクは節点Ｎ７に接続されている。更に、ｐチャネル
ＭＯＳトランジスタ６のソースは節点Ｎ６に、ゲート及
びドレーンは接地電位（ＧＮＤ）に、バルクは節点Ｎ８
に接続されている。一方、キャパシタ７は節点Ｎ５と節
点Ｎ７の間に、キャパシタ８は節点Ｎ８と節点Ｎ６の間
に接続されている。
【０００４】この従来例の動作を説明すると、節点Ｎ
７、節点Ｎ８には、図１０に示すようなクロックが印加
される（図１０のＮ７，Ｎ８）。時刻ｔ０にクロックが
接地電位から電源電位Ｖｃｃになると（図１０のＮ
８）、キャパシタ８による容量結合で、節点Ｎ６の電位
が上昇する。この時、ｐチャネルＭＯＳトランジスタ６
がオンし、節点Ｎ６の電位は、時刻ｔ１までには、ｐチ
ャネルＭＯＳトランジスタ６のしきい値｜Ｖｔｈ６｜の
電位まで下がる。時刻ｔ１に、クロックがＶｃｃから接
地電位に下がると（図１０のＮ８）、キャパシタ８によ
る容量結合で節点Ｎ６の電位は｜Ｖｔｈ６｜の電位から
負電位に下がる（図１０のＮ６）。このとき、ｐチャネ
ルＭＯＳトランジスタ５がオンする。ここで、時刻ｔ１
には、クロックは接地電位からＶｃｃに上がっており
（図１０のＮ７）、キャパシタ７による容量結合で節点
Ｎ５の電位は上昇するが、ｐチャネルＭＯＳトランジス
タ５がオンするため、時刻ｔ２までには、節点Ｎ５の電
位は接地電位（ＧＮＤ）まで下がる（図１０のＮ５）。
時刻ｔ２には、クロックがＶｃｃから接地電位（ＧＮ
Ｄ）まで下がるため、容量結合により節点Ｎ５の電位は
−ｋＶｃｃまで下がる。ただし、ｋはキャパシタ７と節
点Ｎ５の結合効率である。節点Ｎ５が−ｋＶｃｃに下が
れば、ｐチャネルＭＯＳトランジスタ４がオンするた
め、節点Ｎ４から節点Ｎ５に電流が流れ、節点Ｎ４の電
位Ｖｂｂは最終的に｜Ｖｔｈ４｜−ｋＶｃｃにまで下が
る。ここで、｜Ｖｔｈ４｜はｐチャネルＭＯＳトランジ
スタ４のしきい値電圧である。
【０００５】
【発明が解決しようとする課題】上述した従来のチャー
ジポンプ回路では、図７のチャージポンプ回路の場合、
次のような問題点がある。まず、第１の問題点は、節点
Ｎ０の最終電位であり、節点Ｎ３から入力されるクロッ
クにより、節点Ｎ１で、ｋＶｃｃの振幅で電位が変化す
るにもかかわらず（図８のＮ１）、節点Ｎ０はＶｔｈ２
−ｋＶｃｃ＋Ｖｐｎ１までしか下がらない（図８のＮ
０）。したがって、チャージのポンピング効率がＶｔｈ
２＋Ｖｐｎ１の分だけ悪くなっている。第２の問題点
は、寄生ｐｎダイオードがオンするとき、ｎチャネルト
ランジスタ１の作り込まれているｐ型ウェルに少数キャ
リアが注入されることにある。したがって、ｐ型ウェル
は、ｐ型基板と電気的につながっているために、注入さ
れた少数キャリアが基板中に拡散していき、さまざまな
悪影響を及ぼす可能性がある。また、図９のチャージポ
ンプ回路の場合、ｐチャネルトランジスタを用いている
ので、ｎチャネルトランジスタを用いたときより、Ｖｂ
ｂの最終電位が低いところまで下がる。また、ｐチャネ
ルトランジスタを用いているため、ｐｎ結合が順方向に
振れることが無いためｐ型基板に少数キャリアが拡散す
ることがない。しかし、ｐチャネルトランジスタ４の電
流容量はそれほど大きくないことや、ｐチャネルトラン
ジスタ４のバックゲートバイアス効果のため｜Ｖｔｈ４
｜が約１Ｖ程度になってしまうことのため、Ｖｂｂのポ
ンピング能力は決して高いとはいえない。更に、クロッ
クがＶｃｃに振れたとき（図１０のＮ７）、ｐチャネル
トランジスタ４のソース（Ｖｂｂ）の節点Ｎ４とバルク
の節点Ｎ７の間にはＶｃｃ＋｜Ｖｂｂ｜の電圧が加わ
り、接合耐圧上の問題がある。
【０００６】以上のように、この発明の目的は、上記問
題を解消するためになされたもので、駆動能力の点や、
少数キャリアの拡散、接合耐圧の点などに問題を生ずる
ことのないような高効率なチャージポンプ回路を提供す
ることにある。
【０００７】
【課題を解決するための手段】請求項１に係る発明のチ
ャージポンプ回路は、第１の節点と所定の電源電位との
間に接続された第１のトランジスタと、第１のキャパシ
タを介して上記第１のトランジスタのゲートに接続され
た第１のクロック入力端と、第２の節点と第１の節点と
の間に接続された第２のトランジスタと、第２のキャパ
シタを介して上記第１の節点に接続された第２のクロッ
ク入力端とを備えるチャージポンプ回路であって、上記
第１のトランジスタと上記第２のトランジスタとを互い
に異なる極性のトランジスタで構成したものである。 請
求項２に係る発明のチャージポンプ回路は、請求項１の
チャージポンプ回路において、上記第２のトランジスタ
がｐ型ウェルの中に形成されるとともに、このｐ型ウェ
ルが上記第２の節点に接続され、かつ、このｐ型ウェル
がｎ型ウェル，ｎ型基板等のｎ型領域に包含されるよう
に構成した。 請求項３に係る発明のチャージポンプ回路
は、第１の節点と所定の電源電位との間に接続されたト
ランジスタと、第１のキャパシタを介して上記トランジ
スタのゲートに接続された第１のクロック入力端と、第
２の節点と第１の節点との間に接続された接合ダイオー
ドと、第２のキャパシタを介して上記第１の節点に接続
された第２のクロック入力端を備えたものである。 請求
項４に係る発明のチャージポンプ回路は、請求項３のチ
ャージポンプ回路において、上記接合ダイオードがｐ型
ウェルの中に形成されるとともに、このｐ型ウェルが上
記第２の節点に接続され、かつ、このｐ型ウェルがｎ型
ウェル，ｎ型基板等のｎ型領域に包含されるように構成
した。 請求項５に係る発明のチャージポンプ回路は、請
求項１又は請求項３のチャージポンプ回路において、上
記所定の電源電位を、接地電位とした。
【０００８】
【作用】請求項１のチャージポンプ回路では、第１のキ
ャパシタを介して与えられたク ロックに応じて第１のト
ランジスタが導通し、第１の接点の電位が変化する。さ
らに、第２のキャパシタを介して与えられたクロックに
応じて第１の接点の電位が変化すると、この変化に応じ
て、第１のトランジスタとは異なる極性の第２のトラン
ジスタを介して第２の接点の電位が変化する。この動作
をクロックの入力とともに繰り返し、第２の接点から定
電位を発生、維持する。つまり、所定の電源電位が接地
電位であれば、接地電位以下の電位すなわち負電位が発
生される。所定の電源電位が正の電源電位であるなら
ば、その電位以上の昇圧された電位が発生される。この
回路では、従来の回路より、駆動能力が向上し、また、
接合耐圧の問題が生じる箇所が無くなる。 請求項２のチ
ャージポンプ回路では、第２のトランジスタの寄生ダイ
オードのｎ極から拡散する少数キャリアがｐ型ウェルで
再結合するか、またはｎ型領域に吸収されるため、少数
キャリアの悪影響を防ぐ。 請求項３のチャージポンプ回
路では、第１のキャパシタを介して与えられたクロック
に応じてトランジスタが導通し、第１の接点の電位が変
化する。さらに、第２のキャパシタを介して与えられた
クロックに応じて第１の接点の電位が変化すると、この
変化に応じて、接合ダイオードを介して第２の接点の電
位が変化する。この動作をクロックの入力とともに繰り
返し、第２の接点から定電位を発生、維持する。つま
り、所定の電源電位が接地電位であれば、接地電位以下
の電位すなわち負電位が発生される。所定の電源電位が
正の電源電位であるならば、その電位以上の昇圧された
電位が発生される。この回路でも、従来の回路より、駆
動能力が向上し、また、接合耐圧の問題が生じる箇所が
無くなる。 請求項４のチャージポンプ回路では、接合ダ
イオードのｎ極から拡散する少数キャリアがｐ型ウェル
で再結合するか、またはｎ型領域に吸収されるため、少
数キャリアの悪影響を防ぐ。 請求項５のチャージポンプ
回路では、特に、所定の電源電位を接地電位にした。
【０００９】
【実施例】以下、この発明の一実施例を図に基づいて説
明する。図１はこの第１の発明の一実施例（実施例１）
を示すチャージポンプ回路の回路図であり、図２は図１
のチャージポンプ回路の動作を説明するための各節点の
電位変化を示すタイミングチャート図である。図１にお
いて、９は第２のトランジスタとしてのｎチャネルＭＯ
Ｓトランジスタ、１０は第１のトランジスタとしてのｐ
チャネルＭＯＳトランジスタ、１１はｐチャネルＭＯＳ
トランジスタ、１２は第２のキャパシタ、１３は第１の
キャパシタである。Ｎ１０〜Ｎ１４は節点であって、Ｎ
１３は第１の節点としての節点、Ｎ１４は第２の節点と
しての節点である。ｎチャネルＭＯＳトランジスタ９の
ソース及びバルク及びゲートは節点Ｎ１４に接続されて
おり、また、ｎチャネルＭＯＳトランジスタ９のドレー
ンは節点Ｎ１３に接続されている。ｐチャネルＭＯＳト
ランジスタ１０のソースは節点Ｎ１３にゲートは節点Ｎ
１０に、ドレーンはアース（ＧＮＤ：接地電位）に、バ
ルクは節点Ｎ１２にそれぞれ接続されている。ｐチャネ
ルＭＯＳトランジスタ１１のソースは節点Ｎ１０に、ゲ
ート及びドレーンはアース（ＧＮＤ：接地電位）に、バ
ルクは節点Ｎ１１にそれぞれ接続されている。キャパシ
タ１２は節点Ｎ１２と節点Ｎ１３の間に接続されてお
り、キャパシタ１３は節点Ｎ１１と節点Ｎ１０の間に接
続されている。節点Ｎ１２及び節点Ｎ１１には、それぞ
れ図２に示すようなクロックが印加されている。また、
節点Ｎ１０，Ｎ１３，Ｎ１４の電位は、節点Ｎ１１，Ｎ
１２に加えられたクロックにより、図２のように、変化
する。
【００１０】次に、この実施例１の動作について、図
１，２を用いて説明する。まず、時刻ｔ０において、節
点Ｎ１１が接地電位から電源電位Ｖｃｃに上昇して
“Ｌ”から“Ｈ”になると（図２のＮ１１）、キャパシ
タ１３による容量結合で、節点Ｎ１０の電位が上昇する
（図２のＮ１０）。しかし、この時、ｐチャネルＭＯＳ
トランジスタ１１がオンするため、節点Ｎ１０の電位は
時刻ｔ１までには｜Ｖｔｈ１１｜にまで下がる。ここ
で、｜Ｖｔｈ１１｜はｐチャネルＭＯＳトランジスタ１
１のしきい値電圧である。時刻ｔ１においては、節点Ｎ
１１の電位がＶｃｃから接地電位に下がるので、キャパ
シタ１３による容量結合で、節点Ｎ１０の電位は｜Ｖｔ
ｈ１１｜から負電位に下がる。一方、この時、節点Ｎ１
２に印加されているクロックは、接地電位からＶｃｃに
上昇するため（図２のＮ１２）、節点Ｎ１３の電位はキ
ャパシタ１２による容量結合で電位が上昇する。したが
って、ｐチャネルＭＯＳトランジスタ１０は、時刻ｔ１
でオンし、時刻ｔ２までには、節点Ｎ１３の電位は接地
電位にまで下がる。次に時刻ｔ２においては、節点Ｎ１
２に印加されているクロックはＶｃｃから接地電位に変
化する。この様に変化すると、節点Ｎ１３の電位はキャ
パシタ１２による容量結合で−ｋＶｃｃにまで落ちる。
ここで、ｋはキャパシタ１２と節点Ｎ１３との容量結合
の結合効率である。この時、ｎチャネルＭＯＳトランジ
スタ９のバルク（節点Ｎ１４）とドレーン（節点Ｎ１
３）により形成される寄生ｐｎダイオードが順方向にバ
イアスされるため、節点Ｎ１４から節点Ｎ１３に向かっ
て電流が流れる。このようにして、節点Ｎ１１と節点Ｎ
１２にクロックを印加することにより、節点Ｎ１４から
チャージがポンピングされていき、節点Ｎ１４の電位が
負電位に下がっていく。最終的には節点Ｎ１４の電位は
Ｖｂｂ＝Ｖｐｎ９−ｋＶｃｃまで下がることになる（図
２のＮ１４）。ここで、Ｖｐｎ９はｎチャネルトランジ
スタ９のバルクとドレーンの間が順方向にバイアスされ
た場合の、順方向残留電位である。更に、ｎチャネルＭ
ＯＳトランジスタ９、ｐチャネルＭＯＳトランジスタ１
０，１１の何れにおいても、これらのｐｎ接合にかかる
電圧は最大でもＶｃｃしかなく、接合耐圧上の問題は生
じない。
【００１１】図３は、この第２の発明の実施例（実施例
２）に係るチャージポンプ回路の縦断面図である。図３
において、３０はｐ型ウェル、３１はｎ型ウェル、３２
はｐ型基板、３４はｎ（＋）領域、３５はｐ（＋）領域
である。図３で示すように、ｎチャネルＭＯＳトランジ
スタ９はｐ型ウェル３０の中に形成されている。ｐ型ウ
ェル３０はＶｃｃに電位固定されたｎ型ウェル３１（ｎ
型基板でもよい）に包含されている。そして、ｐ型ウェ
ル３０の中にはｎチャネルＭＯＳトランジスタ９以外に
デバイスは形成されておらず、寄生ｐｎダイオードのｎ
極から拡散する少数キャリアはｐ型ウェル３０の内部で
多数キャリアと再結合するか、ｎ型ウェル３１に吸収さ
れるかどちらかになる。従って、拡散した少数キャリア
が他に悪影響を及ぼすことはない。また、この実施例２
の動作については、実施例１と同じであるため、省略す
る。尚、上記実施例１，２においては、負電位を発生す
る構成のチャージポンプ回路について説明したが、トラ
ンジスタ９，１０，１１としてそれぞれ図１の極性のも
のとは逆の極性のものを用い、接地電位の代わりに電源
電位Ｖｃｃに接続すれば、電源電位より高い昇圧された
電位が発生される。
【００１２】図４は、この第３の発明の一実施例（実施
例３）を示すチャージポンプ回路の回路図である。図４
において、１９はｐｎ接合ダイオード、２０はトランジ
スタとしてのｐチャネルＭＯＳトランジスタ、２２は第
２のキャパシタ、２３は第１のキャパシタである。Ｎ２
１〜Ｎ２４は節点であって、Ｎ２３は第１の節点として
の節点、Ｎ２４は第２の節点としての節点である。ｐｎ
接合ダイオード１９のｐ極は節点Ｎ２４に接続されてお
り、また、このｐｎ接合ダイオード１９のｎ極は節点Ｎ
２３に接続されている。ｐチャネルＭＯＳトランジスタ
２０のソースは節点Ｎ２３に、そのゲートは節点Ｎ２０
に、ドレーンはアース（ＧＮＤ）に、バルクは節点Ｎ２
２にそれぞれ接続されている。一方、ｐチャネルＭＯＳ
トランジスタ２１のソースは節点Ｎ２０に、そのゲート
及びドレーンはアース（ＧＮＤ）に、バルクは節点Ｎ２
１にそれぞれ接続されている。また、キャパシタ２２は
節点Ｎ２２と節点Ｎ２３との間に接続されており、キャ
パシタ２３は節点Ｎ２１と節点Ｎ２０の間に接続されて
いる。節点Ｎ２２及び節点Ｎ２１にはそれぞれ図５に示
すようなクロックが印加されている。また、節点Ｎ２
０，Ｎ２３，Ｎ２４の電位は、節点Ｎ２１，Ｎ２２に印
加されたクロックにより、図５のように変化する。
【００１３】次に、この実施例３の動作について説明す
る。時刻ｔ０において、節点Ｎ２１が接地電位から電源
電位Ｖｃｃに上昇して“Ｌ”から“Ｈ”になると（図２
のＮ２１）、キャパシタ２３による容量結合で、節点Ｎ
２０の電位が上昇する（図５のＮ２０）。しかし、この
時ｐチャネルＭＯＳトランジスタ２１がオンするため、
節点Ｎ２０の電位は時刻ｔ１までには｜Ｖｔｈ２１｜に
まで下がる。ここで、｜Ｖｔｈ２１｜はｐチャネルＭＯ
Ｓトランジスタ２１のしきい値電圧である。時刻ｔ１に
おいては、節点Ｎ２１の電位がＶｃｃから接地電位に下
がるので、キャパシタ２３による容量結合で節点Ｎ２０
の電位は｜Ｖｔｈ２１｜から負電位に下がる。一方、こ
の時節点Ｎ２２に印加されているクロックは接地電位か
らＶｃｃに上昇するため（図５のＮ２２）、節点Ｎ２３
の電位はキャパシタ２２による容量結合で電位が上昇す
る。したがって、ｐチャネルＭＯＳトランジスタ２０は
時刻ｔ１でオンし、時刻ｔ２までには、節点Ｎ２３の電
位は接地電位にまで下がる。次に、時刻ｔ２において
は、節点Ｎ２２に印加されているクロックはＶｃｃから
接地電位に変化する。この様に変化すると、節点Ｎ２３
の電位はキャパシタ２２による容量結合で−ｋＶｃｃに
まで落ちる。ここで、ｋはキャパシタ２２と節点Ｎ２３
との容量結合の結合効率である。この時、ｐｎ接合ダイ
オード１９のｐ極（節点Ｎ２４）とｎ極（節点Ｎ２３）
が順方向にバイアスされるため、節点Ｎ２４から節点Ｎ
２３に向かって電流が流れる。このようにして節点Ｎ２
１と節点Ｎ２２にクロックを印加することにより、節点
Ｎ２４からチャージがポンピングされていき、節点Ｎ２
４の電位が負電位に下がっていく。最終的には節点Ｎ２
４の電位はＶｂｂ＝Ｖｐｎ１９−ｋＶｃｃまで下がるこ
とになる（図５のＮ２４）。ここで、Ｖｐｎ１９はｐｎ
接合ダイオード１９が順方向にバイアスされた場合の順
方向残留電位である。更に、ｐｎ接合ダイオード１９、
ｐチャネルＭＯＳトランジスタ２０，２１の何れにおい
てもｐｎ接合にかかる電圧は最大でもＶｃｃしかなく、
接合耐圧上の問題は生じない。
【００１４】図６は、この第４の発明（実施例４）に係
るチャージポンプ回路の縦断面図である。図６におい
て、３０はｐ型ウェル、３３はｎ型基板、３４はｎ
（＋）領域、３５はｐ（＋）領域である。図６で示すよ
うに、ｐウェル３０の中にはｐｎ接合ダイオード１９が
形成されており、このｐウェル３０がｎ型基板３３に包
含されている。この場合にも、ｐｎ接合ダイオード１９
のｎ極から拡散する少数キャリアはｐウェル３０の内部
で多数キャリアと再結合するか、ｎ型基板３３に吸収さ
れるかどちらかになる。したがって、拡散した少数キャ
リアが他に悪影響を及ぼすことはない。また、この実施
例４の動作については、実施例３と同じであるため、省
略する。尚、上記実施例３，４においては、負電位を発
生する構成のチャージポンプ回 路について説明したが、
トランジスタ２０，２１としてそれぞれ図４の極性のも
のとは逆の極性のものを用い、接合ダイオード１９を逆
に接続し、接地電位の代わりに電源電位Ｖｃｃに接続す
れば、電源電位より高い昇圧された電位が発生される。
【００１５】
【発明の効果】以上説明したように、請求項１によれ
ば、第１の節点と所定の電源電位との間に接続された第
１のトランジスタと、第１のキャパシタを介して上記第
１のトランジスタのゲートに接続された第１のクロック
入力端と、第２の節点と第１の節点との間に接続された
第２のトランジスタと、第２のキャパシタを介して上記
第１の節点に接続された第２のクロック入力端とを備
え、上記第１のトランジスタと上記第２のトランジスタ
とを互いに異なる極性のトランジスタで構成したので、
従来の回路より、駆動能力が向上し、また、接合耐圧の
問題が生じる箇所が無くなり、特性の良い高効率なチャ
ージポンプ回路が得られる。 また、請求項３によれば、
第１の節点と所定の電源電位との間に接続されたトラン
ジスタと、第１のキャパシタを介して上記トランジスタ
のゲートに接続された第１のクロック入力端と、第２の
節点と第１の節点との間に接続された接合ダイオード
と、第２のキャパシタを介して上記第１の節点に接続さ
れた第２のクロック入力端とを備えるので、請求項１と
同様、従来の回路より、駆動能力が向上し、また、接合
耐圧の問題が生じる箇所が無くなり、特性の良い高効率
なチャージポンプ回路が得られる。 さらに、請求項２で
は、第２のトランジスタをｐ型ウェルの中に形成し、請
求項４では、接合ダイオードをｐ型ウェルの中に形成
し、このｐ型ウェルをｎ型領域で包含する構成としたた
め、これら請求項２，４によれば、上述した効果に加
え、さらに、少数キャリアの影響を少なくすることがで
きる負電位発生用のチャージポンプ回路が得られる。 さ
らに、請求項５では、請求項１の第１のトランジスタあ
るいは請求項３のトランジスタを接地電位に接続するの
で、請求項１と同様、従来の回路より、駆動能力が向上
し、また、接合耐圧の問題が生じる箇所が無くなり、特
性の良い高効 率な負電位発生用のチャージポンプ回路を
得ることが可能となる。
【図面の簡単な説明】
【図１】この第１の発明の一実施例を示すチャージポン
プ回路の回路図である。
【図２】図１のチャージポンプ回路の動作を示すタイミ
ングチャートである。
【図３】この第２の発明の一実施例を示すチャージポン
プ回路の一部分の縦断面図である。
【図４】この第３の発明の一実施例を示すチャージポン
プ回路の回路図である。
【図５】図４のチャージポンプ回路の動作を示すタイミ
ングチャートである。
【図６】この第４の発明の一実施例を示すチャージポン
プ回路の一部分の縦断面図である。
【図７】従来のチャージポンプ回路の回路図である。
【図８】図７のチャージポンプ回路の動作を示すタイミ
ングチャートである。
【図９】従来の他のチャージポンプ回路の回路図であ
る。
【図１０】図９のチャージポンプ回路の動作を示すタイ
ミングチャートである。
【符号の説明】
９ ｎチャネルＭＯＳトランジスタ １９ ｐｎ接合ダイオード １０，１１，２０，２１ ｐチャネルＭＯＳトランジス
タ １２，１３，２２，２３ キャパシタ Ｎ１０〜Ｎ１４，Ｎ２０〜Ｎ２４ 節点

Claims (5)

    (57)【特許請求の範囲】
  1. 【請求項１】 第１の節点と所定の電源電位との間に接
    続された第１のトランジスタと、第１のキャパシタを介
    して上記第１のトランジスタのゲートに接続された第１
    のクロック入力端と、第２の節点と第１の節点との間に
    接続された第２のトランジスタと、第２のキャパシタを
    介して上記第１の節点に接続された第２のクロック入力
    端とを備えるチャージポンプ回路であって、 上記第１のトランジスタと上記第２のトランジスタとを
    互いに異なる極性のトランジスタで構成したことを特徴
    とするチャージポンプ回路。
  2. 【請求項２】 上記第２のトランジスタがｐ型ウェルの
    中に形成されるとともに、このｐ型ウェルが上記第２の
    節点に接続され、かつ、このｐ型ウェルがｎ型ウェル，
    ｎ型基板等のｎ型領域に包含されるように構成したこと
    を特徴とする請求項第１項記載のチャージポンプ回路。
  3. 【請求項３】 第１の節点と所定の電源電位との間に接
    続されたトランジスタと、第１のキャパシタを介して上
    記トランジスタのゲートに接続された第１のクロック入
    力端と、第２の節点と第１の節点との間に接続された接
    合ダイオードと、第２のキャパシタを介して上記第１の
    節点に接続された第２のクロック入力端とを備えること
    を特徴とするチャージポンプ回路。
  4. 【請求項４】 上記接合ダイオードがｐ型ウェルの中に
    形成されるとともに、このｐ型ウェルが上記第２の節点
    に接続され、かつ、このｐ型ウェルがｎ型ウェル，ｎ型
    基板等のｎ型領域に包含されるように構成したことを特
    徴とする請求項第３項記載のチャージポンプ回路。
  5. 【請求項５】 上記所定の電源電位は、接地電位である
    ことを特徴とする請求項第１項又は請求項第３項記載の
    チャージポンプ回路。
JP4122594A 1992-04-16 1992-04-16 チャージポンプ回路 Expired - Fee Related JP2771729B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP4122594A JP2771729B2 (ja) 1992-04-16 1992-04-16 チャージポンプ回路
US08/045,069 US5394365A (en) 1992-04-16 1993-04-12 Charge pump circuit having an improved charge pumping efficiency
KR1019930006349A KR960002826B1 (ko) 1992-04-16 1993-04-15 챠지펌핑효율이 개선된 챠지펌프회로
DE4312239A DE4312239C2 (de) 1992-04-16 1993-04-15 Ladungspumpenschaltung insb. zur Erzeugung einer negativen Substratvorspannung oder einer positiven heraufgesetzten Speicherbetriebsspannung

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP4122594A JP2771729B2 (ja) 1992-04-16 1992-04-16 チャージポンプ回路

Publications (2)

Publication Number Publication Date
JPH05300727A JPH05300727A (ja) 1993-11-12
JP2771729B2 true JP2771729B2 (ja) 1998-07-02

Family

ID=14839800

Family Applications (1)

Application Number Title Priority Date Filing Date
JP4122594A Expired - Fee Related JP2771729B2 (ja) 1992-04-16 1992-04-16 チャージポンプ回路

Country Status (4)

Country Link
US (1) US5394365A (ja)
JP (1) JP2771729B2 (ja)
KR (1) KR960002826B1 (ja)
DE (1) DE4312239C2 (ja)

Families Citing this family (54)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE69226021T2 (de) * 1992-09-23 1998-10-22 St Microelectronics Srl Treiberschaltung für einen elektronischen Schalter
KR0157334B1 (ko) * 1993-11-17 1998-10-15 김광호 반도체 메모리 장치의 전압 승압회로
JPH07230693A (ja) * 1994-02-16 1995-08-29 Toshiba Corp 半導体記憶装置
TW271011B (ja) * 1994-04-20 1996-02-21 Nippon Steel Corp
US5671179A (en) * 1994-10-19 1997-09-23 Intel Corporation Low power pulse generator for smart voltage flash eeprom
US5483486A (en) * 1994-10-19 1996-01-09 Intel Corporation Charge pump circuit for providing multiple output voltages for flash memory
JP2896342B2 (ja) * 1995-05-04 1999-05-31 インターナショナル・レクチファイヤー・コーポレーション 半波ブリッジ構成における複数のパワートランジスタを駆動し、かつ出力ノードの過度の負の振動を許容する方法及び回路、並びに上記回路を組み込む集積回路
US5659504A (en) * 1995-05-25 1997-08-19 Lucent Technologies Inc. Method and apparatus for hot carrier injection
DE69530773D1 (de) * 1995-10-30 2003-06-18 St Microelectronics Srl Interface-Schaltung zum Steuern von elektronischen Schaltern mit Signalen erhöhter Spannung
US5698877A (en) * 1995-10-31 1997-12-16 Gonzalez; Fernando Charge-pumping to increase electron collection efficiency
JPH09162713A (ja) * 1995-12-11 1997-06-20 Mitsubishi Electric Corp 半導体集積回路
DE69612829T2 (de) * 1996-01-15 2001-09-27 Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno, Catania Von sehr niedriger Speisespannung betriebbare hochwirksame Spannungserhöhungsschaltung
US5661683A (en) * 1996-02-05 1997-08-26 Integrated Silicon Solution Inc. On-chip positive and negative high voltage wordline x-decoding for EPROM/FLASH
US6507235B1 (en) * 1996-06-18 2003-01-14 Micron Technology, Inc. Local substrate pumping in integrated circuits
JP3094913B2 (ja) * 1996-06-19 2000-10-03 日本電気株式会社 半導体回路
US5828095A (en) * 1996-08-08 1998-10-27 Micron Technology, Inc. Charge pump
US6100557A (en) * 1996-10-10 2000-08-08 Macronix International Co., Ltd. Triple well charge pump
EP0931379B1 (en) * 1996-10-10 2008-08-06 Macronix International Co., Ltd. Triple well charge pump
FR2759507B1 (fr) * 1997-02-12 1999-03-26 Sgs Thomson Microelectronics Pompe de charge dans une technologie a double caisson
JP3732914B2 (ja) * 1997-02-28 2006-01-11 株式会社ルネサステクノロジ 半導体装置
US5933047A (en) * 1997-04-30 1999-08-03 Mosaid Technologies Incorporated High voltage generating circuit for volatile semiconductor memories
US6188265B1 (en) * 1997-12-12 2001-02-13 Scenix Semiconduction, Inc. High-voltage NMOS switch
FR2773012B1 (fr) * 1997-12-24 2001-02-02 Sgs Thomson Microelectronics Dispositif a pompe de charges negatives
US6163131A (en) * 1998-04-02 2000-12-19 The Procter & Gamble Company Battery having a built-in controller
US6198250B1 (en) 1998-04-02 2001-03-06 The Procter & Gamble Company Primary battery having a built-in controller to extend battery run time
US6074775A (en) * 1998-04-02 2000-06-13 The Procter & Gamble Company Battery having a built-in controller
US6118248A (en) * 1998-04-02 2000-09-12 The Procter & Gamble Company Battery having a built-in controller to extend battery service run time
US6835491B2 (en) 1998-04-02 2004-12-28 The Board Of Trustees Of The University Of Illinois Battery having a built-in controller
US6573548B2 (en) 1998-08-14 2003-06-03 Monolithic System Technology, Inc. DRAM cell having a capacitor structure fabricated partially in a cavity and method for operating same
US6075720A (en) * 1998-08-14 2000-06-13 Monolithic System Tech Inc Memory cell for DRAM embedded in logic
US6509595B1 (en) 1999-06-14 2003-01-21 Monolithic System Technology, Inc. DRAM cell fabricated using a modified logic process and method for operating same
US6468855B2 (en) 1998-08-14 2002-10-22 Monolithic System Technology, Inc. Reduced topography DRAM cell fabricated using a modified logic process and method for operating same
US6069825A (en) * 1998-09-16 2000-05-30 Turbo Ic, Inc. Charge pump for word lines in programmable semiconductor memory array
US6011722A (en) * 1998-10-13 2000-01-04 Lucent Technologies Inc. Method for erasing and programming memory devices
US6026003A (en) * 1998-12-18 2000-02-15 Motorola, Inc. Charge pump circuit and method for generating a bias voltage
JP4115044B2 (ja) * 1999-06-23 2008-07-09 株式会社ルネサステクノロジ 電圧発生回路およびそれを備える半導体記憶装置
US6457108B1 (en) 1999-10-07 2002-09-24 Monolithic System Technology, Inc. Method of operating a system-on-a-chip including entering a standby state in a non-volatile memory while operating the system-on-a-chip from a volatile memory
US6841821B2 (en) * 1999-10-07 2005-01-11 Monolithic System Technology, Inc. Non-volatile memory cell fabricated with slight modification to a conventional logic process and methods of operating same
US6329240B1 (en) 1999-10-07 2001-12-11 Monolithic System Technology, Inc. Non-volatile memory cell and methods of fabricating and operating same
US6380800B1 (en) 1999-12-30 2002-04-30 Micron Technology, Inc. Pump area reduction through the use of passive RC-filters or active filters
TWI238375B (en) 2000-05-31 2005-08-21 Toshiba Corp Pumping circuit and flat panel display device
US6888399B2 (en) 2002-02-08 2005-05-03 Rohm Co., Ltd. Semiconductor device equipped with a voltage step-up circuit
US6566847B1 (en) 2002-07-29 2003-05-20 Taiwan Semiconductor Manufacturing Company Low power charge pump regulating circuit
US7382177B2 (en) * 2004-10-25 2008-06-03 Micron Technology, Inc. Voltage charge pump and method of operating the same
US7323379B2 (en) * 2005-02-03 2008-01-29 Mosys, Inc. Fabrication process for increased capacitance in an embedded DRAM memory
KR100723488B1 (ko) * 2005-06-16 2007-05-31 삼성전자주식회사 플래쉬 메모리 장치의 프로그램 동작을 위한 고전압 발생회로 및 고전압 발생 방법
US7259612B2 (en) * 2005-06-28 2007-08-21 Atmel Corporation Efficient charge pump for a wide range of supply voltages
US20070170489A1 (en) * 2006-01-26 2007-07-26 Fang Gang-Feng Method to increase charge retention of non-volatile memory manufactured in a single-gate logic process
US7382658B2 (en) * 2006-01-26 2008-06-03 Mosys, Inc. Non-volatile memory embedded in a conventional logic process and methods for operating same
KR100865852B1 (ko) * 2007-08-08 2008-10-29 주식회사 하이닉스반도체 레귤레이터 및 고전압 발생기
US8445947B2 (en) * 2008-07-04 2013-05-21 Stmicroelectronics (Rousset) Sas Electronic circuit having a diode-connected MOS transistor with an improved efficiency
KR101504587B1 (ko) * 2008-08-12 2015-03-23 삼성전자주식회사 음 전원전압 발생회로 및 이를 포함하는 반도체 집적회로
JP2011205797A (ja) * 2010-03-25 2011-10-13 Toshiba Corp 昇圧回路
US9379103B2 (en) * 2012-10-17 2016-06-28 Semtech Corporation Semiconductor device and method of preventing latch-up in a charge pump circuit

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62196861A (ja) * 1986-02-24 1987-08-31 Mitsubishi Electric Corp 内部電位発生回路
FR2656455B1 (fr) * 1989-12-21 1992-03-13 Bull Sa Circuit de precharge d'un bus de memoire.
JP2736483B2 (ja) * 1992-03-03 1998-04-02 三菱電機株式会社 電圧発生装置

Also Published As

Publication number Publication date
KR930022373A (ko) 1993-11-24
JPH05300727A (ja) 1993-11-12
KR960002826B1 (ko) 1996-02-26
DE4312239C2 (de) 1996-12-05
US5394365A (en) 1995-02-28
DE4312239A1 (de) 1993-10-21

Similar Documents

Publication Publication Date Title
JP2771729B2 (ja) チャージポンプ回路
US6353356B1 (en) High voltage charge pump circuits
US7990667B2 (en) Semiconductor device including esd protection field effect transistor with adjustable back gate potential
US4670668A (en) Substrate bias generator with power supply control means to sequence application of bias and power to prevent CMOS SCR latch-up
US4920280A (en) Back bias generator
JPH0412649B2 (ja)
JP2805991B2 (ja) 基板バイアス発生回路
EP0944094A3 (en) Flash memory with improved erasability and its circuitry
JPS61217815A (ja) 低電力、低出力インピーダンスオンチツプ電圧基準発生器
JPH07326957A (ja) Ｃｍｏｓ回路
US6762640B2 (en) Bias voltage generating circuit and semiconductor integrated circuit device
KR920015365A (ko) 입출력 버퍼회로
US5386151A (en) Low voltage charge pumps using p-well driven MOS capacitors
JPH0344423B2 (ja)
JPH06325569A (ja) 半導体集積回路の中間電圧発生回路
JPS63308794A (ja) 基板バイアス回路
KR880012006A (ko) Rc 시정수를 이용한 가변 클럭 지연회로
KR940006072Y1 (ko) 백바이어스전압발생회로
JPH0219979B2 (ja)
US5313111A (en) Substrate slew circuit providing reduced electron injection
JPH0575205B2 (ja)
JP2979716B2 (ja) Ｃｍｏｓ集積回路
JP2990160B1 (ja) 電圧発生回路
JPS62233064A (ja) Ｃｍｏｓ電圧変換回路
JPS6012787B2 (ja) 集積回路装置

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees