JP2805991B2 - 基板バイアス発生回路 - Google Patents
基板バイアス発生回路Info
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- G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
- G11C5/146—Substrate bias generators
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はメモリ等の半導体集積回路装置に内蔵される
基板バイアス発生回路に関し、特にそのポンピング動作
の効率を高めたものである。
基板バイアス発生回路に関し、特にそのポンピング動作
の効率を高めたものである。
〔発明の概要〕 本発明は、基板電位検出回路とオシレータ回路とポン
ピング回路を少なくとも備えた基板バイアス発生回路に
おいて、前記ポンピング回路はＮウェルに形成された整
流用のｐチャンネルMOSトランジスタを有し、前記Ｎウ
ェルは前記整流用のｐチャンネルMOSトランジスタの作
動時に負電位に保持されることにより、高効率のポンピ
ング動作を実現するものである。
ピング回路を少なくとも備えた基板バイアス発生回路に
おいて、前記ポンピング回路はＮウェルに形成された整
流用のｐチャンネルMOSトランジスタを有し、前記Ｎウ
ェルは前記整流用のｐチャンネルMOSトランジスタの作
動時に負電位に保持されることにより、高効率のポンピ
ング動作を実現するものである。
メモリ等の半導体集積回路装置では、メモリセルに記
憶されるデータを有効に保持するために、通常−２〜−
3.5V程度の基板電圧VBBが半導体基板に供給される。こ
の基板電圧VBBは、接地電圧（0V）よりも低い値に設定
され、容量を用いたポンピング動作により、所要の基板
電圧VBBが基板に供給される（例えば、特開平１−15439
5号公報参照。）。
憶されるデータを有効に保持するために、通常−２〜−
3.5V程度の基板電圧VBBが半導体基板に供給される。こ
の基板電圧VBBは、接地電圧（0V）よりも低い値に設定
され、容量を用いたポンピング動作により、所要の基板
電圧VBBが基板に供給される（例えば、特開平１−15439
5号公報参照。）。
第５図はその従来の基板バイアス発生回路の一例であ
る。pMOSトランジスタからなる容量101,102を交互にチ
ャージポンピング動作させるように、インバーター107,
108を介して互いに逆相のクロック信号が図示しないオ
シレータ回路から供給される。これら容量101,102の各
端子P0,Q0には、整流用のpMOSトランジスタ103,104がそ
れぞれ接続されており、更にこれらpMOSトランジスタ10
3,104は基板電圧VBBを与えるノード109を互いの接続点
としている。また、上記各端子P0,Q0には、接地線（０
≒GNDレベル）への放電用のpMOSトランジスタ105,106が
それぞれ接続されている。
る。pMOSトランジスタからなる容量101,102を交互にチ
ャージポンピング動作させるように、インバーター107,
108を介して互いに逆相のクロック信号が図示しないオ
シレータ回路から供給される。これら容量101,102の各
端子P0,Q0には、整流用のpMOSトランジスタ103,104がそ
れぞれ接続されており、更にこれらpMOSトランジスタ10
3,104は基板電圧VBBを与えるノード109を互いの接続点
としている。また、上記各端子P0,Q0には、接地線（０
≒GNDレベル）への放電用のpMOSトランジスタ105,106が
それぞれ接続されている。
この回路の動作を簡単に説明すると、初めに、容量10
1の端子R0のレベルが“H"レベル（高レベル≒5V）とさ
れ、且つpMOSトランジスタ105を介した放電により容量1
01の端子P0がGNDレベルとされた状態で、インバーター1
07により端子R0のレベルが“H"レベルから“L"レベル
（低レベル≒0V）に遷移したものとする。すると、容量
101の端子P0のレベルはほぼ0Vから一旦−5V近くまで下
がるが、そのレベルがpMOSトランジスタ103の閾値電圧V
thを越えたところで、pMOSトランジスタ103が導通状態
に転ずる。そしてこれと同時にpMOSトランジスタ105
は、ゲート電圧が端子Q0の電位となるために遮断状態と
なり、結局、端子P0のレベルは、ノード109からの電流
によって上昇して、基板電圧VBB＋閾値電圧Vthの付近の
値となる。次に、端子R0が“H"レベル遷移すると、それ
に追従して、端子P0もそのレベルが持ち上げられる。す
ると、pMOSトランジスタ103が遮断状態となると共に、p
MOSトランジスタ105が導通状態になり、その結果、再び
端子P0が接地レベル近くにリセットされる。このような
チャージポンピング動作は、同時に容量102,pMOSトラン
ジスタ104,106についても行われ、基板の電荷はノード1
09からpMOSトランジスタ105,106を交互に介して掃き出
され、その結果、基板電圧BBが所定の値にされる。
1の端子R0のレベルが“H"レベル（高レベル≒5V）とさ
れ、且つpMOSトランジスタ105を介した放電により容量1
01の端子P0がGNDレベルとされた状態で、インバーター1
07により端子R0のレベルが“H"レベルから“L"レベル
（低レベル≒0V）に遷移したものとする。すると、容量
101の端子P0のレベルはほぼ0Vから一旦−5V近くまで下
がるが、そのレベルがpMOSトランジスタ103の閾値電圧V
thを越えたところで、pMOSトランジスタ103が導通状態
に転ずる。そしてこれと同時にpMOSトランジスタ105
は、ゲート電圧が端子Q0の電位となるために遮断状態と
なり、結局、端子P0のレベルは、ノード109からの電流
によって上昇して、基板電圧VBB＋閾値電圧Vthの付近の
値となる。次に、端子R0が“H"レベル遷移すると、それ
に追従して、端子P0もそのレベルが持ち上げられる。す
ると、pMOSトランジスタ103が遮断状態となると共に、p
MOSトランジスタ105が導通状態になり、その結果、再び
端子P0が接地レベル近くにリセットされる。このような
チャージポンピング動作は、同時に容量102,pMOSトラン
ジスタ104,106についても行われ、基板の電荷はノード1
09からpMOSトランジスタ105,106を交互に介して掃き出
され、その結果、基板電圧BBが所定の値にされる。
ところが、このような第５図に示す従来例では、その
ポンピング効率が高くならないと言う問題を生ずる。
ポンピング効率が高くならないと言う問題を生ずる。
すなわち、pMOSトランジスタ103はｐ型の半導体基板
上のｎウェル内に形成されるが、そのｎウェルは、第５
図に示すように、端子R0に接続されており、電源電圧Vc
cと接地電圧GNDの各レベルが交互に供給される。ところ
が、pMOSトランジスタ103に注目してみると、そのノー
ド109の電位はほぼ定常的に−２〜−3V程度の値となる
ために、当該トランジスタの導通時ではｎウェルは逆に
２〜3V程度ソース電位より高くなってしまう。その結
果、pMOSトランジスタ103の閾値電圧Vthが高くなる。第
６図は、第５図の回路の波形図であり、端子R0が低レベ
ルの時には、端子P0の電圧は基板電圧VBBより閾値電圧V
th0分だけ低いレベルに落ち着くが、閾値電圧Vth0が大
きければ大きいほど、早めにpMOSトランジスタ103を通
過する電荷量は少なくなり、ノード109の電荷を掃き出
す効率は低下してしまうことになる。
上のｎウェル内に形成されるが、そのｎウェルは、第５
図に示すように、端子R0に接続されており、電源電圧Vc
cと接地電圧GNDの各レベルが交互に供給される。ところ
が、pMOSトランジスタ103に注目してみると、そのノー
ド109の電位はほぼ定常的に−２〜−3V程度の値となる
ために、当該トランジスタの導通時ではｎウェルは逆に
２〜3V程度ソース電位より高くなってしまう。その結
果、pMOSトランジスタ103の閾値電圧Vthが高くなる。第
６図は、第５図の回路の波形図であり、端子R0が低レベ
ルの時には、端子P0の電圧は基板電圧VBBより閾値電圧V
th0分だけ低いレベルに落ち着くが、閾値電圧Vth0が大
きければ大きいほど、早めにpMOSトランジスタ103を通
過する電荷量は少なくなり、ノード109の電荷を掃き出
す効率は低下してしまうことになる。
そこで、本発明は、上述の技術的な課題に鑑み、高効
率のポンピング動作を実現するような基板バイアス発生
回路の提供を目的とする。
率のポンピング動作を実現するような基板バイアス発生
回路の提供を目的とする。
上述の目的を達成するために、本発明の基板バイアス
発生回路は、基板電位検出回路とオシレータ回路とポン
ピング回路を少なくとも備えた基板バイアス発生回路に
おいて、前記ポンピング回路はｎウェルに形成された整
流用のｐチャンネルMOSトランジスタを有し、前記ｎウ
ェルは前記整流用のｐチャンネルMOSトランジスタ作動
時に負電位に保持されることを特徴とする。
発生回路は、基板電位検出回路とオシレータ回路とポン
ピング回路を少なくとも備えた基板バイアス発生回路に
おいて、前記ポンピング回路はｎウェルに形成された整
流用のｐチャンネルMOSトランジスタを有し、前記ｎウ
ェルは前記整流用のｐチャンネルMOSトランジスタ作動
時に負電位に保持されることを特徴とする。
ここで、このようなｎウェルの負電位の保持は、ｎウ
ェルにおけるチャージポンピング動作により行うことが
でき、特にｎウェルとｐチャンネルMOSトランジスタの
ソース・ドレインとの間の寄生容量を利用することがで
きる。
ェルにおけるチャージポンピング動作により行うことが
でき、特にｎウェルとｐチャンネルMOSトランジスタの
ソース・ドレインとの間の寄生容量を利用することがで
きる。
ｎウェルを整流用のｐチャンネルMOSトランジスタの
作動時に負電位に保持することで、当該ｐチャンネルMO
Sトランジスタの閾値電圧Vthが大きくなることが抑えら
れる。その結果、基板電圧からの電位差が小さくとも、
整流用のｐチャンネルMOSトランジスタは導通状態を続
けることができ、そのポンピング効率が向上する。
作動時に負電位に保持することで、当該ｐチャンネルMO
Sトランジスタの閾値電圧Vthが大きくなることが抑えら
れる。その結果、基板電圧からの電位差が小さくとも、
整流用のｐチャンネルMOSトランジスタは導通状態を続
けることができ、そのポンピング効率が向上する。
本発明の好適な実施例を図面を参照しながら説明す
る。
る。
本実施例は、ダイナミックRAMに用いられる基板バイ
アス発生回路の例であり、概ね第２図に示す基本構成を
有している。
アス発生回路の例であり、概ね第２図に示す基本構成を
有している。
すなわち、第２図に示すように、本実施例は基板バイ
アス発生回路は、基板電圧VBBをチャージポンピング動
作によって供給するためのポンピング回路１と、基板電
圧VBBが所定の電圧であるか否かを検出するための基板
電位検出回路２と、その検出結果の信号を遅延させる遅
延回路３と、その遅延回路３からの信号によって発振動
作を開始するオシレータ回路４とから構成されている。
この基板バイアス発生回路では、所定の電圧以上に基板
電圧VBBが上昇している場合、基板電位検出回路２がそ
の検出結果に応じた信号を出力する。その信号は、多段
のインバーターからなる遅延回路３を介してオシレータ
回路４に供給され、そのオシレータ回路４では所定の周
波数の矩形波を発生させる。この矩形波は増幅されて次
のような構成からなるポンピング回路１に供給される。
そして、ポンピング回路１の作動によって、所定の電圧
の基板電圧VBBが供給され、さらに基板電圧VBBが所定の
電圧以下になった時では、基板電位検出回路２がそれを
検出し、その基板電位検出回路２からの信号によりオシ
レータ回路４での発振動作が停止する。
アス発生回路は、基板電圧VBBをチャージポンピング動
作によって供給するためのポンピング回路１と、基板電
圧VBBが所定の電圧であるか否かを検出するための基板
電位検出回路２と、その検出結果の信号を遅延させる遅
延回路３と、その遅延回路３からの信号によって発振動
作を開始するオシレータ回路４とから構成されている。
この基板バイアス発生回路では、所定の電圧以上に基板
電圧VBBが上昇している場合、基板電位検出回路２がそ
の検出結果に応じた信号を出力する。その信号は、多段
のインバーターからなる遅延回路３を介してオシレータ
回路４に供給され、そのオシレータ回路４では所定の周
波数の矩形波を発生させる。この矩形波は増幅されて次
のような構成からなるポンピング回路１に供給される。
そして、ポンピング回路１の作動によって、所定の電圧
の基板電圧VBBが供給され、さらに基板電圧VBBが所定の
電圧以下になった時では、基板電位検出回路２がそれを
検出し、その基板電位検出回路２からの信号によりオシ
レータ回路４での発振動作が停止する。
次に、本実施例の要部であるポンピング回路１の具体
的な回路について、第１図を参照しながら説明する。
的な回路について、第１図を参照しながら説明する。
第１図に示すように、ポンピング回路１は、２つのpM
OSトランジスタからなる容量11,12を有している。これ
ら容量11,12は、ソース，ドレイン，チャンネル領域が
共通に接続されたノードR1,S1が一端側とされ、ゲート
側のノードP1,Q1が他端側とされる。容量11,12のノード
R1,S1には、それぞれオシレータ回路４で発振した矩形
波の信号が増幅用のインバーターを介して供給される。
容量11のノードR1には、pMOSトランジスタ17とnMOSトラ
ンジスタ18からなるインバーターと、pMOSトランジスタ
19とnMOSトランジスタ20からなるインバーターの２段の
インバーターを介して信号が供給される。容量12のノー
ドS1には、pMOSトランジスタ21とnMOSトランジスタ22か
らなる一段のインバーターを介して信号が供給される。
このようにインバーターの段数が１段異なるため、２つ
の容量11,12の各ノードR1,S1には、互いに逆相の矩形波
からなる信号が供給されることになる。
OSトランジスタからなる容量11,12を有している。これ
ら容量11,12は、ソース，ドレイン，チャンネル領域が
共通に接続されたノードR1,S1が一端側とされ、ゲート
側のノードP1,Q1が他端側とされる。容量11,12のノード
R1,S1には、それぞれオシレータ回路４で発振した矩形
波の信号が増幅用のインバーターを介して供給される。
容量11のノードR1には、pMOSトランジスタ17とnMOSトラ
ンジスタ18からなるインバーターと、pMOSトランジスタ
19とnMOSトランジスタ20からなるインバーターの２段の
インバーターを介して信号が供給される。容量12のノー
ドS1には、pMOSトランジスタ21とnMOSトランジスタ22か
らなる一段のインバーターを介して信号が供給される。
このようにインバーターの段数が１段異なるため、２つ
の容量11,12の各ノードR1,S1には、互いに逆相の矩形波
からなる信号が供給されることになる。
容量11,12の他端側のノードP1,Q1と、基板電圧VBBを
供給するためのノード27との間には、整流用のpMOSトラ
ンジスタ13,14が配設される。pMOSトランジスタ13の一
方のソース・ドレインは容量11のノードP1に接続され、
pMOSトランジスタ13の他方のソース・ドレインはノード
27に接続される。pMOSトランジスタ14の一方のソース・
ドレインは容量12のノードQ1に接続され、pMOSトランジ
スタ14の他方のソース・ドレインはノード27に接続され
る。pMOSトランジスタ13のゲートは、ノードP1に接続さ
れると共にpMOSトランジスタ16のゲートに接続される。
また、pMOSトランジスタ14のゲートは、ノードQ1に接続
されると共にpMOSトランジスタ15のゲートに接続され
る。このようにpMOSトランジスタ13,14の各ゲートがそ
れぞれそのドレインと接続されるため、整流素子として
機能する。また、特にこれらpMOSトランジスタ13,14
は、共に後述するようにｎウェル内に形成される。そし
て、ｎウェルによる寄生容量により、当該ｎウェルを負
電圧に保持できることになる。
供給するためのノード27との間には、整流用のpMOSトラ
ンジスタ13,14が配設される。pMOSトランジスタ13の一
方のソース・ドレインは容量11のノードP1に接続され、
pMOSトランジスタ13の他方のソース・ドレインはノード
27に接続される。pMOSトランジスタ14の一方のソース・
ドレインは容量12のノードQ1に接続され、pMOSトランジ
スタ14の他方のソース・ドレインはノード27に接続され
る。pMOSトランジスタ13のゲートは、ノードP1に接続さ
れると共にpMOSトランジスタ16のゲートに接続される。
また、pMOSトランジスタ14のゲートは、ノードQ1に接続
されると共にpMOSトランジスタ15のゲートに接続され
る。このようにpMOSトランジスタ13,14の各ゲートがそ
れぞれそのドレインと接続されるため、整流素子として
機能する。また、特にこれらpMOSトランジスタ13,14
は、共に後述するようにｎウェル内に形成される。そし
て、ｎウェルによる寄生容量により、当該ｎウェルを負
電圧に保持できることになる。
ノードP1にはpMOSトランジスタ15のソース・ドレイン
の一方が接続され、このpMOSトランジスタ15のゲートは
ノードQ1に接続される。ノードQ1にはpMOSトランジスタ
16のソース・ドレインの一方が接続され、このpMOSトラ
ンジスタ16のゲートはノードP1に接続される。これらpM
OSトランジスタ15,16のソース・ドレインの他方はそれ
ぞれ接地電圧GNDが供給される。また、pMOSトランジス
タ15,16のウェルには、それぞれノードR1,S1の電圧が供
給される。これらpMOSトランジスタ15,16は、それぞれ
ノードP1,Q1の電荷を接地電圧GNDを供給する接地線に放
電して、該ノードP1,Q1を接地電圧GNDにクランプする機
能を有する。
の一方が接続され、このpMOSトランジスタ15のゲートは
ノードQ1に接続される。ノードQ1にはpMOSトランジスタ
16のソース・ドレインの一方が接続され、このpMOSトラ
ンジスタ16のゲートはノードP1に接続される。これらpM
OSトランジスタ15,16のソース・ドレインの他方はそれ
ぞれ接地電圧GNDが供給される。また、pMOSトランジス
タ15,16のウェルには、それぞれノードR1,S1の電圧が供
給される。これらpMOSトランジスタ15,16は、それぞれ
ノードP1,Q1の電荷を接地電圧GNDを供給する接地線に放
電して、該ノードP1,Q1を接地電圧GNDにクランプする機
能を有する。
次に、本実施例のポンピング回路では、pMOSトランジ
スタ13,14のｎウェルX1,Y1にpMOSトランジスタ23〜26が
接続され、これらpMOSトランジスタ23〜26によってｎウ
ェルX1,Y1は負電圧に保持される。まず、各pMOSトラン
ジスタ23〜26の一方のソース・ドレインには、共通に接
地電圧GNDが与えられる。そして、pMOSトランジスタ13
のｎウェルX1には、pMOSトランジスタ23の他方のソース
・ドレイン、pMOSトランジスタ24のゲート並びにpMOSト
ランジスタ25のゲート及びその他方のソース・ドレイン
が接続され、pMOSトランジスタ14のｎウェルY1には、pM
OSトランジスタ24の他方のソース・ドレイン、pMOSトラ
ンジスタ23のゲート並びにpMOSトランジスタ26のゲート
及びその他方のソース・ドレインが接続される。また、
pMOSトランジスタ23のチャンネルが形成されるウェル
は、ノードR1の電圧が供給され、pMOSトランジスタ24の
チャンネルが形成されるウェルは、ノードS1の電圧が供
給される。
スタ13,14のｎウェルX1,Y1にpMOSトランジスタ23〜26が
接続され、これらpMOSトランジスタ23〜26によってｎウ
ェルX1,Y1は負電圧に保持される。まず、各pMOSトラン
ジスタ23〜26の一方のソース・ドレインには、共通に接
地電圧GNDが与えられる。そして、pMOSトランジスタ13
のｎウェルX1には、pMOSトランジスタ23の他方のソース
・ドレイン、pMOSトランジスタ24のゲート並びにpMOSト
ランジスタ25のゲート及びその他方のソース・ドレイン
が接続され、pMOSトランジスタ14のｎウェルY1には、pM
OSトランジスタ24の他方のソース・ドレイン、pMOSトラ
ンジスタ23のゲート並びにpMOSトランジスタ26のゲート
及びその他方のソース・ドレインが接続される。また、
pMOSトランジスタ23のチャンネルが形成されるウェル
は、ノードR1の電圧が供給され、pMOSトランジスタ24の
チャンネルが形成されるウェルは、ノードS1の電圧が供
給される。
このような接続関係を有する本実施例の回路では、ｎ
ウェルX1,Y1がその寄生容量CSを利用してそれぞれ負電
圧に保持されるために、効率の良いポンピング動作が実
現される。
ウェルX1,Y1がその寄生容量CSを利用してそれぞれ負電
圧に保持されるために、効率の良いポンピング動作が実
現される。
まず、第３図を参照して、その寄生容量CSについて説
明すると、ｐ型の半導体基板31上にｎウェル32が形成さ
れており、そのｎウェル32にｐ型の不純物拡散領域33,3
4が離間して形成される。これらｐ型の不純物拡散領域3
3,34の間の領域上には、図示しないゲート絶縁膜を介し
てゲート電極35が形成される。これら不純物拡散領域3
3,34やゲート電極35が、第１図の回路におけるpMOSトラ
ンジスタ13,14を構成する場合、ｎウェル32が第１図の
ｎウェルX1,Y1となる。そして、このｎウェル32とｐ型
の不純物拡散領域33,34の間の接合には、寄生容量が形
成される。特に、不純物拡散領域33が第１図のノード
P1,Q1に接続される場合では、ｎウェル32との間の寄生
容量Csによる容量結合によって、ｎウェル32はノード
P1,Q1の電位変化の影響を受け、具体的には、寄生容量C
sによるカップリングによってオシレータからの信号に
駆動されるように挙動する。
明すると、ｐ型の半導体基板31上にｎウェル32が形成さ
れており、そのｎウェル32にｐ型の不純物拡散領域33,3
4が離間して形成される。これらｐ型の不純物拡散領域3
3,34の間の領域上には、図示しないゲート絶縁膜を介し
てゲート電極35が形成される。これら不純物拡散領域3
3,34やゲート電極35が、第１図の回路におけるpMOSトラ
ンジスタ13,14を構成する場合、ｎウェル32が第１図の
ｎウェルX1,Y1となる。そして、このｎウェル32とｐ型
の不純物拡散領域33,34の間の接合には、寄生容量が形
成される。特に、不純物拡散領域33が第１図のノード
P1,Q1に接続される場合では、ｎウェル32との間の寄生
容量Csによる容量結合によって、ｎウェル32はノード
P1,Q1の電位変化の影響を受け、具体的には、寄生容量C
sによるカップリングによってオシレータからの信号に
駆動されるように挙動する。
次に第４図を参照しながら、第１図のポンピング回路
の動作、特にpMOSトランジスタ23〜26によるｎウェル
X1,Y1の負電圧の保持動作について説明する。
の動作、特にpMOSトランジスタ23〜26によるｎウェル
X1,Y1の負電圧の保持動作について説明する。
まず、時刻t0での状態について説明すると、ノードR1
が“H"レベル（Vccレベル≒5V）とされ、容量11のノー
ドP1は、pMOSトランジスタ15が導通状態とされるため
に、ほぼ接地電圧GNDとされる。なお、この時、反対側
のノードS1は“L"レベル（GNDレベル≒0V）とされ、同
時にノードQ1はGNDレベルよりもさらに低いレベル（例
えば−VVBB−Vth1;Vth1はpMOSトランジスタ13,14の閾値
電圧）とされている。また、この時、ｎウェルX1のレベ
ルもGNDレベルに近いレベルとされている。
が“H"レベル（Vccレベル≒5V）とされ、容量11のノー
ドP1は、pMOSトランジスタ15が導通状態とされるため
に、ほぼ接地電圧GNDとされる。なお、この時、反対側
のノードS1は“L"レベル（GNDレベル≒0V）とされ、同
時にノードQ1はGNDレベルよりもさらに低いレベル（例
えば−VVBB−Vth1;Vth1はpMOSトランジスタ13,14の閾値
電圧）とされている。また、この時、ｎウェルX1のレベ
ルもGNDレベルに近いレベルとされている。
次に、時刻t1で、オシレータ回路４からの信号によっ
て、ノードR1のレベルが“H"レベルから“L"レベル（GN
Dレベル≒0V）に遷移する。すると、pMOSトランジスタ
による容量11の容量結合によって、ノードP1のレベルが
接地電圧GNDのレベルから下がり、時刻t2では例えば−5
Vに近いレベルまで下がることになる。
て、ノードR1のレベルが“H"レベルから“L"レベル（GN
Dレベル≒0V）に遷移する。すると、pMOSトランジスタ
による容量11の容量結合によって、ノードP1のレベルが
接地電圧GNDのレベルから下がり、時刻t2では例えば−5
Vに近いレベルまで下がることになる。
ここで、ｎウェルX1のレベルについて説明すると、ｎ
ウェルX1は、ノードP1との間の寄生容量Csを用いた容量
結合によって、ノードP1の電位降下に追従する。従っ
て、ｎウェルX1はGNDレベルに近いレベルから、第４図
中、破線で示すように負電圧のレベルに遷移する。この
ようにｎウェルX1が負電圧のレベルに遷移した状態で
は、pMOSトランジスタ24が導通状態になり、反対側のｎ
ウェルY1のレベルは、pMOSトランジスタ14の寄生容量Cs
の影響を受けて持ち上げられながらも、接地電圧GNDへ
とクランプされる。また、pMOSトランジスタ23は、その
ゲート電圧が閾値電圧Vthを越えないため、遮断状態に
あり、この段階で当該pMOSトランジスタ23を介してｎウ
ェルX1に接地電圧GNDが供給されることはない。従っ
て、ｎウェルX1が負電圧のレベルに保持されたままとな
る。pMOSトランジスタ25は、ダイオードとして機能する
が、このpMOSトランジスタ25が導通状態となるのは、ｎ
ウェルX1のレベルがpMOSトランジスタ25の閾値電圧Vth
を越えた時である。すなわち、このpMOSトランジスタ25
は、ｎウェルX1のレベルが下がり過ぎるのを防止し、ｎ
ウェルX1のレベルが下がり過ぎたために生ずるｐ型の半
導体基板からｎウェルX1への順方向電流の発生を防止す
る。なお、順方向電流はDRAMのデータ破壊を招く。そし
て、このようにｎウェルX1が基板に対して順方向電流を
発生させない範囲で負電圧のレベルに保持されること
で、次に説明するようにpMOSトランジスタ13の閾値電圧
Vth1が小さくなる。
ウェルX1は、ノードP1との間の寄生容量Csを用いた容量
結合によって、ノードP1の電位降下に追従する。従っ
て、ｎウェルX1はGNDレベルに近いレベルから、第４図
中、破線で示すように負電圧のレベルに遷移する。この
ようにｎウェルX1が負電圧のレベルに遷移した状態で
は、pMOSトランジスタ24が導通状態になり、反対側のｎ
ウェルY1のレベルは、pMOSトランジスタ14の寄生容量Cs
の影響を受けて持ち上げられながらも、接地電圧GNDへ
とクランプされる。また、pMOSトランジスタ23は、その
ゲート電圧が閾値電圧Vthを越えないため、遮断状態に
あり、この段階で当該pMOSトランジスタ23を介してｎウ
ェルX1に接地電圧GNDが供給されることはない。従っ
て、ｎウェルX1が負電圧のレベルに保持されたままとな
る。pMOSトランジスタ25は、ダイオードとして機能する
が、このpMOSトランジスタ25が導通状態となるのは、ｎ
ウェルX1のレベルがpMOSトランジスタ25の閾値電圧Vth
を越えた時である。すなわち、このpMOSトランジスタ25
は、ｎウェルX1のレベルが下がり過ぎるのを防止し、ｎ
ウェルX1のレベルが下がり過ぎたために生ずるｐ型の半
導体基板からｎウェルX1への順方向電流の発生を防止す
る。なお、順方向電流はDRAMのデータ破壊を招く。そし
て、このようにｎウェルX1が基板に対して順方向電流を
発生させない範囲で負電圧のレベルに保持されること
で、次に説明するようにpMOSトランジスタ13の閾値電圧
Vth1が小さくなる。
時刻t2でのpMOSトランジスタ13の状態について説明す
ると、ノードP1が−5Vに近いレベルまで下げられること
で、そのゲートにもノードP1の電位が与えられることか
らpMOSトランジスタ13が導通状態となり、ノード27から
ノードP1に向かって電流が流れる。これは基板電圧VBB
を下げるような回路動作である。ノードP1に向かって電
流が流れこむことで、当該ノードP1のレベルは高くな
る。そして、ノードP1のレベルが、ソース電圧である基
板電圧VBBからpMOSトランジスタ13の閾値電圧Vth1を差
し引いた値よりも高くなった場合では、pMOSトランジス
タ13が導通状態から遮断状態に転ずることになる。ここ
で、この場合におけるpMOSトランジスタ13の閾値電圧Vt
h1は、既に説明したようにｎウェルX1のレベルが負電圧
に保持されているために、小さいものとされる。すなわ
ち、ｎウェルX1のレベルが基板電圧VBBに対しても電位
差が小さいため、閾値電圧が大きくならずに済むことに
なる。従って、閾値電圧Vth1が小さい分だけpMOSトラン
ジスタ13は、同じノードP1のレベルに対して大きな電流
を流すことができ、且つより多くの電荷をノード27から
運び出すことができる。なお、時刻t2の段階で、pMOSト
ランジスタ14はゲートであるノードQ1が正電圧に持ち上
げられるため、pMOSトランジスタ14が導通状態になるこ
とはなく、pMOSトランジスタ16では逆に導通状態になる
ことから、そのpMOSトランジスタ16を介してノードQ1か
らの電流が接地電圧GNDに向かって流れることになる。
ると、ノードP1が−5Vに近いレベルまで下げられること
で、そのゲートにもノードP1の電位が与えられることか
らpMOSトランジスタ13が導通状態となり、ノード27から
ノードP1に向かって電流が流れる。これは基板電圧VBB
を下げるような回路動作である。ノードP1に向かって電
流が流れこむことで、当該ノードP1のレベルは高くな
る。そして、ノードP1のレベルが、ソース電圧である基
板電圧VBBからpMOSトランジスタ13の閾値電圧Vth1を差
し引いた値よりも高くなった場合では、pMOSトランジス
タ13が導通状態から遮断状態に転ずることになる。ここ
で、この場合におけるpMOSトランジスタ13の閾値電圧Vt
h1は、既に説明したようにｎウェルX1のレベルが負電圧
に保持されているために、小さいものとされる。すなわ
ち、ｎウェルX1のレベルが基板電圧VBBに対しても電位
差が小さいため、閾値電圧が大きくならずに済むことに
なる。従って、閾値電圧Vth1が小さい分だけpMOSトラン
ジスタ13は、同じノードP1のレベルに対して大きな電流
を流すことができ、且つより多くの電荷をノード27から
運び出すことができる。なお、時刻t2の段階で、pMOSト
ランジスタ14はゲートであるノードQ1が正電圧に持ち上
げられるため、pMOSトランジスタ14が導通状態になるこ
とはなく、pMOSトランジスタ16では逆に導通状態になる
ことから、そのpMOSトランジスタ16を介してノードQ1か
らの電流が接地電圧GNDに向かって流れることになる。
pMOSトランジスタ13が遮断状態となった後、次の時刻
t3で、ノードR1のレベルが“L"レベルから“H"レベルに
シフトし、それに容量結合するノードP1のレベルも基板
電圧VBBに閾値電圧Vth1を加えたマイナスのレベルか
ら、電源電圧Vcc分遷移する。その結果、pMOSトランジ
スタ13はそのまま遮断状態を続け、pMOSトランジスタ15
は導通状態となることからノードP1のレベルは接地電圧
GNDに変化して行って、最初の時刻t0の状態に戻る。こ
の時、pMOSトランジスタ23〜26では、ノードP1のレベル
上昇に伴って、pMOSトランジスタ13の容量結合からｎウ
ェルX1の電位も少しプラス側に引上げられる。しかし、
この時同時にｎウェルY1は、pMOSトランジスタ14の容量
結合から負電圧に保持されており、その結果そのｎウェ
ルY1のレベルがゲート電圧であるpMOSトランジスタ23が
導通して、ｎウェルX1は直ちに放電して、接地電圧GND
近くの値を保持することになる。
t3で、ノードR1のレベルが“L"レベルから“H"レベルに
シフトし、それに容量結合するノードP1のレベルも基板
電圧VBBに閾値電圧Vth1を加えたマイナスのレベルか
ら、電源電圧Vcc分遷移する。その結果、pMOSトランジ
スタ13はそのまま遮断状態を続け、pMOSトランジスタ15
は導通状態となることからノードP1のレベルは接地電圧
GNDに変化して行って、最初の時刻t0の状態に戻る。こ
の時、pMOSトランジスタ23〜26では、ノードP1のレベル
上昇に伴って、pMOSトランジスタ13の容量結合からｎウ
ェルX1の電位も少しプラス側に引上げられる。しかし、
この時同時にｎウェルY1は、pMOSトランジスタ14の容量
結合から負電圧に保持されており、その結果そのｎウェ
ルY1のレベルがゲート電圧であるpMOSトランジスタ23が
導通して、ｎウェルX1は直ちに放電して、接地電圧GND
近くの値を保持することになる。
以上のような動作をポンピング回路１は繰り返し、所
要の基板電圧VBBをノード27から供給する。そして、特
に本実施例の基板バイアス発生回路では、整流用のpMOS
トランジスタのｎウェルがその作動時に負電圧に保持さ
れるため、その閾値電圧Vthを小さくすることができ、
その結果、ポンピング効率を高くすることができる。ま
た、換言すれば、整流用のpMOSトランジスタの閾値電圧
Vthが小さくなる分だけ基板電圧VBBをより深い電位にす
ることができ、データ保持特性の向上に好適である。
要の基板電圧VBBをノード27から供給する。そして、特
に本実施例の基板バイアス発生回路では、整流用のpMOS
トランジスタのｎウェルがその作動時に負電圧に保持さ
れるため、その閾値電圧Vthを小さくすることができ、
その結果、ポンピング効率を高くすることができる。ま
た、換言すれば、整流用のpMOSトランジスタの閾値電圧
Vthが小さくなる分だけ基板電圧VBBをより深い電位にす
ることができ、データ保持特性の向上に好適である。
なお、pMOSトランジスタ13,14のソース・ドレインと
ウェルの間の寄生容量では十分な容量が得られない場
合、第１図に示すように、ノードR1,S1とｎウェルX1,Y1
の間に、pMOSトランジスタ27,28からなる容量を配設す
ることも可能である。
ウェルの間の寄生容量では十分な容量が得られない場
合、第１図に示すように、ノードR1,S1とｎウェルX1,Y1
の間に、pMOSトランジスタ27,28からなる容量を配設す
ることも可能である。
本発明の基板バイアス発生回路は、その整流用のｐチ
ャンネルMOSトランジスタを形成したｎウェルが作動時
に負電圧に保持されるため、その閾値電圧をより小さい
値にすることができる。その結果、ポンピング動作の高
効率化を図ることができ、ラッチアップ耐性を強くする
ことや深い基板電圧を得ることができる。また、本発明
では、チャージポンピング動作のための容量を小さいサ
イズにすることも可能となり、低消費電力も実現可能で
ある。
ャンネルMOSトランジスタを形成したｎウェルが作動時
に負電圧に保持されるため、その閾値電圧をより小さい
値にすることができる。その結果、ポンピング動作の高
効率化を図ることができ、ラッチアップ耐性を強くする
ことや深い基板電圧を得ることができる。また、本発明
では、チャージポンピング動作のための容量を小さいサ
イズにすることも可能となり、低消費電力も実現可能で
ある。
第１図は本発明の基板バイアス発生回路の一例の要部回
路図、第２図は本発明の基板バイアス発生回路の一例の
ブロック図、第３図はその一例の整流用のpMOSトランジ
スタ部分の模式的なチップの断面図、第４図はその一例
の動作を説明するための波形図、第５図は従来の基板バ
イアス発生回路の一例の要部回路図、第６図はその従来
の基板バイアス発生回路の一例の動作を説明するための
波形図である。 １……ポンピング回路 ２……基板電位検出回路 ４……オシレータ回路 11,12……容量 13,14……整流用のpMOSトランジスタ 15,16,23〜26……pMOSトランジスタ
路図、第２図は本発明の基板バイアス発生回路の一例の
ブロック図、第３図はその一例の整流用のpMOSトランジ
スタ部分の模式的なチップの断面図、第４図はその一例
の動作を説明するための波形図、第５図は従来の基板バ
イアス発生回路の一例の要部回路図、第６図はその従来
の基板バイアス発生回路の一例の動作を説明するための
波形図である。 １……ポンピング回路 ２……基板電位検出回路 ４……オシレータ回路 11,12……容量 13,14……整流用のpMOSトランジスタ 15,16,23〜26……pMOSトランジスタ
Claims (1)
- 【請求項１】基板電位検出回路とオシレータ回路とポン
ピング回路を少なくとも備えた基板バイアス発生回路に
おいて、 前記ポンピング回路はｎウェルに形成された整流用のｐ
チャンネルMOSトランジスタを有し、前記ｎウェルは前
記整流用のｐチャンネルMOSトランジスタ作動時に負電
位に保持されることを特徴とする基板バイアス発生回
路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2164289A JP2805991B2 (ja) | 1990-06-25 | 1990-06-25 | 基板バイアス発生回路 |
| KR1019910009908A KR100213304B1 (ko) | 1990-06-25 | 1991-06-15 | 기판바이어스발생회로 |
| EP91109989A EP0463545B1 (en) | 1990-06-25 | 1991-06-18 | Substrate bias generator for semiconductor devices |
| DE69127515T DE69127515T2 (de) | 1990-06-25 | 1991-06-18 | Substratvorspannungsgenerator für Halbleiteranordnungen |
| US07/720,736 US5172013A (en) | 1990-06-25 | 1991-06-25 | Substrate bias generator for semiconductor devices |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2164289A JP2805991B2 (ja) | 1990-06-25 | 1990-06-25 | 基板バイアス発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0462868A JPH0462868A (ja) | 1992-02-27 |
| JP2805991B2 true JP2805991B2 (ja) | 1998-09-30 |
Family
ID=15790279
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2164289A Expired - Lifetime JP2805991B2 (ja) | 1990-06-25 | 1990-06-25 | 基板バイアス発生回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5172013A (ja) |
| EP (1) | EP0463545B1 (ja) |
| JP (1) | JP2805991B2 (ja) |
| KR (1) | KR100213304B1 (ja) |
| DE (1) | DE69127515T2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH057149A (ja) * | 1991-06-27 | 1993-01-14 | Fujitsu Ltd | 出力回路 |
| KR940003301B1 (ko) * | 1991-12-20 | 1994-04-20 | 주식회사 금성사 | Ce버스 심볼 엔코딩 처리회로 |
| KR950002726B1 (ko) * | 1992-03-30 | 1995-03-24 | 삼성전자주식회사 | 기판전압 발생기의 전하 펌프 회로 |
| US5412257A (en) * | 1992-10-20 | 1995-05-02 | United Memories, Inc. | High efficiency N-channel charge pump having a primary pump and a non-cascaded secondary pump |
| EP0626750B1 (en) * | 1992-11-18 | 1997-09-24 | Oki Electric Industry Company, Limited | Power supply voltage booster |
| KR960003219B1 (ko) * | 1993-04-16 | 1996-03-07 | 삼성전자주식회사 | 반도체 집적회로의 중간전위 발생회로 |
| JP2560983B2 (ja) * | 1993-06-30 | 1996-12-04 | 日本電気株式会社 | 半導体装置 |
| US5386151A (en) * | 1993-08-11 | 1995-01-31 | Advanced Micro Devices, Inc. | Low voltage charge pumps using p-well driven MOS capacitors |
| DE69408665T2 (de) * | 1994-08-12 | 1998-10-15 | Cons Ric Microelettronica | Spannungserhöher vom Ladungspumpentype |
| WO1996041347A1 (en) * | 1995-06-07 | 1996-12-19 | Intel Corporation | Negative voltage switching circuit |
| JPH09293789A (ja) * | 1996-04-24 | 1997-11-11 | Mitsubishi Electric Corp | 半導体集積回路 |
| US6064250A (en) | 1996-07-29 | 2000-05-16 | Townsend And Townsend And Crew Llp | Various embodiments for a low power adaptive charge pump circuit |
| EP1028363B1 (en) * | 1996-07-29 | 2003-02-12 | Townsend and Townsend and Crew LLP | Charge pump for a semiconductor substrate |
| JP4109340B2 (ja) * | 1997-12-26 | 2008-07-02 | 株式会社ルネサステクノロジ | 半導体集積回路装置 |
| US6285243B1 (en) * | 2000-02-23 | 2001-09-04 | Micron Technology, Inc. | High-voltage charge pump circuit |
| US6801076B1 (en) | 2000-04-28 | 2004-10-05 | Micron Technology, Inc. | High output high efficiency low voltage charge pump |
| US6833752B2 (en) * | 2000-04-28 | 2004-12-21 | Micron Technology, Inc. | High output high efficiency low voltage charge pump |
| US6404270B1 (en) * | 2000-11-28 | 2002-06-11 | Cypress Semiconductor Corp. | Switched well technique for biasing cross-coupled switches or drivers |
| US6646493B2 (en) * | 2001-08-14 | 2003-11-11 | Micron Technology, Inc. | Voltage charge pump with circuit to prevent pass device latch-up |
| US6577552B2 (en) | 2001-08-30 | 2003-06-10 | Micron Technology, Inc. | Apparatus and method for generating an oscillating signal |
| DE60207190D1 (de) * | 2002-03-29 | 2005-12-15 | St Microelectronics Srl | Basisstufe für Ladungspumpeschaltung |
| JP2006101671A (ja) * | 2004-09-30 | 2006-04-13 | Fujitsu Ltd | 整流回路 |
| US7855592B1 (en) | 2006-09-28 | 2010-12-21 | Cypress Semiconductor Corporation | Charge pump |
| US10352986B2 (en) | 2016-05-25 | 2019-07-16 | United Microelectronics Corp. | Method and apparatus for controlling voltage of doped well in substrate |
| CN115864830B (zh) * | 2023-02-15 | 2023-06-02 | 深圳通锐微电子技术有限公司 | 负压除二转换电路和设备终端 |
Family Cites Families (11)
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|---|---|---|---|---|
| US4322675A (en) * | 1980-11-03 | 1982-03-30 | Fairchild Camera & Instrument Corp. | Regulated MOS substrate bias voltage generator for a static random access memory |
| JPS57199335A (en) * | 1981-06-02 | 1982-12-07 | Toshiba Corp | Generating circuit for substrate bias |
| NL8402764A (nl) * | 1984-09-11 | 1986-04-01 | Philips Nv | Schakeling voor het opwekken van een substraatvoorspanning. |
| US4670670A (en) * | 1984-10-05 | 1987-06-02 | American Telephone And Telegraph Company At&T Bell Laboratories | Circuit arrangement for controlling threshold voltages in CMOS circuits |
| JPS6266656A (ja) * | 1985-09-19 | 1987-03-26 | Toshiba Corp | 基板電位生成回路 |
| DE8714849U1 (ja) * | 1986-12-23 | 1987-12-23 | Jenoptik Jena Gmbh, Ddr 6900 Jena, Dd | |
| KR890005159B1 (ko) * | 1987-04-30 | 1989-12-14 | 삼성전자 주식회사 | 백 바이어스 전압 발생기 |
| US4794278A (en) * | 1987-12-30 | 1988-12-27 | Intel Corporation | Stable substrate bias generator for MOS circuits |
| IT1221261B (it) * | 1988-06-28 | 1990-06-27 | Sgs Thomson Microelectronics | Moltiplicatore di tensione omos |
| JPH0817033B2 (ja) * | 1988-12-08 | 1996-02-21 | 三菱電機株式会社 | 基板バイアス電位発生回路 |
| JP2780365B2 (ja) * | 1989-08-14 | 1998-07-30 | 日本電気株式会社 | 基板電位発生回路 |
-
1990
- 1990-06-25 JP JP2164289A patent/JP2805991B2/ja not_active Expired - Lifetime
-
1991
- 1991-06-15 KR KR1019910009908A patent/KR100213304B1/ko not_active IP Right Cessation
- 1991-06-18 EP EP91109989A patent/EP0463545B1/en not_active Expired - Lifetime
- 1991-06-18 DE DE69127515T patent/DE69127515T2/de not_active Expired - Lifetime
- 1991-06-25 US US07/720,736 patent/US5172013A/en not_active Expired - Lifetime
Also Published As
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|---|---|
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| KR920001847A (ko) | 1992-01-30 |
| KR100213304B1 (ko) | 1999-08-02 |
| EP0463545A3 (en) | 1993-10-27 |
| DE69127515D1 (de) | 1997-10-09 |
| EP0463545B1 (en) | 1997-09-03 |
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| EP0463545A2 (en) | 1992-01-02 |
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