JPH08195478A - 基板バイアス発生回路 - Google Patents
基板バイアス発生回路Info
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- JPH08195478A JPH08195478A JP7005115A JP511595A JPH08195478A JP H08195478 A JPH08195478 A JP H08195478A JP 7005115 A JP7005115 A JP 7005115A JP 511595 A JP511595 A JP 511595A JP H08195478 A JPH08195478 A JP H08195478A
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Abstract
(57)【要約】
【目的】 電源投入時に基板電位を直ちに接地電位にク
ランプし、通常動作時における基板電位の下がり過ぎを
防止する。 【構成】 バイアス発生回路ＢＶＯの出力端および接地
間にクランプ用トランジスタＱ5 を接続し、該クランプ
用トランジスタＱ5 のゲートおよび上記接地間に基準電
圧発生素子Ｑ61〜Ｑ61を接続して、さらに、上記クラン
プ用トランジスタＱ5 のゲートに、該ゲート電位が基板
電位に抜けるのを防止する抵抗手段を接続するととも
に、上記クランプ用トランジスタＱ5 のゲートと電源と
の間にコンデンサＣV を接続する。
ランプし、通常動作時における基板電位の下がり過ぎを
防止する。 【構成】 バイアス発生回路ＢＶＯの出力端および接地
間にクランプ用トランジスタＱ5 を接続し、該クランプ
用トランジスタＱ5 のゲートおよび上記接地間に基準電
圧発生素子Ｑ61〜Ｑ61を接続して、さらに、上記クラン
プ用トランジスタＱ5 のゲートに、該ゲート電位が基板
電位に抜けるのを防止する抵抗手段を接続するととも
に、上記クランプ用トランジスタＱ5 のゲートと電源と
の間にコンデンサＣV を接続する。
Description
【０００１】
【産業上の利用分野】この発明は、半導体集積回路にお
いて負電圧のバイアス電圧を発生する基板バイアス発生
回路に関するものである。
いて負電圧のバイアス電圧を発生する基板バイアス発生
回路に関するものである。
【０００２】
【従来の技術】半導体集積回路では、基板バイアスをか
けると多くの利点が生ずる。例えば、Ｐ型基板の場合に
は、これに負電圧をかけることが多い。また、最近で
は、半導体集積回路を単一の外部電源、例えば、＋５Ｖ
で動作させる傾向にあり、従って、上記負電圧のバイア
ス電圧を発生させる手段を備えている。
けると多くの利点が生ずる。例えば、Ｐ型基板の場合に
は、これに負電圧をかけることが多い。また、最近で
は、半導体集積回路を単一の外部電源、例えば、＋５Ｖ
で動作させる傾向にあり、従って、上記負電圧のバイア
ス電圧を発生させる手段を備えている。
【０００３】図５は、例えば特開昭６１―１７７７６６
号公報に示された従来の負電圧のバイアス電圧を発生さ
せる基板バイアス発生回路を示す回路図であり、図にお
いて、φおよび／φ（”／”は反転を表わすものとす
る。以下同じ。）は発信器あるいはその他の方法で内部
発生させた矩形波であり、直列接続された２つのトラン
ジスタＱ1 ，Ｑ2 のゲートにそれぞれ入力される互いに
相補の信号である。
号公報に示された従来の負電圧のバイアス電圧を発生さ
せる基板バイアス発生回路を示す回路図であり、図にお
いて、φおよび／φ（”／”は反転を表わすものとす
る。以下同じ。）は発信器あるいはその他の方法で内部
発生させた矩形波であり、直列接続された２つのトラン
ジスタＱ1 ，Ｑ2 のゲートにそれぞれ入力される互いに
相補の信号である。
【０００４】また、ＶCCは電源電圧、ＶBBは基板電位
（バイアス電位）、Ｑ3 ，Ｑ4 はトランジスタ、ＣCPは
コンデンサを示し、このコンデンサＣCPとダイオード接
続されたトランジスタＱ3 ，Ｑ4 によりバイアス発生回
路ＢＶＯを構成する。
（バイアス電位）、Ｑ3 ，Ｑ4 はトランジスタ、ＣCPは
コンデンサを示し、このコンデンサＣCPとダイオード接
続されたトランジスタＱ3 ，Ｑ4 によりバイアス発生回
路ＢＶＯを構成する。
【０００５】このように構成されたバイアス発生回路Ｂ
ＶＯにおいて、まず、信号φが｀Ｈ´，信号／φが｀Ｌ
´のときには、トランジスタＱ1 がオン，トランジスタ
Ｑ2がオフとなり、ノードＮ1 は｀Ｈ´となる。これに
よりコンデンサＣCPを通してトランジスタＱ4 はオンと
なり、コンデンサＣCPは充電される。
ＶＯにおいて、まず、信号φが｀Ｈ´，信号／φが｀Ｌ
´のときには、トランジスタＱ1 がオン，トランジスタ
Ｑ2がオフとなり、ノードＮ1 は｀Ｈ´となる。これに
よりコンデンサＣCPを通してトランジスタＱ4 はオンと
なり、コンデンサＣCPは充電される。
【０００６】次に、信号φが｀Ｌ´，信号／φが｀Ｈ´
になると、トランジスタＱ1 がオフ，トランジスタＱ2
がオンとなり、ノードＮ1 は接地電位となり、ノードＮ
2 の電位が下がる。
になると、トランジスタＱ1 がオフ，トランジスタＱ2
がオンとなり、ノードＮ1 は接地電位となり、ノードＮ
2 の電位が下がる。
【０００７】そして、このノードＮ2 の電位が基板電位
ＶBBよりトランジスタＱ3 の閾値電圧だけ低い値よりも
低くなると、トランジスタＱ3 がオンし、基板に対して
電子をポンプする。すなわち、基板電位ＶBBを下げる働
きをする。
ＶBBよりトランジスタＱ3 の閾値電圧だけ低い値よりも
低くなると、トランジスタＱ3 がオンし、基板に対して
電子をポンプする。すなわち、基板電位ＶBBを下げる働
きをする。
【０００８】上記のように、基板電位ＶBBは、ＶBB＝−
（ＶCC−ＶTH）なる電位となり、落ちつくことになる。
ただし、ＶTHはトランジスタＱ1 とトランジスタＱ3 の
閾値電圧の和である。
（ＶCC−ＶTH）なる電位となり、落ちつくことになる。
ただし、ＶTHはトランジスタＱ1 とトランジスタＱ3 の
閾値電圧の和である。
【０００９】そして、ダイナミック型メモリなどにおい
ては、回路中のトランジスタＱ1 ，Ｑ2 であるＭＯＳ・
ＦＦＴのドレインからインパクトイオン化により発生す
る正孔が存在し、これが上記のように、ポンプされた電
子と打ち消す点で基板電位がきまる。
ては、回路中のトランジスタＱ1 ，Ｑ2 であるＭＯＳ・
ＦＦＴのドレインからインパクトイオン化により発生す
る正孔が存在し、これが上記のように、ポンプされた電
子と打ち消す点で基板電位がきまる。
【００１０】ここで、単位時間内に発生する正孔は、メ
モリ動作周波数に比例する。すなわち、サイクルタイム
が短いほど多くなる。また、インパクトイオン化は電源
電圧ＶCCが高いほど激しい。
モリ動作周波数に比例する。すなわち、サイクルタイム
が短いほど多くなる。また、インパクトイオン化は電源
電圧ＶCCが高いほど激しい。
【００１１】また、この図５において、Ｑ5 はバイアス
発生回路ＢＶＯの出力端と接地との間に設けられたクラ
ンプ用トランジスタ、ＲおよびＱ61〜Ｑ6nはバイアス発
生回路ＢＶＯの出力端と接地の間に直列接続された抵抗
および基準電圧発生素子としてのトランジスタで、これ
らは上記クランプ用トランジスタＱ5 のゲートに基準電
圧を印加するための基準電圧発生回路ＲＶＯを構成して
いる。
発生回路ＢＶＯの出力端と接地との間に設けられたクラ
ンプ用トランジスタ、ＲおよびＱ61〜Ｑ6nはバイアス発
生回路ＢＶＯの出力端と接地の間に直列接続された抵抗
および基準電圧発生素子としてのトランジスタで、これ
らは上記クランプ用トランジスタＱ5 のゲートに基準電
圧を印加するための基準電圧発生回路ＲＶＯを構成して
いる。
【００１２】次に、この基準電圧発生回路ＲＶＯの動作
を、図６を参照して説明する。この図６は横軸に電源電
圧ＶCC（Ｖ），縦軸に基板電位ＶBB（Ｖ）をとって表し
たサイクルタイムの特性図である。
を、図６を参照して説明する。この図６は横軸に電源電
圧ＶCC（Ｖ），縦軸に基板電位ＶBB（Ｖ）をとって表し
たサイクルタイムの特性図である。
【００１３】まず、基準電圧発生回路ＲＶＯにおけるト
ランジスタＱ61〜Ｑ6nの閾値電圧の総和をＶT1とし、ク
ランプ用トランジスタＱ5 の閾値電圧をＶT2とすると、
基板電位ＶBBがＶBB≦−（ＶT1＋ＶT2）になろうとする
と、クランプ用トランジスタＱ5 がオンするので、結
局、ＶBB＝−（ＶT1＋ＶT2）なる値に固定（クランプ）
されることになる。
ランジスタＱ61〜Ｑ6nの閾値電圧の総和をＶT1とし、ク
ランプ用トランジスタＱ5 の閾値電圧をＶT2とすると、
基板電位ＶBBがＶBB≦−（ＶT1＋ＶT2）になろうとする
と、クランプ用トランジスタＱ5 がオンするので、結
局、ＶBB＝−（ＶT1＋ＶT2）なる値に固定（クランプ）
されることになる。
【００１４】この図６に示すサイクルタイムの特性から
明らかなように、図６において例えばＣ点ではサイクル
タイムに依存しない基板電位ＶBBが得られる。なお、図
５では、上記各閾値電圧の和をＶT1＋ＶT2＝３Ｖに設定
した場合を示し、図６に示す特性のサイクルタイムは２
００ｎS 〜１００μS である。
明らかなように、図６において例えばＣ点ではサイクル
タイムに依存しない基板電位ＶBBが得られる。なお、図
５では、上記各閾値電圧の和をＶT1＋ＶT2＝３Ｖに設定
した場合を示し、図６に示す特性のサイクルタイムは２
００ｎS 〜１００μS である。
【００１５】従って、サイクルタイムが変化しても基板
バイアスは一定に保たれ、上記のような基板バイアス変
化による回路の動作状態の変化あるいは回路の誤動作は
なくなる。
バイアスは一定に保たれ、上記のような基板バイアス変
化による回路の動作状態の変化あるいは回路の誤動作は
なくなる。
【００１６】また、クランプ用トランジスタＱ5 のサイ
ズ（電流駆動能力）が十分大きい場合は、基準電圧発生
回路ＲＶＯにおけるトランジスタＱ61からＱ6nのサイズ
は小さくてよい。従って、この回路は回路面積を小さく
でき、集積回路技法に適することになる。
ズ（電流駆動能力）が十分大きい場合は、基準電圧発生
回路ＲＶＯにおけるトランジスタＱ61からＱ6nのサイズ
は小さくてよい。従って、この回路は回路面積を小さく
でき、集積回路技法に適することになる。
【００１７】
【発明が解決しようとする課題】従来の基板バイアス発
生回路は以上のように構成されているので、トランジス
タＱ5 をオンさせるためには、トランジスタＱ5 のゲー
ト電位が基板電位ＶBBに抜けないよう、抵抗Ｒにある程
度高い抵抗値を与える必要があり、一方、クランプ機能
として、電源投入時にバイアス発生回路ＢＶＯが機能す
る前は基板電位ＶBBノードが接地電位よりも高くなって
いるので、速やかにこの接地電位まで落してやるという
機能（シャント機能）を持たせる必要があり、このため
には、時定数を小さくするように抵抗Ｒの抵抗値を小さ
い値とする必要があり、結果として、この抵抗Ｒの値の
最適化が難しいなどの問題点があった。特に、半導体集
積回路装置が大量生産される場合、その抵抗Ｒの抵抗値
のばらつきにより特性が大きく異なってしまうなどの問
題点があった。
生回路は以上のように構成されているので、トランジス
タＱ5 をオンさせるためには、トランジスタＱ5 のゲー
ト電位が基板電位ＶBBに抜けないよう、抵抗Ｒにある程
度高い抵抗値を与える必要があり、一方、クランプ機能
として、電源投入時にバイアス発生回路ＢＶＯが機能す
る前は基板電位ＶBBノードが接地電位よりも高くなって
いるので、速やかにこの接地電位まで落してやるという
機能（シャント機能）を持たせる必要があり、このため
には、時定数を小さくするように抵抗Ｒの抵抗値を小さ
い値とする必要があり、結果として、この抵抗Ｒの値の
最適化が難しいなどの問題点があった。特に、半導体集
積回路装置が大量生産される場合、その抵抗Ｒの抵抗値
のばらつきにより特性が大きく異なってしまうなどの問
題点があった。
【００１８】この発明は上記のような問題点を解消する
ためになされたもので、基板電位が所定の値よりも高く
なった時や電源投入時に接地電位よりも高い時に、抵抗
値のばらつきに関係なく高性能にクランプ機能を果すこ
とができるとともに、通常動作時における基板電位の下
がり過ぎを防止できる基板バイアス発生回路を得ること
を目的とする。
ためになされたもので、基板電位が所定の値よりも高く
なった時や電源投入時に接地電位よりも高い時に、抵抗
値のばらつきに関係なく高性能にクランプ機能を果すこ
とができるとともに、通常動作時における基板電位の下
がり過ぎを防止できる基板バイアス発生回路を得ること
を目的とする。
【００１９】また、この発明は電源投入時に半導体集積
回路装置の基板電位をパワーオンリセット信号を用いて
接地電位に引き込むことができる基板バイアス発生回路
を得ることを目的とする。
回路装置の基板電位をパワーオンリセット信号を用いて
接地電位に引き込むことができる基板バイアス発生回路
を得ることを目的とする。
【００２０】また、この発明は高抵抗素子を用いて通常
動作時における基板電位の下がり過ぎを防止でき、かつ
電源投入時に基板電位を速やかに接地電位に引き込むこ
とができる基板バイアス発生回路を得ることを目的とす
る。
動作時における基板電位の下がり過ぎを防止でき、かつ
電源投入時に基板電位を速やかに接地電位に引き込むこ
とができる基板バイアス発生回路を得ることを目的とす
る。
【００２１】また、この発明は常時オンとなるトランジ
スタを抵抗手段として用いても、通常動作時における基
板電位の下がり過ぎの防止と、電源投入時における基板
電位の接地電位への速やかな下降を、それぞれ実施でき
る基板バイアス発生回路を得ることを目的とする。
スタを抵抗手段として用いても、通常動作時における基
板電位の下がり過ぎの防止と、電源投入時における基板
電位の接地電位への速やかな下降を、それぞれ実施でき
る基板バイアス発生回路を得ることを目的とする。
【００２２】さらに、この発明は半導体集積回路装置内
のトランジスタを利用して、負のクランプを実現する定
電圧発生回路を容易に形成できる基板バイアス発生回路
を得ることを目的とする。
のトランジスタを利用して、負のクランプを実現する定
電圧発生回路を容易に形成できる基板バイアス発生回路
を得ることを目的とする。
【００２３】
【課題を解決するための手段】請求項１の発明に係る基
板バイアス発生回路は、半導体集積回路装置を構成する
バイアス発生回路の出力端および接地間にクランプ用ト
ランジスタを接続し、該クランプ用トランジスタのゲー
トおよび上記接地間に基準電圧発生素子を接続して、さ
らに、上記クランプ用トランジスタのゲートに、該ゲー
ト電位が基板電位に抜けるのを防止する抵抗手段を接続
するとともに、上記クランプ用トランジスタのゲートと
電源との間にコンデンサを接続したものである。
板バイアス発生回路は、半導体集積回路装置を構成する
バイアス発生回路の出力端および接地間にクランプ用ト
ランジスタを接続し、該クランプ用トランジスタのゲー
トおよび上記接地間に基準電圧発生素子を接続して、さ
らに、上記クランプ用トランジスタのゲートに、該ゲー
ト電位が基板電位に抜けるのを防止する抵抗手段を接続
するとともに、上記クランプ用トランジスタのゲートと
電源との間にコンデンサを接続したものである。
【００２４】請求項２の発明に係る基板バイアス発生回
路は、抵抗手段を、パワーオンリセット信号によって電
源投入時には高抵抗で、一定時間経過後に低抵抗となる
トランジスタとしたものである。
路は、抵抗手段を、パワーオンリセット信号によって電
源投入時には高抵抗で、一定時間経過後に低抵抗となる
トランジスタとしたものである。
【００２５】請求項３の発明に係る基板バイアス発生回
路は、抵抗手段を、電源投入時および電源投入後に抵抗
値の大きい高抵抗素子としたものである。
路は、抵抗手段を、電源投入時および電源投入後に抵抗
値の大きい高抵抗素子としたものである。
【００２６】請求項４の発明に係る基板バイアス発生回
路は、抵抗手段を、ゲートに電源が接続されて、オン抵
抗が十分に大きいトランジスタとしたものである。
路は、抵抗手段を、ゲートに電源が接続されて、オン抵
抗が十分に大きいトランジスタとしたものである。
【００２７】請求項５の発明に係る基板バイアス発生回
路は、基準電圧発生素子をダイオード接続されたトラン
ジスタとしたものである。
路は、基準電圧発生素子をダイオード接続されたトラン
ジスタとしたものである。
【００２８】
【作用】請求項１の発明における基板バイアス発生回路
は、通常動作時における基板電位の下がり過ぎの防止
と、電源投入時における基板電位の接地電位への下降
を、クランプ用トランジスタのゲートと基板との間に接
続した抵抗手段により、この抵抗手段の最適化技術をと
ることなく実現可能にし、基板バイアス発生回路の安定
動作を実現する。
は、通常動作時における基板電位の下がり過ぎの防止
と、電源投入時における基板電位の接地電位への下降
を、クランプ用トランジスタのゲートと基板との間に接
続した抵抗手段により、この抵抗手段の最適化技術をと
ることなく実現可能にし、基板バイアス発生回路の安定
動作を実現する。
【００２９】請求項２の発明における基板バイアス発生
回路は、電源投入時に抵抗手段であるトランジスタをパ
ワーオンリセット信号によって高抵抗化することで、速
やかに基板電位を接地電位に引き下げるようにする。
回路は、電源投入時に抵抗手段であるトランジスタをパ
ワーオンリセット信号によって高抵抗化することで、速
やかに基板電位を接地電位に引き下げるようにする。
【００３０】請求項３の発明における基板バイアス発生
回路は、抵抗手段の抵抗値の最適化を行わずに、電源投
入時および電源投入後も抵抗値の高い高抵抗素子を抵抗
手段として用いることで、正常動作時における基板電位
の下がり過ぎを防止し、電源投入時における基板電位の
上昇を防止し、これを安価な構成にて実現する。
回路は、抵抗手段の抵抗値の最適化を行わずに、電源投
入時および電源投入後も抵抗値の高い高抵抗素子を抵抗
手段として用いることで、正常動作時における基板電位
の下がり過ぎを防止し、電源投入時における基板電位の
上昇を防止し、これを安価な構成にて実現する。
【００３１】請求項４の発明における基板バイアス発生
回路は、抵抗手段としてオン抵抗の十分に大きいトラン
ジスタを用い、このゲート入力を電源電圧に固定するこ
とで、電源投入時における基板電位の上昇を速やかに防
止する。
回路は、抵抗手段としてオン抵抗の十分に大きいトラン
ジスタを用い、このゲート入力を電源電圧に固定するこ
とで、電源投入時における基板電位の上昇を速やかに防
止する。
【００３２】請求項５の発明における基板バイアス発生
回路は、抵抗手段に直列に入れた基準電圧発生素子とし
てのトランジスタにより、負のクランプに必要な定電圧
を発生可能にする。
回路は、抵抗手段に直列に入れた基準電圧発生素子とし
てのトランジスタにより、負のクランプに必要な定電圧
を発生可能にする。
【００３３】
実施例１．以下、この発明の一実施例を図について説明
する。図１において、φおよび／φは発信器あるいはそ
の他の方法で内部発生させた矩形波であり、直列接続さ
れた２つのトランジスタＱ1 ，Ｑ2 のゲートにそれぞれ
入力される互いに相補の信号である。
する。図１において、φおよび／φは発信器あるいはそ
の他の方法で内部発生させた矩形波であり、直列接続さ
れた２つのトランジスタＱ1 ，Ｑ2 のゲートにそれぞれ
入力される互いに相補の信号である。
【００３４】また、ＶCCは電源電圧、ＶBBは基板電位
（バイアス電位）、Ｑ3 ，Ｑ4 はトランジスタ、ＣCPは
コンデンサを示し、このコンデンサＣCPとダイオード接
続されたトランジスタＱ3 ，Ｑ4 によりバイアス発生回
路ＢＶＯを構成する。
（バイアス電位）、Ｑ3 ，Ｑ4 はトランジスタ、ＣCPは
コンデンサを示し、このコンデンサＣCPとダイオード接
続されたトランジスタＱ3 ，Ｑ4 によりバイアス発生回
路ＢＶＯを構成する。
【００３５】このように構成されたバイアス発生回路Ｂ
ＶＯにおいて、まず、信号φが｀Ｈ´，信号／φが｀Ｌ
´のときには、トランジスタＱ1 がオン，トランジスタ
Ｑ2がオフとなり、ノードＮ1 は｀Ｈ´となる。これに
よりコンデンサＣCPを通してトランジスタＱ4 はオンと
なり、コンデンサＣCPは充電される。
ＶＯにおいて、まず、信号φが｀Ｈ´，信号／φが｀Ｌ
´のときには、トランジスタＱ1 がオン，トランジスタ
Ｑ2がオフとなり、ノードＮ1 は｀Ｈ´となる。これに
よりコンデンサＣCPを通してトランジスタＱ4 はオンと
なり、コンデンサＣCPは充電される。
【００３６】これに対して、信号φが｀Ｌ´，信号／φ
が｀Ｈ´になると、トランジスタＱ1 がオフ，トランジ
スタＱ2 がオンとなり、ノードＮ1 は接地電位となり、
ノードＮ2 の電位が下がる、
が｀Ｈ´になると、トランジスタＱ1 がオフ，トランジ
スタＱ2 がオンとなり、ノードＮ1 は接地電位となり、
ノードＮ2 の電位が下がる、
【００３７】また、このノードＮ2 の電位が基板電位Ｖ
BBよりトランジスタＱ3 の閾値電圧だけ低い値よりも低
くなると、トランジスタＱ3 がオンし、基板に対して電
子をポンプする。すなわち、基板電位ＶBBを下げる働き
をする。
BBよりトランジスタＱ3 の閾値電圧だけ低い値よりも低
くなると、トランジスタＱ3 がオンし、基板に対して電
子をポンプする。すなわち、基板電位ＶBBを下げる働き
をする。
【００３８】上記のように、基板電位ＶBBは、ＶBB＝−
（ＶCC−ＶTH）なる電位となり、落ちつくことになる。
ただし、ＶTHはトランジスタＱ1 とトランジスタＱ3 の
閾値電圧の和である。
（ＶCC−ＶTH）なる電位となり、落ちつくことになる。
ただし、ＶTHはトランジスタＱ1 とトランジスタＱ3 の
閾値電圧の和である。
【００３９】Ｑ5 は上記バイアス発生回路ＢＶＯの出力
端および接地間にソースおよびドレインが接続されたク
ランプ用トランジスタ、Ｑ61〜Ｑ6nはクランプ用トラン
ジスタＱ5 のゲートおよび上記接地間に接続された基準
電圧発生素子としてのダイオード接続されたトランジス
タである。
端および接地間にソースおよびドレインが接続されたク
ランプ用トランジスタ、Ｑ61〜Ｑ6nはクランプ用トラン
ジスタＱ5 のゲートおよび上記接地間に接続された基準
電圧発生素子としてのダイオード接続されたトランジス
タである。
【００４０】また、Ｑ7 は上記クランプ用トランジスタ
Ｑ5 のゲートおよび上記バイアス発生回路の出力端間に
接続されて、該ゲート電位が基板電位に抜けるのを防止
する抵抗手段としてのトランジスタで、ゲートにはパワ
ーオンリセット信号が入力され、ソースが上記出力端
に、ドレインがノードａにそれぞれ図示のように接続さ
れている。
Ｑ5 のゲートおよび上記バイアス発生回路の出力端間に
接続されて、該ゲート電位が基板電位に抜けるのを防止
する抵抗手段としてのトランジスタで、ゲートにはパワ
ーオンリセット信号が入力され、ソースが上記出力端
に、ドレインがノードａにそれぞれ図示のように接続さ
れている。
【００４１】ＣV は上記クランプ用トランジスタＱ5 の
ゲート（ノードａ）と電源電圧ＶCCとの間に接続された
コンデンサである。
ゲート（ノードａ）と電源電圧ＶCCとの間に接続された
コンデンサである。
【００４２】次に動作について、図２に示す電位特性図
を参照しながら説明する。まず、電源投入時の電源電圧
ＶCCの立ち上がりはシステムにより異なるが、一般に、
図２に示すように一定の勾配をもって立ち上がる。
を参照しながら説明する。まず、電源投入時の電源電圧
ＶCCの立ち上がりはシステムにより異なるが、一般に、
図２に示すように一定の勾配をもって立ち上がる。
【００４３】一方、半導体集積回路装置のチップ内部に
は、上記の電源投入を感知して、一定期間経過すると論
理を反転させるパワーオンリセット回路（図示しない）
が具備されており、これから出力されるパワーオンリセ
ット信号ＰＯＲがトランジスタＱ7 のゲートに入力され
る。
は、上記の電源投入を感知して、一定期間経過すると論
理を反転させるパワーオンリセット回路（図示しない）
が具備されており、これから出力されるパワーオンリセ
ット信号ＰＯＲがトランジスタＱ7 のゲートに入力され
る。
【００４４】このパワーオンリセット信号ＰＯＲは図示
のように当初接地電位と同電位にあり、上記一定時間後
にハイレベル（ＶCCレベル）となり、従って、通常動作
中においては、このパワーオンリセット信号ＰＯＲはハ
イレベルとなっている。
のように当初接地電位と同電位にあり、上記一定時間後
にハイレベル（ＶCCレベル）となり、従って、通常動作
中においては、このパワーオンリセット信号ＰＯＲはハ
イレベルとなっている。
【００４５】従って、この通常動作においては、基板バ
イアス発生回路が動作しているため、基板電位ＶBBが下
がり過ぎるのを防止する機能のみが必要である。
イアス発生回路が動作しているため、基板電位ＶBBが下
がり過ぎるのを防止する機能のみが必要である。
【００４６】そして、パワーオンリセット信号ＰＯＲは
ハイレベルであるため、トランジスタＱ7 はオン状態で
あるが、このトランジスタＱ7 のオン抵抗が十分に大き
いため、クランプ用トランジスタＱ5 のゲート電位が基
板電位ＶBBに抜けることがなく、従来と同様の動作とな
る。
ハイレベルであるため、トランジスタＱ7 はオン状態で
あるが、このトランジスタＱ7 のオン抵抗が十分に大き
いため、クランプ用トランジスタＱ5 のゲート電位が基
板電位ＶBBに抜けることがなく、従来と同様の動作とな
る。
【００４７】これに対して、電源投入時は基板電位ＶBB
が接地電位よりも高いレベルとなっているため、この基
板電位ＶBBを接地電位レベルの電位まで下げる必要があ
る。
が接地電位よりも高いレベルとなっているため、この基
板電位ＶBBを接地電位レベルの電位まで下げる必要があ
る。
【００４８】そこで、上記パワーオンリセット信号ＰＯ
Ｒをローレベルにして、トランジスタＱ7 をオフにす
る。このため、電源電位のレベルが次第に上昇してい
く。
Ｒをローレベルにして、トランジスタＱ7 をオフにす
る。このため、電源電位のレベルが次第に上昇してい
く。
【００４９】このときコンデンサＣV により電源電圧Ｖ
CCとノードａとの間に容量結合を発生し、このノードａ
の電位を上げさせて、クランプ用トランジスタＱ5 をオ
ンさせることで、上記の基板電位ＶBBを接地電位に引き
込むことができる。
CCとノードａとの間に容量結合を発生し、このノードａ
の電位を上げさせて、クランプ用トランジスタＱ5 をオ
ンさせることで、上記の基板電位ＶBBを接地電位に引き
込むことができる。
【００５０】実施例２．図３はこの発明の他の実施例を
示し、この実施例が図１に示したものと異なるところ
は、クランプ用トランジスタＱ5 のゲート（ノードａ）
とバイアス発生回路ＢＰＯの出力端との間に抵抗手段と
しての高抵抗素子Ｈを接続した点である。
示し、この実施例が図１に示したものと異なるところ
は、クランプ用トランジスタＱ5 のゲート（ノードａ）
とバイアス発生回路ＢＰＯの出力端との間に抵抗手段と
しての高抵抗素子Ｈを接続した点である。
【００５１】ここでは、この高抵抗素子Ｈは、通常動作
時および電源投入時の両特性を見ながら最適値を選んで
使用する従来のような抵抗Ｒとは異なる動作をする。
時および電源投入時の両特性を見ながら最適値を選んで
使用する従来のような抵抗Ｒとは異なる動作をする。
【００５２】次に動作について説明する。まず、通常動
作時においては、基板バイアス発生回路が動作している
ため、基板電位ＶBBが下がり過ぎるのを防止する機能の
みが必要である。
作時においては、基板バイアス発生回路が動作している
ため、基板電位ＶBBが下がり過ぎるのを防止する機能の
みが必要である。
【００５３】この実施例では、抵抗手段としての高抵抗
素子Ｈの抵抗値を十分に高く設定しておくことで、従来
と同様に、クランプ用トランジスタＱ5 のゲート電位が
基板電位に抜けるのを防ぐことができる。
素子Ｈの抵抗値を十分に高く設定しておくことで、従来
と同様に、クランプ用トランジスタＱ5 のゲート電位が
基板電位に抜けるのを防ぐことができる。
【００５４】一方、電源投入時にあっては、実施例１の
場合と同じく、基板電位ＶBBを接地電位のレベルまで速
やかに下げる必要がある。そして、上記高抵抗素子Ｈは
高抵抗であるので、基板電位ＶBBはノードａには伝わり
にくくなっている。
場合と同じく、基板電位ＶBBを接地電位のレベルまで速
やかに下げる必要がある。そして、上記高抵抗素子Ｈは
高抵抗であるので、基板電位ＶBBはノードａには伝わり
にくくなっている。
【００５５】また、上記電源投入によって電源電圧ＶCC
のレベルが次第に高くなっていき、−コンデンサＣV に
より電源電圧ＶCCとノードａとの間に容量結合が生じ、
そのノードａの電位が上昇し、クランプ用トランジスタ
Ｑ5 をオンにして、基板電位ＶBBを接地電位に引き下げ
ることとなる。
のレベルが次第に高くなっていき、−コンデンサＣV に
より電源電圧ＶCCとノードａとの間に容量結合が生じ、
そのノードａの電位が上昇し、クランプ用トランジスタ
Ｑ5 をオンにして、基板電位ＶBBを接地電位に引き下げ
ることとなる。
【００５６】この場合には、上記通常動作時と同じく、
高抵抗素子Ｈが高抵抗値であるため、容量結合で発生し
た高電圧が、バイアス発生回路ＢＶＯの出力端に伝わる
ことはなく、基板電位の上昇を招くことはない。
高抵抗素子Ｈが高抵抗値であるため、容量結合で発生し
た高電圧が、バイアス発生回路ＢＶＯの出力端に伝わる
ことはなく、基板電位の上昇を招くことはない。
【００５７】ここで用いる高抵抗素子Ｈは、従来の図５
に示した抵抗Ｒとは異なり、通常動作時および電源投入
時のいずれでも抵抗値が高く、負のクランプおよびシャ
ントの両方の特性を共に良好なものとすることができ
る。
に示した抵抗Ｒとは異なり、通常動作時および電源投入
時のいずれでも抵抗値が高く、負のクランプおよびシャ
ントの両方の特性を共に良好なものとすることができ
る。
【００５８】実施例３．図４はこの発明のさらに他の実
施例を示す。この実施例では、図１に示すトランジスタ
Ｑ7 に代えて、オン抵抗値が十分に高いトランジスタＱ
8 を用い、このゲート入力を電源電圧ＶCCに固定したほ
かは、図１に示したものと同様の構成が採用されてい
る。
施例を示す。この実施例では、図１に示すトランジスタ
Ｑ7 に代えて、オン抵抗値が十分に高いトランジスタＱ
8 を用い、このゲート入力を電源電圧ＶCCに固定したほ
かは、図１に示したものと同様の構成が採用されてい
る。
【００５９】この実施例によれば、トランジスタＱ8 は
オン抵抗が十分に高いため、オフ抵抗も極めて高くな
り、これが実施例２の高抵抗素子Ｈを用いた場合と略同
様の機能を持ち、しかも同様の動作となり、かかるオン
抵抗の高いトランジスタＱ8 によって負クランプおよび
シャントの両方の特性を、共に良好なものとすることが
できる。
オン抵抗が十分に高いため、オフ抵抗も極めて高くな
り、これが実施例２の高抵抗素子Ｈを用いた場合と略同
様の機能を持ち、しかも同様の動作となり、かかるオン
抵抗の高いトランジスタＱ8 によって負クランプおよび
シャントの両方の特性を、共に良好なものとすることが
できる。
【００６０】なお、上記各実施例では負のクランプを実
現するのに必要な定電圧発生回路ＲＶＯに基準電圧発生
素子としてダイオード接続のトランジスタＱ61〜Ｑ6nを
用いた場合を示したが、この基準電圧発生素子として負
のクランプ機能をもつ他の回路を用いることも任意であ
る。
現するのに必要な定電圧発生回路ＲＶＯに基準電圧発生
素子としてダイオード接続のトランジスタＱ61〜Ｑ6nを
用いた場合を示したが、この基準電圧発生素子として負
のクランプ機能をもつ他の回路を用いることも任意であ
る。
【００６１】また、上記各実施例ではトランジスタＱ1
〜Ｑ8 としてＮチャネルトランジスタを用いたものを示
したが、一部または全部にＰチャネルトランジスタを用
いてもよい。さらに、シャント機能を果すために必要な
抵抗手段として、上記実施例で述べた以外の他の任意の
回路を用いてもよい。
〜Ｑ8 としてＮチャネルトランジスタを用いたものを示
したが、一部または全部にＰチャネルトランジスタを用
いてもよい。さらに、シャント機能を果すために必要な
抵抗手段として、上記実施例で述べた以外の他の任意の
回路を用いてもよい。
【００６２】
【発明の効果】以上のように、請求項１の発明によれ
ば、半導体集積回路装置を構成するバイアス発生回路の
出力端および接地間にクランプ用トランジスタを接続
し、該クランプ用トランジスタのゲートおよび上記接地
間に基準電圧発生素子を接続して、さらに、上記クラン
プ用トランジスタのゲートに、該ゲート電位が基板電位
に抜けるのを防止する抵抗手段を接続するとともに、上
記クランプ用トランジスタのゲートと電源との間にコン
デンサを接続するように構成したので、基板電位が所定
の値よりも高くなった時や電源投入時に接地電位よりも
高い時に、抵抗値のばらつきに関係なく高性能にクラン
プ機能を果すことができるとともに、通常動作時におけ
る基板電位の下がり過ぎを防止できるものが得られる効
果がある。
ば、半導体集積回路装置を構成するバイアス発生回路の
出力端および接地間にクランプ用トランジスタを接続
し、該クランプ用トランジスタのゲートおよび上記接地
間に基準電圧発生素子を接続して、さらに、上記クラン
プ用トランジスタのゲートに、該ゲート電位が基板電位
に抜けるのを防止する抵抗手段を接続するとともに、上
記クランプ用トランジスタのゲートと電源との間にコン
デンサを接続するように構成したので、基板電位が所定
の値よりも高くなった時や電源投入時に接地電位よりも
高い時に、抵抗値のばらつきに関係なく高性能にクラン
プ機能を果すことができるとともに、通常動作時におけ
る基板電位の下がり過ぎを防止できるものが得られる効
果がある。
【００６３】請求項２の発明によれば、抵抗手段を、パ
ワーオンリセット信号によって電源投入時には高抵抗
で、一定時間経過後に低抵抗となるトランジスタとする
ように構成したので、電源投入時に半導体集積回路装置
の基板電位を、パワーオンリセット信号を用いて確実に
接地電位に引き込むことができるものが得られる効果が
ある。
ワーオンリセット信号によって電源投入時には高抵抗
で、一定時間経過後に低抵抗となるトランジスタとする
ように構成したので、電源投入時に半導体集積回路装置
の基板電位を、パワーオンリセット信号を用いて確実に
接地電位に引き込むことができるものが得られる効果が
ある。
【００６４】請求項３の発明によれば、抵抗手段を、電
源投入時および電源投入後に抵抗値の大きい高抵抗素子
とするように構成したので、高抵抗素子を用いて通常動
作時における基板電位の下がり過ぎを防止でき、かつ電
源投入時に基板電位を速やかに接地電位に引き込むこと
ができるものが得られる効果がある。
源投入時および電源投入後に抵抗値の大きい高抵抗素子
とするように構成したので、高抵抗素子を用いて通常動
作時における基板電位の下がり過ぎを防止でき、かつ電
源投入時に基板電位を速やかに接地電位に引き込むこと
ができるものが得られる効果がある。
【００６５】請求項４の発明によれば、バイアス発生回
路は、抵抗手段を、ゲートに電源が接続されて、オン抵
抗が十分に大きいトランジスタとするように構成したの
で、常時オンとなるトランジスタを抵抗手段として用い
ても、通常動作時における基板電位の下がり過ぎの防止
と、電源投入時における基板電位の接地電位への速やか
な下降をそれぞれ実現できるものが得られる効果があ
る。
路は、抵抗手段を、ゲートに電源が接続されて、オン抵
抗が十分に大きいトランジスタとするように構成したの
で、常時オンとなるトランジスタを抵抗手段として用い
ても、通常動作時における基板電位の下がり過ぎの防止
と、電源投入時における基板電位の接地電位への速やか
な下降をそれぞれ実現できるものが得られる効果があ
る。
【００６６】請求項５の発明によれば、基準電圧発生素
子をダイオード接続されたトランジスタとするように構
成したので、半導体集積回路装置内のトランジスタを利
用して、負のクランプを実現する定電圧発生回路を容易
に形成できるものが得られる効果がある。
子をダイオード接続されたトランジスタとするように構
成したので、半導体集積回路装置内のトランジスタを利
用して、負のクランプを実現する定電圧発生回路を容易
に形成できるものが得られる効果がある。
【図１】 この発明の一実施例による基板バイアス発生
回路を示す回路図である。
回路を示す回路図である。
【図２】 図１における基板バイアス発生回路各部にお
ける電源投入時の電位変化を示す電位特性図である。
ける電源投入時の電位変化を示す電位特性図である。
【図３】 この発明の他の実施例によるバイアス発生回
路を示す回路図である。
路を示す回路図である。
【図４】 この発明の他の実施例によるバイアス発生回
路を示す回路図である。
路を示す回路図である。
【図５】 従来の基板バイアス発生回路を示す回路図で
ある。
ある。
【図６】 図５における基板電位の変化を示す電位特性
図である。
図である。
ＢＶＯ バイアス発生回路、Ｑ5 クランプ用トランジ
スタ、Ｑ61〜Ｑ6n トランジスタ（基準電圧発生素
子）、Ｑ7 ，Ｑ8 トランジスタ（抵抗手段）、Ｈ高抵
抗素子（抵抗手段）、ＣV コンデンサ。
スタ、Ｑ61〜Ｑ6n トランジスタ（基準電圧発生素
子）、Ｑ7 ，Ｑ8 トランジスタ（抵抗手段）、Ｈ高抵
抗素子（抵抗手段）、ＣV コンデンサ。
Claims (5)
- 【請求項１】 半導体集積回路装置に設けられたバイア
ス発生回路と、該バイアス発生回路の出力端および接地
間にソースおよびドレインが接続されたクランプ用トラ
ンジスタと、該クランプ用トランジスタのゲートおよび
上記接地間に接続された基準電圧発生素子と、上記クラ
ンプ用トランジスタのゲートに接続されて、該ゲート電
位が基板電位に抜けるのを防止する抵抗手段と、上記ク
ランプ用トランジスタのゲートと電源との間に接続され
たコンデンサとを備えた基板バイアス発生回路。 - 【請求項２】 上記抵抗手段を、パワーオンリセット信
号によって電源投入時に高抵抗となり、一定時間経過後
に低抵抗となるトランジスタで構成したことを特徴とす
る請求項１に記載の基板バイアス発生回路。 - 【請求項３】 上記抵抗手段を、電源投入時および電源
投入後に抵抗値が大きい高抵抗素子で構成したことを特
徴とする請求項１に記載の基板バイアス発生回路。 - 【請求項４】 上記抵抗手段を、ゲートに電源が接続さ
れて、オン抵抗が十分に大きいトランジスタで構成した
ことを特徴とする請求項１に記載の基板バイアス発生回
路。 - 【請求項５】 上記基準電圧発生素子を、ダイオード接
続されたトランジスタで構成したことを特徴とする請求
項１に記載の基板バイアス発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7005115A JPH08195478A (ja) | 1995-01-17 | 1995-01-17 | 基板バイアス発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7005115A JPH08195478A (ja) | 1995-01-17 | 1995-01-17 | 基板バイアス発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08195478A true JPH08195478A (ja) | 1996-07-30 |
Family
ID=11602344
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7005115A Pending JPH08195478A (ja) | 1995-01-17 | 1995-01-17 | 基板バイアス発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08195478A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100727436B1 (ko) * | 2000-06-30 | 2007-06-13 | 주식회사 하이닉스반도체 | 반도체메모리 장치의 기준전압 안정화 회로 |
-
1995
- 1995-01-17 JP JP7005115A patent/JPH08195478A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100727436B1 (ko) * | 2000-06-30 | 2007-06-13 | 주식회사 하이닉스반도체 | 반도체메모리 장치의 기준전압 안정화 회로 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040316 |