JP3258675B2 - 基板バイアス電圧検出回路 - Google Patents
基板バイアス電圧検出回路Info
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- 239000000758 substrate Substances 0.000 title claims description 60
- 238000001514 detection method Methods 0.000 title claims description 29
- 230000004044 response Effects 0.000 claims description 5
- 238000000034 method Methods 0.000 description 10
- 230000002093 peripheral effect Effects 0.000 description 9
- 230000003071 parasitic effect Effects 0.000 description 8
- 238000010586 diagram Methods 0.000 description 5
- 230000008901 benefit Effects 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 3
- 238000013459 approach Methods 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 2
- 238000010276 construction Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 230000007704 transition Effects 0.000 description 2
- 239000000872 buffer Substances 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 238000010304 firing Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000005055 memory storage Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/143—Detection of memory cassette insertion or removal; Continuity checks of supply or ground lines; Detection of supply variations, interruptions or levels ; Switching between alternative supplies
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/205—Substrate bias-voltage generators
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- G11C5/146—Substrate bias generators
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Description
【０００１】
【産業上の利用分野】本発明は集積回路の分野に係わ
り、更に詳細にはバイアス電圧の水準を検出するための
回路に関する。
り、更に詳細にはバイアス電圧の水準を検出するための
回路に関する。
【０００２】
【従来の技術】最新の多くの集積回路は、相補的酸化金
属半導体（ＣＭＯＳ）技術を用いて製造されており、こ
こではｐチャンネルおよびｎチャンネルＭＯＳトランジ
スタの両方が同一の半導体チップの上に形成されてい
る。ＣＭＯＳ技術は、バイポーラまたはｎチャンネルＭ
ＯＳのようなその他の技術と比較して、良好な性能と少
ない電力消費とを実現している。しかしながら、良く知
られているようにＣＭＯＳ構造は別のｐ型およびｎ型構
造で形成された寄生サイリスタ、またはＳＣＲをも有し
ている。もしもＣＭＯＳ集積回路が寄生ＳＣＲの点弧電
圧以上の電圧に曝されると、ラッチアップ状態が発生し
得る。一度構造がラッチアップ状態となると、破壊量を
越える量の電流がＳＣＲを通って流されて、多くの場合
集積回路に損傷を与える。
属半導体（ＣＭＯＳ）技術を用いて製造されており、こ
こではｐチャンネルおよびｎチャンネルＭＯＳトランジ
スタの両方が同一の半導体チップの上に形成されてい
る。ＣＭＯＳ技術は、バイポーラまたはｎチャンネルＭ
ＯＳのようなその他の技術と比較して、良好な性能と少
ない電力消費とを実現している。しかしながら、良く知
られているようにＣＭＯＳ構造は別のｐ型およびｎ型構
造で形成された寄生サイリスタ、またはＳＣＲをも有し
ている。もしもＣＭＯＳ集積回路が寄生ＳＣＲの点弧電
圧以上の電圧に曝されると、ラッチアップ状態が発生し
得る。一度構造がラッチアップ状態となると、破壊量を
越える量の電流がＳＣＲを通って流されて、多くの場合
集積回路に損傷を与える。
【０００３】与えられた集積回路がラッチアップになる
傾向を軽減するための多くの技術が今まで使用されてき
た。この様な技術のひとつは、集積回路に具備されてい
る接地またはコモン電位よりさらに負側の基板バイアス
を用意することである。もちろんこの様な負の基板バイ
アスはまた別の理由からも有用であって、エンハンス型
ｎチャンネルＭＯＳトランジスタの閾値電圧を上げるこ
とに依って集積回路の性能を改善できる。しかしなが
ら、負の基板バイアスが存在すれば寄生ＳＣＲ内の寄生
バイポーラトランジスタの中のどのベース・エミッタ接
合も、集積回路に供給される電圧が程良い範囲で変化す
る場合には、決して順方向バイアスとはならないことを
保障している。寄生バイポーラトランジスタのベース・
エミッタ接合部が順方向バイアス状態にならなければ、
寄生ＳＣＲのラッチアップも発生し得ない。
傾向を軽減するための多くの技術が今まで使用されてき
た。この様な技術のひとつは、集積回路に具備されてい
る接地またはコモン電位よりさらに負側の基板バイアス
を用意することである。もちろんこの様な負の基板バイ
アスはまた別の理由からも有用であって、エンハンス型
ｎチャンネルＭＯＳトランジスタの閾値電圧を上げるこ
とに依って集積回路の性能を改善できる。しかしなが
ら、負の基板バイアスが存在すれば寄生ＳＣＲ内の寄生
バイポーラトランジスタの中のどのベース・エミッタ接
合も、集積回路に供給される電圧が程良い範囲で変化す
る場合には、決して順方向バイアスとはならないことを
保障している。寄生バイポーラトランジスタのベース・
エミッタ接合部が順方向バイアス状態にならなければ、
寄生ＳＣＲのラッチアップも発生し得ない。
【０００４】この様な負の基板バイアスは外部供給電源
から集積回路に供給される電圧を使って用意される；こ
の様な外部供給電源を必要とすることは多くの集積回路
使用者にとって好ましいことではないが、これはこの様
な電源供給を準備するために必要とされる装置価格が上
昇するからである。従って、チップの接地電位よりも低
い電圧で基板バイアスを実現するために、ここで提出さ
れた方法は充電ポンプを使用することである。基板バイ
アスを提供するための充電ポンプの例は、合衆国特許第
４，５８５，９５４号、１９８６年４月２９日発行、合
衆国特許第４，６２８，２１５号、１９８６年１２月９
日発行、および合衆国特許第４，６３１，４２１号、１
９８６年１２月２３日発行に記述されており、これら全
てはテキサス・インスツルメンツに委譲されていて、こ
こでも参照されている。基板バイアスが外部からチップ
に供給されていようとまたチップ上で生成されていよう
と、なんらかの理由で基板バイアスが失われると、集積
回路はラッチアップ状態に入りやすくなる。
から集積回路に供給される電圧を使って用意される；こ
の様な外部供給電源を必要とすることは多くの集積回路
使用者にとって好ましいことではないが、これはこの様
な電源供給を準備するために必要とされる装置価格が上
昇するからである。従って、チップの接地電位よりも低
い電圧で基板バイアスを実現するために、ここで提出さ
れた方法は充電ポンプを使用することである。基板バイ
アスを提供するための充電ポンプの例は、合衆国特許第
４，５８５，９５４号、１９８６年４月２９日発行、合
衆国特許第４，６２８，２１５号、１９８６年１２月９
日発行、および合衆国特許第４，６３１，４２１号、１
９８６年１２月２３日発行に記述されており、これら全
てはテキサス・インスツルメンツに委譲されていて、こ
こでも参照されている。基板バイアスが外部からチップ
に供給されていようとまたチップ上で生成されていよう
と、なんらかの理由で基板バイアスが失われると、集積
回路はラッチアップ状態に入りやすくなる。
【０００５】
【発明の目的】従って本発明のひとつの目的は、適切な
基板バイアスの喪失を検出するための回路を提供するこ
とである。
基板バイアスの喪失を検出するための回路を提供するこ
とである。
【０００６】本発明の更に別の目的は、この様な回路を
ＶＬＳＩ集積回路のチップ上に提供することである。
ＶＬＳＩ集積回路のチップ上に提供することである。
【０００７】本発明の更に別の目的は、検出される基板
バイアスのレベルが、トランジスタの寸法またはチャン
ネル幅／長さ比に強く依存しない様な回路を提供するこ
とである。
バイアスのレベルが、トランジスタの寸法またはチャン
ネル幅／長さ比に強く依存しない様な回路を提供するこ
とである。
【０００８】本発明の更に別の目的は、適切な基板バイ
アスの喪失に応じて、チップの部分から供給電源電圧を
取り除くためのチップ登載回路を備えた集積回路を提供
することである。
アスの喪失に応じて、チップの部分から供給電源電圧を
取り除くためのチップ登載回路を備えた集積回路を提供
することである。
【０００９】本発明の別の目的および長所は本技術分野
で通常の技量を有する者には、添付図を用いてなされる
以下の明細書を参照することにより明らかと思われる。
で通常の技量を有する者には、添付図を用いてなされる
以下の明細書を参照することにより明らかと思われる。
【００１０】
【発明の要約】本発明は、基板バイアス電圧を例えば接
地電位の様な基準電位と比較するための基板バイアス検
出回路に集約できる。第一トランジスタのソースは基板
に接続されており、そのゲートおよびドレインは共に電
源供給電圧でバイアスされている負荷装置に接続されて
いる。第一トランジスタのドレインは反転器に接続さ
れ、この反転器ではプルダウントランジスタのソースが
基準電位に接続されており、この基準電位に対して基板
バイアスが比較される。もしも基板バイアスが基準電位
に十分近い値に近付くと、プルダウントランジスタが導
通となって、信号を発生する。第一トランジスタとプル
ダウントランジスタとの閾値電圧は、互いに違っていて
回路が信号を発生する電圧を調整している。
地電位の様な基準電位と比較するための基板バイアス検
出回路に集約できる。第一トランジスタのソースは基板
に接続されており、そのゲートおよびドレインは共に電
源供給電圧でバイアスされている負荷装置に接続されて
いる。第一トランジスタのドレインは反転器に接続さ
れ、この反転器ではプルダウントランジスタのソースが
基準電位に接続されており、この基準電位に対して基板
バイアスが比較される。もしも基板バイアスが基準電位
に十分近い値に近付くと、プルダウントランジスタが導
通となって、信号を発生する。第一トランジスタとプル
ダウントランジスタとの閾値電圧は、互いに違っていて
回路が信号を発生する電圧を調整している。
【００１１】検出回路からの出力は、同一チップ上の、
チップ登載電圧調整／駆動回路を含むその他の回路を不
能化するために使用される。この方法に依って、基板バ
イアス喪失時に於ける多くの集積回路がラッチアップと
なる危険が軽減出来る。
チップ登載電圧調整／駆動回路を含むその他の回路を不
能化するために使用される。この方法に依って、基板バ
イアス喪失時に於ける多くの集積回路がラッチアップと
なる危険が軽減出来る。
【００１２】
【実施例】図１には発明の提出された実施例に基づくバ
イアス検出回路１の構成が詳細に示されている。検出回
路１は入力として、検出される電圧およびバイアス電圧
を受けとる。この例では、検出対象電圧は基板バイアス
電圧Ｖbbであって、トランジスタ２のソースに入力され
る。バイアス電圧としては、この例では正の電源供給電
圧Ｖdd、とコモンまたは接地電位Ｖssがある。この例で
は、基板バイアスＶbbの望ましい電位はＶss以下である
（例えば−２．０Ｖ程度の値である。）従来型ＣＭＯＳ
構造の技術分野ので良く知られているように、このよう
な負の基板バイアスは有用であって、ＣＭＯＳ構造に寄
生しているＳＣＲがラッチ状態に陥り難くする。検出回
路１は線路ＶＢＢＯ 上にひとつの出力を有し、これは
基板バイアスＶbbが電位Ｖss以上の時に論理高レベルと
なり、ＶbbがＶss以下の時に論理低レベルとなる。以下
に既述されるように検出回路１が線路ＶＢＢＯ 上に生
成する信号は同一集積回路上のその他の回路をシャット
ダウンして、これらの回路が十分な基板バイアスが不足
することによりラッチアップ状態に入ってしまうことを
防止している。
イアス検出回路１の構成が詳細に示されている。検出回
路１は入力として、検出される電圧およびバイアス電圧
を受けとる。この例では、検出対象電圧は基板バイアス
電圧Ｖbbであって、トランジスタ２のソースに入力され
る。バイアス電圧としては、この例では正の電源供給電
圧Ｖdd、とコモンまたは接地電位Ｖssがある。この例で
は、基板バイアスＶbbの望ましい電位はＶss以下である
（例えば−２．０Ｖ程度の値である。）従来型ＣＭＯＳ
構造の技術分野ので良く知られているように、このよう
な負の基板バイアスは有用であって、ＣＭＯＳ構造に寄
生しているＳＣＲがラッチ状態に陥り難くする。検出回
路１は線路ＶＢＢＯ 上にひとつの出力を有し、これは
基板バイアスＶbbが電位Ｖss以上の時に論理高レベルと
なり、ＶbbがＶss以下の時に論理低レベルとなる。以下
に既述されるように検出回路１が線路ＶＢＢＯ 上に生
成する信号は同一集積回路上のその他の回路をシャット
ダウンして、これらの回路が十分な基板バイアスが不足
することによりラッチアップ状態に入ってしまうことを
防止している。
【００１３】検出回路１に於て、ｎチャンネルトランジ
スタ２のソースは基板端子Ｖｂｂに接続されている。ト
ランジスタ２のゲートはそのドレインに接続され、それ
ぞれのｐチャンネルトランジスタ６のドレインに接続さ
れている。ｐチャンネルトランジスタ６のソースはＶdd
に接続され、そしてゲートはトランジスタ２のプルアッ
プ負荷となっている。トランジスタ２および６はｎチャ
ンネルトランジスタ４とｐチャンネルトランジスタ８の
ゲートに接続されている。ｎチャンネルトランジスタ４
およびｐチャンネルトランジスタ８はｎチャンネルトラ
ンジスタ４のソースがＶssにバイアスされた反転器とな
るように接続されている。ｐチャンネル負荷トランジス
タ８のソースはＶddに接続され、トランジスタ４および
８のドレインは互いに接続されている。反転器１０の入
力はトランジスタ４および８のドレインに接続されてお
り、その出力は線路ＶＢＢＯ を駆動し、検出回路１の
出力結果が希望する論理結果を表わすようにしている。
（すなわち線路ＶＢＢＯは、十分な基板バイアスが失わ
れた状態を高論理レベルで示す。）反転器１１の入力は
反転器１０の出力に接続され、線路ＶＢＢＯ 上に信号
を出力するがこれは線路ＶＢＢＯ 上の信号を反転した
ものであって、Ｖbbが喪失したことを低論理レベルで示
している。
スタ２のソースは基板端子Ｖｂｂに接続されている。ト
ランジスタ２のゲートはそのドレインに接続され、それ
ぞれのｐチャンネルトランジスタ６のドレインに接続さ
れている。ｐチャンネルトランジスタ６のソースはＶdd
に接続され、そしてゲートはトランジスタ２のプルアッ
プ負荷となっている。トランジスタ２および６はｎチャ
ンネルトランジスタ４とｐチャンネルトランジスタ８の
ゲートに接続されている。ｎチャンネルトランジスタ４
およびｐチャンネルトランジスタ８はｎチャンネルトラ
ンジスタ４のソースがＶssにバイアスされた反転器とな
るように接続されている。ｐチャンネル負荷トランジス
タ８のソースはＶddに接続され、トランジスタ４および
８のドレインは互いに接続されている。反転器１０の入
力はトランジスタ４および８のドレインに接続されてお
り、その出力は線路ＶＢＢＯ を駆動し、検出回路１の
出力結果が希望する論理結果を表わすようにしている。
（すなわち線路ＶＢＢＯは、十分な基板バイアスが失わ
れた状態を高論理レベルで示す。）反転器１１の入力は
反転器１０の出力に接続され、線路ＶＢＢＯ 上に信号
を出力するがこれは線路ＶＢＢＯ 上の信号を反転した
ものであって、Ｖbbが喪失したことを低論理レベルで示
している。
【００１４】検出回路１がＶbb喪失信号を線路ＶＢＢＯ
上に出力するためのＶbbの閾値電圧はＶssよりある程
度低いレベルであることが望ましい。この様にすること
によって、基板電圧が変化して寄生ＳＣＲ内部の一つの
トランジスタのベース・エミッタ接合電圧が順方向バイ
アスされる電圧に達するよりも十分前に、集積回路の残
りの部分が不活性化するように出来る。検出電圧は好適
にＶssに近い値とし、検出回路１ラッチアップが発生し
そうな条件のみに応答して、大規模集積回路ではしばし
ば発生する雑音やその他の過渡状態には応答しないよう
にしている。検出回路１がトリップするレベルは、本実
施例ではトランジスタ２と４との間の閾値電圧の差で設
定されている。本実施例では、Ｖbbが接続されているト
ランジスタ２の閾値電圧は、Ｖssが接続されているトラ
ンジスタ４の閾値電圧よりも高い。例えばトランジスタ
２の閾値電圧Ｖｔ２は＋０．８ボルト程度であり（−
２．０ボルトのＶbbを基準に測定して）、そしてトラン
ジスタ４の閾値Ｖｔ４は＋０．５ボルト程度であって、
これらの間に０．３ボルト程度の差を作り出している。
上に出力するためのＶbbの閾値電圧はＶssよりある程
度低いレベルであることが望ましい。この様にすること
によって、基板電圧が変化して寄生ＳＣＲ内部の一つの
トランジスタのベース・エミッタ接合電圧が順方向バイ
アスされる電圧に達するよりも十分前に、集積回路の残
りの部分が不活性化するように出来る。検出電圧は好適
にＶssに近い値とし、検出回路１ラッチアップが発生し
そうな条件のみに応答して、大規模集積回路ではしばし
ば発生する雑音やその他の過渡状態には応答しないよう
にしている。検出回路１がトリップするレベルは、本実
施例ではトランジスタ２と４との間の閾値電圧の差で設
定されている。本実施例では、Ｖbbが接続されているト
ランジスタ２の閾値電圧は、Ｖssが接続されているトラ
ンジスタ４の閾値電圧よりも高い。例えばトランジスタ
２の閾値電圧Ｖｔ２は＋０．８ボルト程度であり（−
２．０ボルトのＶbbを基準に測定して）、そしてトラン
ジスタ４の閾値Ｖｔ４は＋０．５ボルト程度であって、
これらの間に０．３ボルト程度の差を作り出している。
【００１５】動作中はｐチャンネルトランジスタ６は、
そのゲートがＶssにバイアスされているので導通状態に
ある、またこれはトランジスタ２をも導通状態とするよ
うにゲートおよびドレインにバイアスをかける。トラン
ジスタ２がトランジスタ６よりも大きな幅対長さ（Ｗ／
Ｌ）比を有するようにし、両方のトランジスタが導通状
態の時にトランジスタ２および６を流れる直流電流が最
少となるようにするのが好ましい。例えばｎチャンネル
トランジスタ２のＷ／Ｌ比は１００程度であるが、ｐチ
ャンネルトランジスタ６のＷ／Ｌ比は０．００５程度で
ある。従って、トランジスタ２および６のドレインでの
電圧は、トランジスタ２を通して低位に引き下げられ、
これはトランジスタ２が非導通になるレベルに達するま
で継続する。これはＶbbよりも、ほぼ閾値電圧Ｖt2だけ
上の値である。従ってトランジスタ４および８ゲートで
の電圧はほぼＶbb＋Ｖt2である。
そのゲートがＶssにバイアスされているので導通状態に
ある、またこれはトランジスタ２をも導通状態とするよ
うにゲートおよびドレインにバイアスをかける。トラン
ジスタ２がトランジスタ６よりも大きな幅対長さ（Ｗ／
Ｌ）比を有するようにし、両方のトランジスタが導通状
態の時にトランジスタ２および６を流れる直流電流が最
少となるようにするのが好ましい。例えばｎチャンネル
トランジスタ２のＷ／Ｌ比は１００程度であるが、ｐチ
ャンネルトランジスタ６のＷ／Ｌ比は０．００５程度で
ある。従って、トランジスタ２および６のドレインでの
電圧は、トランジスタ２を通して低位に引き下げられ、
これはトランジスタ２が非導通になるレベルに達するま
で継続する。これはＶbbよりも、ほぼ閾値電圧Ｖt2だけ
上の値である。従ってトランジスタ４および８ゲートで
の電圧はほぼＶbb＋Ｖt2である。
【００１６】電圧Ｖbb＋Ｖt2は、この実施例ではｐチャ
ンネルトランジスタ８を導通させるのに十分低い値であ
る。トランジスタ８は好適にトランジスタ４に比べて小
さなＷ／Ｌ比を有している；例えばトランジスタ８のＷ
／Ｌ比は０．０５程度であり、トランジスタ４のＷ／Ｌ
比は２０程度である。もちろんトランジスタ４はそのゲ
ート電圧がＶssから、その閾値電圧Ｖt4だけ大きな値と
なると導通する。トランジスタ４のゲート電圧はＶbb＋
Ｖt2なので、トランジスタ４は下記の式が満足されると
導通する：
ンネルトランジスタ８を導通させるのに十分低い値であ
る。トランジスタ８は好適にトランジスタ４に比べて小
さなＷ／Ｌ比を有している；例えばトランジスタ８のＷ
／Ｌ比は０．０５程度であり、トランジスタ４のＷ／Ｌ
比は２０程度である。もちろんトランジスタ４はそのゲ
ート電圧がＶssから、その閾値電圧Ｖt4だけ大きな値と
なると導通する。トランジスタ４のゲート電圧はＶbb＋
Ｖt2なので、トランジスタ４は下記の式が満足されると
導通する：
【数１】（Ｖbb＋Ｖt2）−Ｖss＞Ｖt4
【００１７】これを変形すると次の通りとなる：
【数２】Ｖbb−Ｖss＞Ｖt4−Ｖt2
【００１８】図２は図１に示す、基板バイアス検出回路
１の直流遷移特性を示す。図２に示されるように、Ｖss
より十分低い正常のＶbbバイアスＶbb（ＮＯＭ）（例え
ば−２．０ボルト）では、線路ＶＢＢＯ は高論理レベ
ルにあって、基板バイアスが十分であることを示してい
る。回路のトリップ点は、先に述べたように、Ｖt4−Ｖ
t2の値である。Ｖbbがこの電圧レベル以下の場合は、線
路ＶＢＢＯ は高論理レベルである；この電圧を越える
と回路１は動作して、反転器１１の出力である線路ＶＢ
ＢＯ 上に論理低信号を出現させる。もちろん、反転器
１０の出力である線路ＶＢＢＯ 上の論理状態は線路Ｖ
ＢＢＯ 上の論理状態と相補的となり、これは図１に示
されている。
１の直流遷移特性を示す。図２に示されるように、Ｖss
より十分低い正常のＶbbバイアスＶbb（ＮＯＭ）（例え
ば−２．０ボルト）では、線路ＶＢＢＯ は高論理レベ
ルにあって、基板バイアスが十分であることを示してい
る。回路のトリップ点は、先に述べたように、Ｖt4−Ｖ
t2の値である。Ｖbbがこの電圧レベル以下の場合は、線
路ＶＢＢＯ は高論理レベルである；この電圧を越える
と回路１は動作して、反転器１１の出力である線路ＶＢ
ＢＯ 上に論理低信号を出現させる。もちろん、反転器
１０の出力である線路ＶＢＢＯ 上の論理状態は線路Ｖ
ＢＢＯ 上の論理状態と相補的となり、これは図１に示
されている。
【００１９】先に記述した検出回路１の例に於て、Ｖt2
はＶt4よりも３００ｍＶ大きいので、トランジスタ４は
Ｖbbがほぼ−０．３ボルト（Ｖss＝０．０ボルト）とな
ると、導通するであろう。トランジスタ４はトランジス
タ８よりも十分大きいので、トランジスタ４及び８のド
レイン、従って反転器１０の入力はトランジスタ４によ
ってＶssまで引き下げられるであろう。順に、高論理レ
ベルが反転器１０によってその出力線路ＶＢＢＯ 上に
出現され、低論理レベルが反転器１１によってその出力
線路ＶＢＢＯ 上に出現される。
はＶt4よりも３００ｍＶ大きいので、トランジスタ４は
Ｖbbがほぼ−０．３ボルト（Ｖss＝０．０ボルト）とな
ると、導通するであろう。トランジスタ４はトランジス
タ８よりも十分大きいので、トランジスタ４及び８のド
レイン、従って反転器１０の入力はトランジスタ４によ
ってＶssまで引き下げられるであろう。順に、高論理レ
ベルが反転器１０によってその出力線路ＶＢＢＯ 上に
出現され、低論理レベルが反転器１１によってその出力
線路ＶＢＢＯ 上に出現される。
【００２０】図３には機能集積回路とともにチップ上に
登載され、検出回路１に応答して動作する内部安定化電
源装置を示す。図３は例えば、動的任意書き込み読み取
りメモリ（ｄＲＡＭ）のようなメモリ装置へ電源を供給
するチップ登載電源装置の例をブロック形式で示す。こ
の様な装置では、装置のいくつかの部分にバイアスをか
けるのが好適である。例えばメモリ蓄積アレイおよび検
出増幅器（図３にブロック２５として示す）に対して、
入力、クロックおよび出力バッファや、周辺回路２７の
様な、装置の残り部分に実施されているバイアスより低
い値でバイアスするのが好適である。図３の例の、回路
の各々のグループ（アレイ２５および周辺回路２７）に
対しては、外部供給電源Ｖddが単独で供給されており、
安定化電源駆動装置にバイアスをかけている、そして直
接アレイ２５または周辺回路２７にバイアスをかけるこ
とは無い。
登載され、検出回路１に応答して動作する内部安定化電
源装置を示す。図３は例えば、動的任意書き込み読み取
りメモリ（ｄＲＡＭ）のようなメモリ装置へ電源を供給
するチップ登載電源装置の例をブロック形式で示す。こ
の様な装置では、装置のいくつかの部分にバイアスをか
けるのが好適である。例えばメモリ蓄積アレイおよび検
出増幅器（図３にブロック２５として示す）に対して、
入力、クロックおよび出力バッファや、周辺回路２７の
様な、装置の残り部分に実施されているバイアスより低
い値でバイアスするのが好適である。図３の例の、回路
の各々のグループ（アレイ２５および周辺回路２７）に
対しては、外部供給電源Ｖddが単独で供給されており、
安定化電源駆動装置にバイアスをかけている、そして直
接アレイ２５または周辺回路２７にバイアスをかけるこ
とは無い。
【００２１】図３に於て、装置は従来型帯域ギャップ電
圧基準発生回路２０を有するが、これは安定な基準電圧
を発生するためのものである。本技術分野ではこの様な
帯域ギャップ電圧基準発生回路は多く知られているの
で、帯域ギャップ回路２０についてはここではこれ以上
記述しない。帯域ギャップ電圧基準発生回路２０の出力
は基準電圧ＶREFであって、これは電圧かけ算回路２１
に入力される。電圧かけ算回路２１は従来から多数存在
する構成法のひとつで作られたものであって、この例で
は電圧ＶREFに基いて二つの出力電圧ＶAとＶPとを生成
する。例えば線路ＶA上の電圧は３．３ボルト程度、一
方線路ＶP上の電圧は４．０ボルト程度である。
圧基準発生回路２０を有するが、これは安定な基準電圧
を発生するためのものである。本技術分野ではこの様な
帯域ギャップ電圧基準発生回路は多く知られているの
で、帯域ギャップ回路２０についてはここではこれ以上
記述しない。帯域ギャップ電圧基準発生回路２０の出力
は基準電圧ＶREFであって、これは電圧かけ算回路２１
に入力される。電圧かけ算回路２１は従来から多数存在
する構成法のひとつで作られたものであって、この例で
は電圧ＶREFに基いて二つの出力電圧ＶAとＶPとを生成
する。例えば線路ＶA上の電圧は３．３ボルト程度、一
方線路ＶP上の電圧は４．０ボルト程度である。
【００２２】ＶAおよびＶP線路上の電圧は各々二つの駆
動回路に接続されている。出力駆動回路２２Aおよび２
２P、電力アレイ２５および周辺回路２７はそれぞれ、
運転動作中のものであり、待機駆動回路２４Aおよび２
４P、バイアスアレイ２５および周辺回路２７はそれぞ
れ、回路が待機状態のときのものである。アレイ２５お
よび周辺回路２７はまた、基板ポンプ２９から供給され
る基板バイアスＶbbを有する。基板ポンプ２９は、従来
から多数存在する構成方法のいずれかひとつに従って構
成されたものであって、Ｖssよりも低いバイアス電圧を
発生させるためのものである。従来型基板ポンプの例
は、合衆国特許第４，５８５，９５４号、１９８６年４
月２９日発行、合衆国特許第４，６２８，２１５号、１
９８６年１２月９日発行、および合衆国特許第４，６３
１，４２１号、１９８６年１２月２３日発行に記述され
ており、これら全てはテキサス・インスツルメンツに委
譲されていて、ここでも参照されている。これとは別に
Ｖbbを集積回路の外部端子から供給することも出来る。
Ｖbb電圧は基板バイアス検出回路１にも同様に接続され
ており、この電圧が検出されてＶssに対して、先に述べ
た式で比較できるようになっている。
動回路に接続されている。出力駆動回路２２Aおよび２
２P、電力アレイ２５および周辺回路２７はそれぞれ、
運転動作中のものであり、待機駆動回路２４Aおよび２
４P、バイアスアレイ２５および周辺回路２７はそれぞ
れ、回路が待機状態のときのものである。アレイ２５お
よび周辺回路２７はまた、基板ポンプ２９から供給され
る基板バイアスＶbbを有する。基板ポンプ２９は、従来
から多数存在する構成方法のいずれかひとつに従って構
成されたものであって、Ｖssよりも低いバイアス電圧を
発生させるためのものである。従来型基板ポンプの例
は、合衆国特許第４，５８５，９５４号、１９８６年４
月２９日発行、合衆国特許第４，６２８，２１５号、１
９８６年１２月９日発行、および合衆国特許第４，６３
１，４２１号、１９８６年１２月２３日発行に記述され
ており、これら全てはテキサス・インスツルメンツに委
譲されていて、ここでも参照されている。これとは別に
Ｖbbを集積回路の外部端子から供給することも出来る。
Ｖbb電圧は基板バイアス検出回路１にも同様に接続され
ており、この電圧が検出されてＶssに対して、先に述べ
た式で比較できるようになっている。
【００２３】各々の駆動回路２２および２４は、関連す
る線路ＶAおよびＶPから電圧を受信する一方、検出回路
１から線路ＶＢＢＯ 経由でも信号を受信する。この例
では先に記述したように、線路ＶＢＢＯ はＶssを基準
に測定された基板バイアスＶbbが十分でない場合、低論
理レベルとなる。駆動回路２２および２４の各々はＶdd
（図示せず）でバイアスされている、これは外部からチ
ップに供給されており、同様に電圧かけ算回路２２で生
成された電圧ＶAおよびＶPによってもバイアスされてい
る。線路ＶLA、ＶLAS、ＶLPおよびＶLPSは、それぞれ駆
動器２２A、２４A、２２Pおよび２４Pに接続されてお
り、それらに可能化信号を供給する。主駆動器２２Aお
よび２２Pはそれぞれ線路ＶLAおよびＶLP上の信号に依
って可能化および不能化されて、回路のそれぞれの部分
を活性動作中のみバイアスし、装置が待機状態の間は不
能化する。従来型ｄＲＡＭ装置の例では、線路ＶLAおよ
びＶLP上の可能化信号は、列アドレスストローブ（ＲＡ
Ｓ ）信号から生成され、その結果主装置２２がメモリ
周期が活性である期間のみ活性化される。
る線路ＶAおよびＶPから電圧を受信する一方、検出回路
１から線路ＶＢＢＯ 経由でも信号を受信する。この例
では先に記述したように、線路ＶＢＢＯ はＶssを基準
に測定された基板バイアスＶbbが十分でない場合、低論
理レベルとなる。駆動回路２２および２４の各々はＶdd
（図示せず）でバイアスされている、これは外部からチ
ップに供給されており、同様に電圧かけ算回路２２で生
成された電圧ＶAおよびＶPによってもバイアスされてい
る。線路ＶLA、ＶLAS、ＶLPおよびＶLPSは、それぞれ駆
動器２２A、２４A、２２Pおよび２４Pに接続されてお
り、それらに可能化信号を供給する。主駆動器２２Aお
よび２２Pはそれぞれ線路ＶLAおよびＶLP上の信号に依
って可能化および不能化されて、回路のそれぞれの部分
を活性動作中のみバイアスし、装置が待機状態の間は不
能化する。従来型ｄＲＡＭ装置の例では、線路ＶLAおよ
びＶLP上の可能化信号は、列アドレスストローブ（ＲＡ
Ｓ ）信号から生成され、その結果主装置２２がメモリ
周期が活性である期間のみ活性化される。
【００２４】待機側駆動回路２４Aおよび２４Pは好適に
主駆動回路２２Aおよび２２Pと同様に構成されている
が、より小さなトランジスタを使用して、待機中にそこ
を流れる電流および電力消費を削減している。注意して
おかねばならないのは、線路ＶLASおよびＶLPSは、それ
ぞれ待機側駆動回路２４Aおよび２４Pを可能化および不
能化する事が可能であって、主駆動回路２２Aおよび２
２Pが活性化されている期間中、これらを不能化出来
る。しかしながら両方の待機側駆動回路２４を流れる電
流は少ないため、待機側駆動回路２４を全周期（動作時
および待機時）可能化しておくことが好ましく、この様
にすることによって制御論理を最少化出来る。
主駆動回路２２Aおよび２２Pと同様に構成されている
が、より小さなトランジスタを使用して、待機中にそこ
を流れる電流および電力消費を削減している。注意して
おかねばならないのは、線路ＶLASおよびＶLPSは、それ
ぞれ待機側駆動回路２４Aおよび２４Pを可能化および不
能化する事が可能であって、主駆動回路２２Aおよび２
２Pが活性化されている期間中、これらを不能化出来
る。しかしながら両方の待機側駆動回路２４を流れる電
流は少ないため、待機側駆動回路２４を全周期（動作時
および待機時）可能化しておくことが好ましく、この様
にすることによって制御論理を最少化出来る。
【００２５】図４には駆動回路２２Aの構成が詳細に示
されている。注意しておかねばならないのは、各々の駆
動回路２２および２４は、アレイ２５または周辺回路２
７に接続されていようといまいと、図４に示す回路で構
成することもできるし、または当然電圧駆動回路を構成
するための、その他の従来式設計法に従って構成するこ
ともできる。図４に示す回路は、基板バイアス検出回路
１から線路ＶＢＢＯ 経由で通信される、基板バイアス喪
失信号に応じてその出力を不能化するように、特に適用
されたものである。
されている。注意しておかねばならないのは、各々の駆
動回路２２および２４は、アレイ２５または周辺回路２
７に接続されていようといまいと、図４に示す回路で構
成することもできるし、または当然電圧駆動回路を構成
するための、その他の従来式設計法に従って構成するこ
ともできる。図４に示す回路は、基板バイアス検出回路
１から線路ＶＢＢＯ 経由で通信される、基板バイアス喪
失信号に応じてその出力を不能化するように、特に適用
されたものである。
【００２６】図４に示すように、駆動回路２２Aは外部
から供給されるＶdd電源、線路ＶAからの電圧および、
線路ＶLAおよび線路ＶＢＢＯ からの信号とを入力され
る。線路ＲＶＡは駆動回路２２Aの出力であり、これは
プッシュプル状に接続されたｐチャンネルトランジスタ
３０及びｎチャンネルトランジスタ３２のドレインで駆
動されている。ｐチャンネルトランジスタ３０のソース
はＶddでバイアスされ、そのゲートはノード３４に接続
されている；ｎチャンネルトランジスタ３２のソースは
接地され、そのゲートは線路ＶＬＡで制御されている。
ｎチャンネルトランジスタ３２の機能は、トランジスタ
３０が非導通の時に、ノードＲＶＡを低位に引き下げる
ことである。トランジスタ３２を通しての線路ＲＶＡの
放電は極めてゆっくりと行われるので、トランジスタ３
２の寸法はトランジスタ３０に比べて非常に小さく出来
る。注意しておかねばならないのはｎチャンネルトラン
ジスタ３２はｐチャンネルトランジスタ３０より好適
に、非常に小さくされているので両方のトランジスタが
同時に導通状態となってもそこでの電力消費は最少とな
ることである。例えばトランジスタ３２のＷ／Ｌ比は
０．０１程度と出来、一方トランジスタ３０のＷ／Ｌ比
は５０から１００程度と出来る。
から供給されるＶdd電源、線路ＶAからの電圧および、
線路ＶLAおよび線路ＶＢＢＯ からの信号とを入力され
る。線路ＲＶＡは駆動回路２２Aの出力であり、これは
プッシュプル状に接続されたｐチャンネルトランジスタ
３０及びｎチャンネルトランジスタ３２のドレインで駆
動されている。ｐチャンネルトランジスタ３０のソース
はＶddでバイアスされ、そのゲートはノード３４に接続
されている；ｎチャンネルトランジスタ３２のソースは
接地され、そのゲートは線路ＶＬＡで制御されている。
ｎチャンネルトランジスタ３２の機能は、トランジスタ
３０が非導通の時に、ノードＲＶＡを低位に引き下げる
ことである。トランジスタ３２を通しての線路ＲＶＡの
放電は極めてゆっくりと行われるので、トランジスタ３
２の寸法はトランジスタ３０に比べて非常に小さく出来
る。注意しておかねばならないのはｎチャンネルトラン
ジスタ３２はｐチャンネルトランジスタ３０より好適
に、非常に小さくされているので両方のトランジスタが
同時に導通状態となってもそこでの電力消費は最少とな
ることである。例えばトランジスタ３２のＷ／Ｌ比は
０．０１程度と出来、一方トランジスタ３０のＷ／Ｌ比
は５０から１００程度と出来る。
【００２７】比較器４０は、主駆動回路２２Aで駆動さ
れる線路ＲＶＡのレベルと比較した線路ＶAのレベルに
応じた電圧でノード３４を駆動する。比較器４０は従来
技術に従って形成され、トランジスタ４８および４９で
構成されたミラー負荷を有するトランジスタ４２および
４４で構成されたｎチャンネルとＭＯＳ差動増幅器であ
る。線路ＶAはｎチャンネルトランジスタ４２のゲート
経由で比較器４０に接続されており、比較器４０の基準
電圧を与える。Ｎチャンネルトランジスタ４４のゲート
は線路ＲＶＡに接続され、これは比較器４０のフィード
バックとなっている。線路ＶLAはｎチャンネルトランジ
スタ４６のゲートに接続され、このドレインはトランジ
スタ４２および４４のソースに接続され、またソースは
接地されている。ｐチャンネルトランジスタ４８のソー
スはＶddでバイアスされ、そのドレインはトランジスタ
４２のドレインに接続されている。トランジスタ４８お
よび４９のゲートはトランジスタ４８および４４のドレ
インに接続されている。トランジスタ４９および４２の
ドレインはノード３４に接続されており、これはｐチャ
ンネルプルアップトランジスタ３０のゲートを制御す
る。
れる線路ＲＶＡのレベルと比較した線路ＶAのレベルに
応じた電圧でノード３４を駆動する。比較器４０は従来
技術に従って形成され、トランジスタ４８および４９で
構成されたミラー負荷を有するトランジスタ４２および
４４で構成されたｎチャンネルとＭＯＳ差動増幅器であ
る。線路ＶAはｎチャンネルトランジスタ４２のゲート
経由で比較器４０に接続されており、比較器４０の基準
電圧を与える。Ｎチャンネルトランジスタ４４のゲート
は線路ＲＶＡに接続され、これは比較器４０のフィード
バックとなっている。線路ＶLAはｎチャンネルトランジ
スタ４６のゲートに接続され、このドレインはトランジ
スタ４２および４４のソースに接続され、またソースは
接地されている。ｐチャンネルトランジスタ４８のソー
スはＶddでバイアスされ、そのドレインはトランジスタ
４２のドレインに接続されている。トランジスタ４８お
よび４９のゲートはトランジスタ４８および４４のドレ
インに接続されている。トランジスタ４９および４２の
ドレインはノード３４に接続されており、これはｐチャ
ンネルプルアップトランジスタ３０のゲートを制御す
る。
【００２８】比較器４０に於て、トランジスタ対の寸法
（すなわちＷ／Ｌ比）は、好適に整合が取られていて、
電圧かけ算器２１の出力である電圧ＶAおよびＶPが、駆
動回路２２および２４からアレイ、検出増幅器および周
辺回路に実際に供給される電圧となるようにしている。
図４の比較器４０に於て、トランジスタ４２および４４
のＷ／Ｌ比は互いに好適に整合が取られている（例えば
Ｗ／Ｌ比は１０程度である）、またトランジスタ４８お
よび４９のＷ／Ｌ比は互いに好適に整合が取られている
（例えばＷ／Ｌ比は１５から２０程度である）。
（すなわちＷ／Ｌ比）は、好適に整合が取られていて、
電圧かけ算器２１の出力である電圧ＶAおよびＶPが、駆
動回路２２および２４からアレイ、検出増幅器および周
辺回路に実際に供給される電圧となるようにしている。
図４の比較器４０に於て、トランジスタ４２および４４
のＷ／Ｌ比は互いに好適に整合が取られている（例えば
Ｗ／Ｌ比は１０程度である）、またトランジスタ４８お
よび４９のＷ／Ｌ比は互いに好適に整合が取られている
（例えばＷ／Ｌ比は１５から２０程度である）。
【００２９】ｐチャンネルトランジスタ５０のソースは
Ｖddでバイアスされ、そのドレインはノード３４に接続
され、同時にｐチャンネルプルアップトランジスタ３０
のゲートを制御する。トランジスタ５０のゲートは線路
ＶLAに接続されている。後に詳細に記述するように、ｐ
チャンネルトランジスタ３０およびｎチャンネルトラン
ジスタ３２は線路ＶLAが低論理レベルの時にともに非導
通となる。従って線路ＶLAが低論理レベルとなると、線
路ＲＶＡを高インピーダンス状態とし、この場合、待機
駆動回路２４がメモリ装置のアレイ２５（および検出増
幅器）に対して、主駆動回路２２Aからロードされる事
なくバイアスされるようにしている。先に注意したよう
に駆動回路２２Pおよび２４Pも構成できて、メモリ装置
の周辺回路２７をバイアスする事ができる。
Ｖddでバイアスされ、そのドレインはノード３４に接続
され、同時にｐチャンネルプルアップトランジスタ３０
のゲートを制御する。トランジスタ５０のゲートは線路
ＶLAに接続されている。後に詳細に記述するように、ｐ
チャンネルトランジスタ３０およびｎチャンネルトラン
ジスタ３２は線路ＶLAが低論理レベルの時にともに非導
通となる。従って線路ＶLAが低論理レベルとなると、線
路ＲＶＡを高インピーダンス状態とし、この場合、待機
駆動回路２４がメモリ装置のアレイ２５（および検出増
幅器）に対して、主駆動回路２２Aからロードされる事
なくバイアスされるようにしている。先に注意したよう
に駆動回路２２Pおよび２４Pも構成できて、メモリ装置
の周辺回路２７をバイアスする事ができる。
【００３０】本発明のこの実施例では、主駆動回路２２
Aの中には不能化回路３６もまた含まれていて、これも
ノード３４を制御する。不能化回路３６はｐチャンネル
トランジスタ３８を有し、そのソースはＶddでバイアス
され、そのドレインはノード３４に接続されている。線
路ＶＢＢＯ はｐチャンネルトランジスタ３８のゲート
に接続されている。ｐチャンネルトランジスタ３９のソ
ースおよびドレインの接続は、Ｖddとトランジスタ３８
のゲートとの間に接続されており、そのゲートは設置さ
れている。これはトランジスタ３８のゲートをプルアッ
プし、なんらかの理由で線路ＶＢＢＯ がフロートした
時にトランジスタ３８を非導通状態に保持する。トラン
ジスタ３９は非常に小さく（例えばＷ／Ｌは０．５程
度）、基板バイアス検出回路１で駆動される低論理状態
はトランジスタ３９の出力に容易に打ち勝つことが出来
る。
Aの中には不能化回路３６もまた含まれていて、これも
ノード３４を制御する。不能化回路３６はｐチャンネル
トランジスタ３８を有し、そのソースはＶddでバイアス
され、そのドレインはノード３４に接続されている。線
路ＶＢＢＯ はｐチャンネルトランジスタ３８のゲート
に接続されている。ｐチャンネルトランジスタ３９のソ
ースおよびドレインの接続は、Ｖddとトランジスタ３８
のゲートとの間に接続されており、そのゲートは設置さ
れている。これはトランジスタ３８のゲートをプルアッ
プし、なんらかの理由で線路ＶＢＢＯ がフロートした
時にトランジスタ３８を非導通状態に保持する。トラン
ジスタ３９は非常に小さく（例えばＷ／Ｌは０．５程
度）、基板バイアス検出回路１で駆動される低論理状態
はトランジスタ３９の出力に容易に打ち勝つことが出来
る。
【００３１】動作時比較器４０は、高論理レベル状態の
線路ＶLAで可能化されている。線路ＶLAが高となると、
トランジスタ４６が導通となり接地線への電流源として
動作する。トランジスタ４２および４４のソースは、ト
ランジスタ４６それぞれ線路ＶAおよびＲＶＡ電圧か
ら、ｎチャンネル閾値電圧Ｖtn分だけ低い電圧まで引き
下げられる。この結果トランジスタ４２および４４はそ
れぞれのゲートに供給される電圧に応じて導通となり、
比較器４０の動作を可能化して、かけ算器２１から線路
ＶAに与えられる電圧に基づいた電圧を、ノード３４に
供給出来るようにする。さらに線路ＶLAが高論理状態に
あることによって、トランジスタ５０は非導通、トラン
ジスタ３２は導通となる。
線路ＶLAで可能化されている。線路ＶLAが高となると、
トランジスタ４６が導通となり接地線への電流源として
動作する。トランジスタ４２および４４のソースは、ト
ランジスタ４６それぞれ線路ＶAおよびＲＶＡ電圧か
ら、ｎチャンネル閾値電圧Ｖtn分だけ低い電圧まで引き
下げられる。この結果トランジスタ４２および４４はそ
れぞれのゲートに供給される電圧に応じて導通となり、
比較器４０の動作を可能化して、かけ算器２１から線路
ＶAに与えられる電圧に基づいた電圧を、ノード３４に
供給出来るようにする。さらに線路ＶLAが高論理状態に
あることによって、トランジスタ５０は非導通、トラン
ジスタ３２は導通となる。
【００３２】また正常動作時には、装置の基板には十分
大きな負のＶbbバイアスがかかっているため、線路ＶＢ
ＢＯ は基板バイアス検出回路１によって高論理レベル
に駆動される。この結果確実にトランジスタ３８が導通
となり、不能化回路３６をノード３４から切り離す。注
意しなければならないのは、Ｖddが正であるためトラン
ジスタ３９は常時導通状態であり、このため基板バイア
ス検出回路１から線路ＶＢＢＯ 上へ出力される駆動信
号が存在しなくても、トランジスタ３８のゲートが確実
に高い電圧に保持されるようにしている。
大きな負のＶbbバイアスがかかっているため、線路ＶＢ
ＢＯ は基板バイアス検出回路１によって高論理レベル
に駆動される。この結果確実にトランジスタ３８が導通
となり、不能化回路３６をノード３４から切り離す。注
意しなければならないのは、Ｖddが正であるためトラン
ジスタ３９は常時導通状態であり、このため基板バイア
ス検出回路１から線路ＶＢＢＯ 上へ出力される駆動信
号が存在しなくても、トランジスタ３８のゲートが確実
に高い電圧に保持されるようにしている。
【００３３】先に述べたように、線路ＶLAによって選択
された主駆動回路２２Aが高論理レベルにあることによ
り、トランジスタ４６は比較器４０内で電流源として動
作する。最初に線路ＲＶＡの電圧を線路ＶAの電圧より
低い状態から開始すると、線路ＶAの電圧が線路ＲＶＡ
の電圧より高いために、トランジスタ４２のほうがトラ
ンジスタ４４よりも更に導電性が良くなるであろう。従
って電流源トランジスタ４６を流れる電流のほとんど
は、トランジスタ４８および４４よりもむしろ、トラン
ジスタ４９および４２を流れるであろう。トランジスタ
の電流・電圧関係を満足させる関係で、トランジスタ４
８よりもトランジスタ４９をより大きな電流が流れる結
果、トランジスタ４８のドレイン電圧をＶddに向けて上
昇させ、またトランジスタ４９のドレイン電圧を接地電
位の方に引き下げる。トランジスタ４２および４９のド
レインである、ノード３４が低下するので、トランジス
タ３０はさらに導通状態が良くなり、線路ＲＶＡをＶdd
に向けて引き上げる。
された主駆動回路２２Aが高論理レベルにあることによ
り、トランジスタ４６は比較器４０内で電流源として動
作する。最初に線路ＲＶＡの電圧を線路ＶAの電圧より
低い状態から開始すると、線路ＶAの電圧が線路ＲＶＡ
の電圧より高いために、トランジスタ４２のほうがトラ
ンジスタ４４よりも更に導電性が良くなるであろう。従
って電流源トランジスタ４６を流れる電流のほとんど
は、トランジスタ４８および４４よりもむしろ、トラン
ジスタ４９および４２を流れるであろう。トランジスタ
の電流・電圧関係を満足させる関係で、トランジスタ４
８よりもトランジスタ４９をより大きな電流が流れる結
果、トランジスタ４８のドレイン電圧をＶddに向けて上
昇させ、またトランジスタ４９のドレイン電圧を接地電
位の方に引き下げる。トランジスタ４２および４９のド
レインである、ノード３４が低下するので、トランジス
タ３０はさらに導通状態が良くなり、線路ＲＶＡをＶdd
に向けて引き上げる。
【００３４】線路ＲＶＡがＶddに向けて引き上げられる
ので、トランジスタ４４はさらに多くの電流を流そうと
する。この次にはトランジスタ４８を通ってさらに電流
を流し、トランジスタ４９には電流を流さないようにす
る、またそれからノード３４におけるトランジスタ４９
および４２の電圧を上昇させようとする、これはそこを
流れる電流が減少するためである。ノード３４が上昇す
ると、トランジスタ３０の導通性が減少し、線路ＲＶＡ
における電圧がトランジスタ３２を経由して低下する。
ので、トランジスタ４４はさらに多くの電流を流そうと
する。この次にはトランジスタ４８を通ってさらに電流
を流し、トランジスタ４９には電流を流さないようにす
る、またそれからノード３４におけるトランジスタ４９
および４２の電圧を上昇させようとする、これはそこを
流れる電流が減少するためである。ノード３４が上昇す
ると、トランジスタ３０の導通性が減少し、線路ＲＶＡ
における電圧がトランジスタ３２を経由して低下する。
【００３５】先に述べたように、トランジスタ４２と４
４とが互いにより良い整合が取られ、またトランジスタ
４８と４９とが互いにより良い整合が取られていること
が、好ましい。これらのトランジスタ対を十分に整合さ
せることに依って、比較器４０の動作は、トランジスタ
４８および４９のゲート・ソース間電圧が等しくなる結
果、トランジスタ４２および４９とを流れる電流がトラ
ンジスタ４４および４８とを流れる電流に等しくなる点
に移行しようとする。従って比較器４０は安定状態で
は、線路ＲＶＡでの電圧が線路ＶAでの電圧に等しくな
る動作状態に達するであろう。主駆動回路２２Aは線路
ＶLAで可能化されたときに、線路ＶA上の電圧、この例
では３．３ボルト程度、にしたがってアレイ２５を駆動
するであろう。
４とが互いにより良い整合が取られ、またトランジスタ
４８と４９とが互いにより良い整合が取られていること
が、好ましい。これらのトランジスタ対を十分に整合さ
せることに依って、比較器４０の動作は、トランジスタ
４８および４９のゲート・ソース間電圧が等しくなる結
果、トランジスタ４２および４９とを流れる電流がトラ
ンジスタ４４および４８とを流れる電流に等しくなる点
に移行しようとする。従って比較器４０は安定状態で
は、線路ＲＶＡでの電圧が線路ＶAでの電圧に等しくな
る動作状態に達するであろう。主駆動回路２２Aは線路
ＶLAで可能化されたときに、線路ＶA上の電圧、この例
では３．３ボルト程度、にしたがってアレイ２５を駆動
するであろう。
【００３６】例えば待機動作のように、主駆動回路２２
Aが不能化された場合には、線路ＶLAは低論理レベルに
いるであろう。これはトランジスタ４６を非導通とし、
比較器４０の運転を不能とする。さらに線路ＶLA上が低
論理レベルとなるため、トランジスタ５０が導通とな
り、Ｖddがトランジスタ３０のゲートに結合されて、こ
れを非導通にする。また線路ＶLAが低論理状態となるた
め、トランジスタ３２も非導通となる。トランジスタ３
０および３２の両方が非導通となるため、主駆動回路２
２Aは線路ＲＶＡに対して高インピーダンスを与え、主
駆動回路２２Aを線路ＲＶＡから外して、待機２４Aが線
路ＲＶＡを駆動し、そしてアレイ２５にバイアスをかけ
られるようにする。
Aが不能化された場合には、線路ＶLAは低論理レベルに
いるであろう。これはトランジスタ４６を非導通とし、
比較器４０の運転を不能とする。さらに線路ＶLA上が低
論理レベルとなるため、トランジスタ５０が導通とな
り、Ｖddがトランジスタ３０のゲートに結合されて、こ
れを非導通にする。また線路ＶLAが低論理状態となるた
め、トランジスタ３２も非導通となる。トランジスタ３
０および３２の両方が非導通となるため、主駆動回路２
２Aは線路ＲＶＡに対して高インピーダンスを与え、主
駆動回路２２Aを線路ＲＶＡから外して、待機２４Aが線
路ＲＶＡを駆動し、そしてアレイ２５にバイアスをかけ
られるようにする。
【００３７】図４の主駆動回路２２Aが、高論理状態に
ある線路ＶLAで可能化されることに依って、不能化回路
３６は線路ＲＶＡ上のバイアスをシャットダウンさせる
ように動作する。集積回路基板の電圧ＶbbがＶssの電圧
まで十分に上昇すると、基板バイアス検出回路１は、先
に説明したように、線路ＶＢＢＯ 上に低論理レベル信
号を切り替え出力する。この結果トランジスタ３８が導
通となり、電圧Ｖddがノード３４に与えられる。この結
果トランジスタ３０が非導通となり、回路の残りの部分
（この場合はメモリ装置のアレイ２５）と通信を行って
いる線路ＲＶＡが、トランジスタ３０によってＶddまで
駆動できなくなる。トランジスタ３２は、線路ＶLAが主
駆動回路２２Aを可能化しているので、導通状態を維持
している。待機駆動回路２４Aは、線路ＶＢＢＯ 上に
Ｖbb喪失信号を同様に受信し、先に述べたように主駆動
回路２２Aと同様に構成されているので、線路ＲＶＡは
トランジスタ３２によってＶssに目一杯引っ張られてい
る。この例では、メモリ装置の周辺回路２７へのバイア
スもまた、基板バイアス喪失時には駆動回路２２Pおよ
び２４Pの同様な動作に依って、取り除かれる。
ある線路ＶLAで可能化されることに依って、不能化回路
３６は線路ＲＶＡ上のバイアスをシャットダウンさせる
ように動作する。集積回路基板の電圧ＶbbがＶssの電圧
まで十分に上昇すると、基板バイアス検出回路１は、先
に説明したように、線路ＶＢＢＯ 上に低論理レベル信
号を切り替え出力する。この結果トランジスタ３８が導
通となり、電圧Ｖddがノード３４に与えられる。この結
果トランジスタ３０が非導通となり、回路の残りの部分
（この場合はメモリ装置のアレイ２５）と通信を行って
いる線路ＲＶＡが、トランジスタ３０によってＶddまで
駆動できなくなる。トランジスタ３２は、線路ＶLAが主
駆動回路２２Aを可能化しているので、導通状態を維持
している。待機駆動回路２４Aは、線路ＶＢＢＯ 上に
Ｖbb喪失信号を同様に受信し、先に述べたように主駆動
回路２２Aと同様に構成されているので、線路ＲＶＡは
トランジスタ３２によってＶssに目一杯引っ張られてい
る。この例では、メモリ装置の周辺回路２７へのバイア
スもまた、基板バイアス喪失時には駆動回路２２Pおよ
び２４Pの同様な動作に依って、取り除かれる。
【００３８】これとは別に、基板バイアスが失われたと
きに主駆動回路２２Aの出力を先に述べたように、トラ
ンジスタ３２で低信号に引き下げる代わりに、高インピ
ーダンス状態としてもかまわない。これは基板バイアス
検出回路１の出力を線路ＶLA上の信号に、基板バイアス
検出回路１が十分な基板バイアスが失われたことを検出
したことに応答して、線路ＶLAを低論理レベルに駆動す
るように、ゲートをかけることによって実現できる。こ
の様な線路ＶLAに対するゲートがけ、また同様に基板バ
イアス検出回路１の出力信号を使用して、集積回路内の
その他の信号を可能化したり不能化したりすることは、
本技術分野で通常の技量を持っている者にとってはこの
説明から明かであろう。
きに主駆動回路２２Aの出力を先に述べたように、トラ
ンジスタ３２で低信号に引き下げる代わりに、高インピ
ーダンス状態としてもかまわない。これは基板バイアス
検出回路１の出力を線路ＶLA上の信号に、基板バイアス
検出回路１が十分な基板バイアスが失われたことを検出
したことに応答して、線路ＶLAを低論理レベルに駆動す
るように、ゲートをかけることによって実現できる。こ
の様な線路ＶLAに対するゲートがけ、また同様に基板バ
イアス検出回路１の出力信号を使用して、集積回路内の
その他の信号を可能化したり不能化したりすることは、
本技術分野で通常の技量を持っている者にとってはこの
説明から明かであろう。
【００３９】従って、回路の残りの部分は線路ＶＢＢＯ
上に低論理信号が受信された時点で不能化出来る。駆
動回路２２および２４によってバイアスされている回路
のこれらの部分に正のバイアスがかからなければ、回路
のこれらの部分は基板バイアスがたとえ零であってもラ
ッチアップ状態には入らない。この様にして基板バイア
スの喪失は基板バイアス検出回路１によって回路の残り
部分に通信され、回路を不能化する事に依って基板バイ
アス喪失によるラッチアップが発生し得ないようにして
いる。
上に低論理信号が受信された時点で不能化出来る。駆
動回路２２および２４によってバイアスされている回路
のこれらの部分に正のバイアスがかからなければ、回路
のこれらの部分は基板バイアスがたとえ零であってもラ
ッチアップ状態には入らない。この様にして基板バイア
スの喪失は基板バイアス検出回路１によって回路の残り
部分に通信され、回路を不能化する事に依って基板バイ
アス喪失によるラッチアップが発生し得ないようにして
いる。
【００４０】注意しなければならないのは、本発明の長
所は回路の部分の不能化に関して言えば、これが図３に
示すような完全に制御されたバイアス技法を有していな
い回路内部でも実現出来ると言うことである。例えば、
この発明を用いた集積回路は正の電源供給バイアスがＶ
dd電源から回路に対して直接与えられており、これは図
３に示すような基準電圧回路、かけ算器、および駆動回
路技術を使用しないであろう。この様な場合、基板バイ
アス検出回路１から与えられるＶbb喪失条件は、単に回
路のもっとも敏感な部分に対する外部Ｖdd電源供給にゲ
ートをかけるためだけに使用され、基板バイアスが危険
値に近付いていることが先に述べた方法で検出される
と、外部電源Ｖddを先の回路部分から切り離す様に使用
される。さらに、図３に示す方法の一部を回路のバイア
ス方法の中で使用して、発明の長所をさらに利用するこ
ともできる。この例は、待機駆動回路２４を取り除き、
主駆動回路２２のみで回路部分にバイアスをかけられる
ようにするやり方であり、電力を節約する必要の無い場
合である；さらに別の例としては、ただ単に単一の主駆
動回路２２（可能であれば単一の待機側駆動回路２４と
一緒に）のみを有するものであって、これは回路の残り
部分でただひとつのバイアスレベルのみが必要な場合で
ある。これらの変形例はまた、もちろん、先の発明から
同様の利益を得る。
所は回路の部分の不能化に関して言えば、これが図３に
示すような完全に制御されたバイアス技法を有していな
い回路内部でも実現出来ると言うことである。例えば、
この発明を用いた集積回路は正の電源供給バイアスがＶ
dd電源から回路に対して直接与えられており、これは図
３に示すような基準電圧回路、かけ算器、および駆動回
路技術を使用しないであろう。この様な場合、基板バイ
アス検出回路１から与えられるＶbb喪失条件は、単に回
路のもっとも敏感な部分に対する外部Ｖdd電源供給にゲ
ートをかけるためだけに使用され、基板バイアスが危険
値に近付いていることが先に述べた方法で検出される
と、外部電源Ｖddを先の回路部分から切り離す様に使用
される。さらに、図３に示す方法の一部を回路のバイア
ス方法の中で使用して、発明の長所をさらに利用するこ
ともできる。この例は、待機駆動回路２４を取り除き、
主駆動回路２２のみで回路部分にバイアスをかけられる
ようにするやり方であり、電力を節約する必要の無い場
合である；さらに別の例としては、ただ単に単一の主駆
動回路２２（可能であれば単一の待機側駆動回路２４と
一緒に）のみを有するものであって、これは回路の残り
部分でただひとつのバイアスレベルのみが必要な場合で
ある。これらの変形例はまた、もちろん、先の発明から
同様の利益を得る。
【００４１】発明をその提出された実施例を参考にして
詳細に記述してきたが、この記述はただ例としてのみ示
したものであって、制限を与えるための意図の無いこと
を理解されたい。さらに本発明の実施例の詳細部分に関
しては種々の変更が可能であり、本発明のさらに別の実
施例を作ることも、本技術分野で通常の技量の者であれ
ばこの記述を参考として容易に行えることも理解された
い。この様な変更および別の実施例は、以下に請求され
ている特許の精神並びに真の範囲の中に含まれるものと
考えている。
詳細に記述してきたが、この記述はただ例としてのみ示
したものであって、制限を与えるための意図の無いこと
を理解されたい。さらに本発明の実施例の詳細部分に関
しては種々の変更が可能であり、本発明のさらに別の実
施例を作ることも、本技術分野で通常の技量の者であれ
ばこの記述を参考として容易に行えることも理解された
い。この様な変更および別の実施例は、以下に請求され
ている特許の精神並びに真の範囲の中に含まれるものと
考えている。
【図１】発明の提出された実施例に基づく基板バイアス
検出回路を図式的に示した電気回路図。
検出回路を図式的に示した電気回路図。
【図２】図１に示す回路の遷移特性。
【図３】図１の回路に応答する、集積回路用チップ登載
調節駆動装置をブロック的に示す電気回路図。
調節駆動装置をブロック的に示す電気回路図。
【図４】図２の装置で使用される電圧調整駆動回路の、
図式的に示した電気回路図。
図式的に示した電気回路図。
２，４，３２，４２，４４，４６……ｎチャンネルトラ
ンジスタ ６，８，３０，３８，３９，４８，４９，５０……ｐチ
ャンネルトランジスタ １０，１１，４０……反転器 ３６……不能化回路
ンジスタ ６，８，３０，３８，３９，４８，４９，５０……ｐチ
ャンネルトランジスタ １０，１１，４０……反転器 ３６……不能化回路
フロントページの続き (72)発明者 ナラシムハン イエンガー アメリカ合衆国テキサス州プラノ，アー リー モーニング ドライブ 4425 (56)参考文献 特開 昭62−38591（ＪＰ，Ａ)
Claims (1)
- 【請求項１】 集積回路であって、 バイアスノード（ＲＶＡ，ＲＶＰ）と基板ノード
（Ｖbb）とを有する機能回路（２５、２７）と、 電源供給端子（Ｖdd）からバイアスノード（ＲＶＡ，Ｒ
ＶＰ）にバイアスをかけるためのバイアス回路（２２
ａ、２４ａ、２２ｐ、２４ｐ）と、 前記バイアス回路（２２ａ、２４ａ、２２ｐ、２４ｐ）
に接続されて、前記基板ノード（Ｖbb）における基板バ
イアスが所定の電圧を超えた際に、これに応答して前記
バイアスノード（ＲＶＡ，ＲＶＰ）においてバイアスを
不能化するための、基板バイアス検出回路（１）とで構
成され、当該基板バイアス検出回路（１）は、 前記基板ノード（Ｖbb）にソース（Ｓ）が接続され、ド
レイン（Ｄ）およびゲート（Ｇ）が駆動ノードに接続さ
れた第１のトランジスタ（２）と、 前記駆動ノードと前記電源供給端子（Ｖdd）との間に接
続された第１のプルアップトランジスタ（６）であっ
て、前記駆動ノードにドレイン（Ｄ）が、前記電源供給
端子（Ｖdd）にソース（Ｓ）が接続され、かつゲート
（Ｇ）に共通電位（Ｖss）が接続された第１のプルアッ
プトランジスタ（６）と、 ソース（Ｓ）が共通電位（Ｖss）に接続され、ゲート
（Ｇ）が前記駆動ノードに接続され、およびドレイン
（Ｄ）を有する第２のトランジスタ（４）と、 前記第２のトランジスタ（４）のドレイン（Ｄ）と、前
記電源供給端子（Ｖdd）との間に接続された第２のプル
アップトランジスタ（８）であって、前記第２のトラン
ジスタ（４）のドレイン（Ｄ）にドレイン（Ｄ）が接続
され、ゲート（Ｇ）が前記駆動ノードに接続され、かつ
ソース（Ｓ）が前記電源供給端子（Ｖdd）に接続された
第２のプルアップトランジスタ（８）とを備え、 前記第１および第２のトランジスタ（２，４）は異なる
閾値電圧（Ｖt2、Ｖt4）を有することを特徴とする集積
回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US47506190A | 1990-02-05 | 1990-02-05 | |
| US475061 | 1990-02-05 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07169913A JPH07169913A (ja) | 1995-07-04 |
| JP3258675B2 true JP3258675B2 (ja) | 2002-02-18 |
Family
ID=23886095
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01444491A Expired - Fee Related JP3258675B2 (ja) | 1990-02-05 | 1991-02-05 | 基板バイアス電圧検出回路 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0441201B1 (ja) |
| JP (1) | JP3258675B2 (ja) |
| KR (1) | KR100216435B1 (ja) |
| DE (1) | DE69119439T2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0154167B1 (ko) * | 1994-09-12 | 1998-10-15 | 김영환 | 백 바이어스 검출회로 |
| JPH09213073A (ja) * | 1996-02-06 | 1997-08-15 | Mitsubishi Electric Corp | 半導体集積回路 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4288865A (en) * | 1980-02-06 | 1981-09-08 | Mostek Corporation | Low-power battery backup circuit for semiconductor memory |
| USRE32200E (en) * | 1980-11-03 | 1986-07-08 | Fairchild Semiconductor Corporation | MOS battery backup controller for microcomputer random access memory |
| JPS6238591A (ja) * | 1985-08-14 | 1987-02-19 | Fujitsu Ltd | 相補型の半導体メモリ装置 |
| JPS62121996A (ja) * | 1985-11-22 | 1987-06-03 | Hitachi Ltd | 半導体装置 |
| US4794278A (en) * | 1987-12-30 | 1988-12-27 | Intel Corporation | Stable substrate bias generator for MOS circuits |
-
1991
- 1991-01-25 EP EP91100961A patent/EP0441201B1/en not_active Expired - Lifetime
- 1991-01-25 DE DE69119439T patent/DE69119439T2/de not_active Expired - Fee Related
- 1991-02-05 KR KR1019910001963A patent/KR100216435B1/ko not_active IP Right Cessation
- 1991-02-05 JP JP01444491A patent/JP3258675B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| DE69119439D1 (de) | 1996-06-20 |
| JPH07169913A (ja) | 1995-07-04 |
| KR100216435B1 (ko) | 1999-08-16 |
| EP0441201A2 (en) | 1991-08-14 |
| EP0441201B1 (en) | 1996-05-15 |
| DE69119439T2 (de) | 1996-09-26 |
| KR910015862A (ko) | 1991-09-30 |
| EP0441201A3 (en) | 1992-04-15 |
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