JP3389291B2 - 高速電流感知増幅器 - Google Patents
高速電流感知増幅器Info
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- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/067—Single-ended amplifiers
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00369—Modifications for compensating variations of temperature, supply voltage or other physical parameters
- H03K19/00384—Modifications for compensating variations of temperature, supply voltage or other physical parameters in field effect transistor circuits
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
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- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018507—Interface arrangements
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Description
【０００１】
【産業上の利用分野】本発明は、集積回路の感知増幅器
に係り、より詳細には、高速電流感知増幅回路に係る。
に係り、より詳細には、高速電流感知増幅回路に係る。
【０００２】
【従来の技術】信号を、状態の異なる信号、即ち明確な
論理１又は論理０に弁別する必要のある回路には感知増
幅器が必要とされる。例えば、これらの増幅器は、メモ
リセルのデジタル状態を区別するために全ての集積回路
メモリ製品に使用される。感知増幅回路は、記憶電荷、
セル電流又はセル電圧の相違を決定するように使用する
こともできる。
論理１又は論理０に弁別する必要のある回路には感知増
幅器が必要とされる。例えば、これらの増幅器は、メモ
リセルのデジタル状態を区別するために全ての集積回路
メモリ製品に使用される。感知増幅回路は、記憶電荷、
セル電流又はセル電圧の相違を決定するように使用する
こともできる。
【０００３】
【発明が解決しようとする課題】集積回路デバイスのい
かなる回路についても、回路が丈夫で、即ち種々の条件
のもとで動作できることが所望される。典型的には、感
知増幅器は電源電圧が変動しても動作できることが所望
される。更に、集積回路の空間を節約するためには、感
知増幅回路を設計するのに用いるトランジスタの数を最
小限にしなければならない。本発明は、このような効果
を奏するものである。
かなる回路についても、回路が丈夫で、即ち種々の条件
のもとで動作できることが所望される。典型的には、感
知増幅器は電源電圧が変動しても動作できることが所望
される。更に、集積回路の空間を節約するためには、感
知増幅回路を設計するのに用いるトランジスタの数を最
小限にしなければならない。本発明は、このような効果
を奏するものである。
【０００４】
【課題を解決するための手段】本発明は、第１電源と第
２電源との間で動作する感知増幅器を提供する。この感
知増幅器は、第１電源と第２電源との間に直列に接続さ
れた２つのＭＯＳトランジスタを有し、その各々はドレ
インがゲートに効果的接続されていて機能的なダイオー
ドとして働く。これら２つのＭＯＳトランジスタ間の直
列のノードには入力端子が接続され、そしてインバータ
は、その入力ノードがこの直列ノードに接続されてい
る。インバータの出力ノードは感知増幅器の出力端子に
接続されている。インバータは、入力ノードの電圧に応
答して２つの論理状態の１つにセットされ、感知増幅器
の入力端子の電流が出力端子の論理状態を決定するよう
になっている。
２電源との間で動作する感知増幅器を提供する。この感
知増幅器は、第１電源と第２電源との間に直列に接続さ
れた２つのＭＯＳトランジスタを有し、その各々はドレ
インがゲートに効果的接続されていて機能的なダイオー
ドとして働く。これら２つのＭＯＳトランジスタ間の直
列のノードには入力端子が接続され、そしてインバータ
は、その入力ノードがこの直列ノードに接続されてい
る。インバータの出力ノードは感知増幅器の出力端子に
接続されている。インバータは、入力ノードの電圧に応
答して２つの論理状態の１つにセットされ、感知増幅器
の入力端子の電流が出力端子の論理状態を決定するよう
になっている。
【０００５】又、感知増幅器は、制御端子の信号に応答
して、２つのＭＯＳトランジスタを接続すると共に、直
列ノード及び入力端子を２つの電源の一方から切断し、
イネーブル機能を与えるようなスイッチも有している。
して、２つのＭＯＳトランジスタを接続すると共に、直
列ノード及び入力端子を２つの電源の一方から切断し、
イネーブル機能を与えるようなスイッチも有している。
【０００６】
【実施例】図１は、電流ミラー差動増幅器として一般的
に知られている感知増幅器を示している。この形式の感
知増幅器は通常公知技術に見られるものである。この感
知増幅器は、入力信号を受け取る入力端子１０と、２つ
の基準電圧端子１１及び１２とを有する。典型的に、端
子１１については２．５Ｖそして端子１２については
１．５Ｖの電圧が使用される。
に知られている感知増幅器を示している。この形式の感
知増幅器は通常公知技術に見られるものである。この感
知増幅器は、入力信号を受け取る入力端子１０と、２つ
の基準電圧端子１１及び１２とを有する。典型的に、端
子１１については２．５Ｖそして端子１２については
１．５Ｖの電圧が使用される。
【０００７】この形式の感知増幅器は、入力端子１０の
電圧が端子１１の基準電圧よりも高い場合に、ＮＭＯＳ
トランジスタ１５のゲートがＮＭＯＳトランジスタ１６
のゲートよりも高い電圧となるように動作する。これ
は、ノード２０をノード２１の電圧よりも低く引っ張
る。これは、次いで、ＰＭＯＳトランジスタ１９をＮＭ
ＯＳトランジスタ１８よりも弱くオンに切り換えさせ
る。その結果、出力ノード２０は、ＮＭＯＳトランジス
タ１８により論理０に引っ張られる。
電圧が端子１１の基準電圧よりも高い場合に、ＮＭＯＳ
トランジスタ１５のゲートがＮＭＯＳトランジスタ１６
のゲートよりも高い電圧となるように動作する。これ
は、ノード２０をノード２１の電圧よりも低く引っ張
る。これは、次いで、ＰＭＯＳトランジスタ１９をＮＭ
ＯＳトランジスタ１８よりも弱くオンに切り換えさせ
る。その結果、出力ノード２０は、ＮＭＯＳトランジス
タ１８により論理０に引っ張られる。
【０００８】同様に、入力端子１０の電圧が基準端子１
１の電圧より低い場合には、ノード２０がノード２１よ
り高くなる。ＰＭＯＳトランジスタ１９はＮＭＯＳトラ
ンジスタ１８よりも強くオンになり、ＰＭＯＳトランジ
スタ１９の動作により、出力ノード２０は高レベルに引
っ張られる。
１の電圧より低い場合には、ノード２０がノード２１よ
り高くなる。ＰＭＯＳトランジスタ１９はＮＭＯＳトラ
ンジスタ１８よりも強くオンになり、ＰＭＯＳトランジ
スタ１９の動作により、出力ノード２０は高レベルに引
っ張られる。
【０００９】しかしながら、この形式の比較的簡単な回
路は幾つかの欠点がある。この回路の典型的な正常動作
範囲は約４ないし６ボルトであり、即ち２つの電圧源の
差が通常４ないし６ボルトである。更に、電流ミラート
ランジスタの不整合及び共通モードエラーは、この形式
の感知増幅回路の感度を制限する。トランジスタ１５及
び１６の負荷は、負荷トランジスタ１３及び１４の異な
る接続により完全には整合しない。電源電圧ＶCCが何ら
かの理由で変化したときには、トランジスタ１３及び１
４が整合しないために、これらトランジスタ１３及び１
４に流れる電流の変化が一致しない。更に、端子１１及
び１２の所要基準電圧は、エラーの可能性を高め、異な
る電気的条件のもとでのこの回路の有効性を更に制限す
る。その上、全てのトランジスタ１３、１５、１４、１
６及び１７は、能動的なモードで動作し、これは、感知
増幅回路の動作範囲及び速度を更に制限する。
路は幾つかの欠点がある。この回路の典型的な正常動作
範囲は約４ないし６ボルトであり、即ち２つの電圧源の
差が通常４ないし６ボルトである。更に、電流ミラート
ランジスタの不整合及び共通モードエラーは、この形式
の感知増幅回路の感度を制限する。トランジスタ１５及
び１６の負荷は、負荷トランジスタ１３及び１４の異な
る接続により完全には整合しない。電源電圧ＶCCが何ら
かの理由で変化したときには、トランジスタ１３及び１
４が整合しないために、これらトランジスタ１３及び１
４に流れる電流の変化が一致しない。更に、端子１１及
び１２の所要基準電圧は、エラーの可能性を高め、異な
る電気的条件のもとでのこの回路の有効性を更に制限す
る。その上、全てのトランジスタ１３、１５、１４、１
６及び１７は、能動的なモードで動作し、これは、感知
増幅回路の動作範囲及び速度を更に制限する。
【００１０】一方、本発明は、電源の変動やプロセスの
変化に対してより寛容な動作としてこれらトランジスタ
を飽和モードで動作するよう構成される。図２は、本発
明の一般的な構成を示している。本発明の回路は、電流
−電圧コンバータブロック３１への入力端子３０を有
し、このブロック３１は、次いで、バッファ回路３２を
駆動し、出力端子４０に信号を発生する。
変化に対してより寛容な動作としてこれらトランジスタ
を飽和モードで動作するよう構成される。図２は、本発
明の一般的な構成を示している。本発明の回路は、電流
−電圧コンバータブロック３１への入力端子３０を有
し、このブロック３１は、次いで、バッファ回路３２を
駆動し、出力端子４０に信号を発生する。
【００１１】図３は、ブロック３１及び３２を詳細に示
している。イネーブル信号を受け取る制御端子３７は、
ＮＭＯＳトランジスタ３５のゲート端子に接続され、該
トランジスタは、高い正の電圧源ＶCCと低い電圧源グラ
ンドとの間の１組の直列接続トランジスタの一部であ
る。ＰＭＯＳトランジスタ３４は、そのソースがＶCCに
接続されそしてそのドレインがトランジスタ３５のソー
スに接続される。ＮＭＯＳトランジスタ３５のドレイン
は、ＮＭＯＳトランジスタ３６のドレインに接続され、
そのソースは接地されている。
している。イネーブル信号を受け取る制御端子３７は、
ＮＭＯＳトランジスタ３５のゲート端子に接続され、該
トランジスタは、高い正の電圧源ＶCCと低い電圧源グラ
ンドとの間の１組の直列接続トランジスタの一部であ
る。ＰＭＯＳトランジスタ３４は、そのソースがＶCCに
接続されそしてそのドレインがトランジスタ３５のソー
スに接続される。ＮＭＯＳトランジスタ３５のドレイン
は、ＮＭＯＳトランジスタ３６のドレインに接続され、
そのソースは接地されている。
【００１２】制御端子３７はインバータ３８の入力ノー
ドにも接続され、その出力ノードはＮＭＯＳトランジス
タ３３のゲートに接続されている。ＮＭＯＳトランジス
タ３３のソースは接地され、そしてそのドレインは感知
増幅器の入力端子３０に接続されている。端子３０は、
「感知」されるべき信号を受け取る。トランジスタ３３
のドレインは、ＰＭＯＳトランジスタ３４及びＮＭＯＳ
トランジスタ３６のゲートに接続されると共に、電流−
電圧コンバータブロック３１の出力ノード３９にも接続
される。このノード３９は、トランジスタ３５のソース
及びトランジスタ３６のドレインによって形成される。
ドにも接続され、その出力ノードはＮＭＯＳトランジス
タ３３のゲートに接続されている。ＮＭＯＳトランジス
タ３３のソースは接地され、そしてそのドレインは感知
増幅器の入力端子３０に接続されている。端子３０は、
「感知」されるべき信号を受け取る。トランジスタ３３
のドレインは、ＰＭＯＳトランジスタ３４及びＮＭＯＳ
トランジスタ３６のゲートに接続されると共に、電流−
電圧コンバータブロック３１の出力ノード３９にも接続
される。このノード３９は、トランジスタ３５のソース
及びトランジスタ３６のドレインによって形成される。
【００１３】ＮＭＯＳトランジスタ３３及び３５は、端
子３７のイネーブル信号に応答してブロック３１をイネ
ーブルするための簡単なスイッチとして動作する。論理
高の信号はブロック３１をイネーブルし、論理低の信号
はブロック３１をディスエイブルする。トランジスタ３
５は２つのトランジスタ３４と３６を接続し、一方、ト
ランジスタ３３は出力ノード３９及び入力端子３０を接
地から解除する。
子３７のイネーブル信号に応答してブロック３１をイネ
ーブルするための簡単なスイッチとして動作する。論理
高の信号はブロック３１をイネーブルし、論理低の信号
はブロック３１をディスエイブルする。トランジスタ３
５は２つのトランジスタ３４と３６を接続し、一方、ト
ランジスタ３３は出力ノード３９及び入力端子３０を接
地から解除する。
【００１４】バッファ３２は、２つの直列接続インバー
タによって形成される。第１のインバータは、一対の相
補的なトランジスタ４１及び４２によって形成される。
これらトランジスタ４１及び４２のゲートはブロック３
１の出力ノード３９に接続される。ＰＭＯＳトランジス
タ４１のソースはＶCCに接続され、そのドレインは、Ｎ
ＭＯＳトランジスタ４２のドレインに接続される。該Ｎ
ＭＯＳトランジスタのソースは接地される。ＰＭＯＳト
ランジスタ４１及びＮＭＯＳトランジスタ４２のドレイ
ンの共通接続によって形成された第１インバータの出力
ノードは、第２インバータの入力ノードに接続される。
タによって形成される。第１のインバータは、一対の相
補的なトランジスタ４１及び４２によって形成される。
これらトランジスタ４１及び４２のゲートはブロック３
１の出力ノード３９に接続される。ＰＭＯＳトランジス
タ４１のソースはＶCCに接続され、そのドレインは、Ｎ
ＭＯＳトランジスタ４２のドレインに接続される。該Ｎ
ＭＯＳトランジスタのソースは接地される。ＰＭＯＳト
ランジスタ４１及びＮＭＯＳトランジスタ４２のドレイ
ンの共通接続によって形成された第１インバータの出力
ノードは、第２インバータの入力ノードに接続される。
【００１５】ＰＭＯＳトランジスタ４３及びＮＭＯＳト
ランジスタ４４が第２インバータを形成する。これらト
ランジスタ４３、４４は、第１インバータのトランジス
タ４１、４２と同様に２つの電源に接続される。トラン
ジスタ４３、４４の共通接続されたゲートは第２インバ
ータの入力ノードを形成し、そしてＰＭＯＳトランジス
タ４３及びＮＭＯＳトランジスタ４４のドレイン間の共
通接続部が感知増幅器の出力端子４０に対する出力ノー
ドを形成する。
ランジスタ４４が第２インバータを形成する。これらト
ランジスタ４３、４４は、第１インバータのトランジス
タ４１、４２と同様に２つの電源に接続される。トラン
ジスタ４３、４４の共通接続されたゲートは第２インバ
ータの入力ノードを形成し、そしてＰＭＯＳトランジス
タ４３及びＮＭＯＳトランジスタ４４のドレイン間の共
通接続部が感知増幅器の出力端子４０に対する出力ノー
ドを形成する。
【００１６】ブロック３１がイネーブルされたときに
は、ＰＭＯＳトランジスタ３４及びＮＭＯＳトランジス
タ３６が飽和モードで動作する。２つのトランジスタ３
４及び３６は、その各トランジスタのゲート及びドレイ
ンの両方が同じ電圧であるようなダイオード構成で接続
されたトランジスタとみなすことができる。これら両ト
ランジスタ３４及び３６の電流／電圧曲線が図４に示さ
れている。
は、ＰＭＯＳトランジスタ３４及びＮＭＯＳトランジス
タ３６が飽和モードで動作する。２つのトランジスタ３
４及び３６は、その各トランジスタのゲート及びドレイ
ンの両方が同じ電圧であるようなダイオード構成で接続
されたトランジスタとみなすことができる。これら両ト
ランジスタ３４及び３６の電流／電圧曲線が図４に示さ
れている。
【００１７】入力端子３０に入力電流が流れない状態で
は、端子３０が電圧Ｖａに維持される。トランジスタ３
４には同じ電流Ｉａが流れる。入力端子３０に電流ΔＩ
が送られる場合には、ポイントａがポイントｂに移動
し、入力端子３０（及び出力ノード３９）は今度は電圧
Ｖｂになる。トランジスタ３４には電流Ｉｂが流れる。
従って、出力ノード３９は、図４に示すように、入力端
子３０に流れる電流の量に応答して電圧範囲内で揺動す
る。
は、端子３０が電圧Ｖａに維持される。トランジスタ３
４には同じ電流Ｉａが流れる。入力端子３０に電流ΔＩ
が送られる場合には、ポイントａがポイントｂに移動
し、入力端子３０（及び出力ノード３９）は今度は電圧
Ｖｂになる。トランジスタ３４には電流Ｉｂが流れる。
従って、出力ノード３９は、図４に示すように、入力端
子３０に流れる電流の量に応答して電圧範囲内で揺動す
る。
【００１８】ＰＭＯＳトランジスタ４１及びＮＭＯＳト
ランジスタ４２によって形成された第１インバータは、
電圧ＶａとＶｂとの間にトリップ点をもつように設計さ
れている。典型的な用途においては、トリップ点が（Ｉ
ａ＋Ｉｂ）／２の電圧でなければならないが、特定の用
途によって異なるものでもよい。トリップ点の決定は集
積回路の設計者にとって公知である。典型的にインバー
タを形成する２つのトランジスタのサイズ及び動作パラ
メータを選択することにより、インバータのトリップ点
をセットしてもよい。それ故、ブロック３１からの出力
はある方向又は別の方向に論理１又は論理０にセットさ
れる。
ランジスタ４２によって形成された第１インバータは、
電圧ＶａとＶｂとの間にトリップ点をもつように設計さ
れている。典型的な用途においては、トリップ点が（Ｉ
ａ＋Ｉｂ）／２の電圧でなければならないが、特定の用
途によって異なるものでもよい。トリップ点の決定は集
積回路の設計者にとって公知である。典型的にインバー
タを形成する２つのトランジスタのサイズ及び動作パラ
メータを選択することにより、インバータのトリップ点
をセットしてもよい。それ故、ブロック３１からの出力
はある方向又は別の方向に論理１又は論理０にセットさ
れる。
【００１９】この回路の動作は、ほぼダイオード接続構
成のトランジスタであるトランジスタ３４及び３６に基
づくだけであるから、この回路は、レイアウトの向きの
相違や電源の変動やプロセスの変更をかなり許容するも
のである。この電流感知増幅器は、素子数が少なく、広
範な電源変動に対して機能する。
成のトランジスタであるトランジスタ３４及び３６に基
づくだけであるから、この回路は、レイアウトの向きの
相違や電源の変動やプロセスの変更をかなり許容するも
のである。この電流感知増幅器は、素子数が少なく、広
範な電源変動に対して機能する。
【００２０】以上、本発明の好ましい実施例を説明した
が、本発明の範囲内で種々の変更や修正や等効物が明ら
かであろう。又、上記実施例に適当な変更を行うことに
より本発明を等しく適用できることが明らかであろう。
それ故、上記説明は、本発明の範囲を限定するものでは
なく、本発明は、特許請求の範囲のみによって限定され
るものとする。
が、本発明の範囲内で種々の変更や修正や等効物が明ら
かであろう。又、上記実施例に適当な変更を行うことに
より本発明を等しく適用できることが明らかであろう。
それ故、上記説明は、本発明の範囲を限定するものでは
なく、本発明は、特許請求の範囲のみによって限定され
るものとする。
【図１】公知の感知増幅回路を示す回路図である。
【図２】本発明による差動回路のブロック図である。
【図３】図２の回路を詳細に示す回路図である。
【図４】図３の回路の種々のエレメントの電流／電圧グ
ラフである。
ラフである。
３０ 入力端子
３１ 電流−電圧コンバータブロック
３２ バッファ回路
３７ 制御端子
４０ 出力端子
フロントページの続き
(56)参考文献 特開 平２−179027（ＪＰ，Ａ)
特開 昭61−170131（ＪＰ，Ａ)
特開 昭62−21323（ＪＰ，Ａ)
特開 平５−67743（ＪＰ，Ａ)
特開 昭61−68798（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03F 3/343
G11C 11/419
H03F 3/345
Claims (16)
- 【請求項１】 第１電源と第２電源との間に接続されて
いて、入力端子と、出力端子とを有している感知増幅器
において、 上記第１電源と第２電源との間に直列に接続された第１
及び第２の機能ダイオード手段を具備し、これらの機能
ダイオード手段の間の直列のノードに上記入力端子が接
続されており、そして上記直列のノードに入力ノードが
接続されそして上記出力端子に出力ノードが接続された
第１インバータを更に具備し、この第１インバータは上
記入力ノードの電圧に応答して２つの論理状態の１つに
セットされ、 これにより、上記入力端子の電流が上記出力端子の論理
状態を決定するようにしたことを特徴とする感知増幅
器。 - 【請求項２】 上記第１及び第２の機能ダイオード手段
の各々は、ドレインがゲートに接続されたＭＯＳトラン
ジスタを備えている請求項１に記載の感知増幅器。 - 【請求項３】 上記第１の機能ダイオード手段は、第１
ソース／ドレインが上記第１電源に接続されたＰＭＯＳ
トランジスタを備え、上記第１電源は上記第２電源より
も高い電圧にあり、上記第２の機能ダイオード手段は、
第１ソース／ドレインが上記第２電源に接続されたＮＭ
ＯＳトランジスタを備えている請求項２に記載の感知増
幅器。 - 【請求項４】 上記第１インバータの上記出力ノードに
入力ノードが接続されそして上記出力端子に出力ノード
が接続された第２インバータを更に備えた請求項１に記
載の感知増幅器。 - 【請求項５】 上記第１及び第２の機能ダイオード手段
は、上記入力端子の上記電流に応答して所定の電圧範囲
で動作し、上記第１インバータは、上記電圧範囲の所定
の点において２つの論理状態間で切り換わる請求項１に
記載の感知増幅器。 - 【請求項６】 上記第１インバータは第１及び第２のＭ
ＯＳトランジスタを有し、各々のＭＯＳトランジスタ
は、第１及び第２のソース／ドレインと、ゲートと、動
作特性とを有し、上記第１ＭＯＳトランジスタの上記第
１ソース／ドレインは上記第１電源に接続され、上記第
２ＭＯＳトランジスタの上記第１ソース／ドレインは上
記第２電源に接続され、上記第１及び第２ＭＯＳトラン
ジスタの上記第２ソース／ドレインは上記出力ノードに
共通接続され、上記ＭＯＳトランジスタの上記ゲートは
上記入力ノードに接続され、そして上記第１及び第２Ｍ
ＯＳトランジスタの上記特性は、上記トランジスタが上
記電圧範囲の上記所定の点で切り換わるようにセットさ
れる請求項５に記載の感知増幅器。 - 【請求項７】 制御端子を有し、上記第１及び第２の機
能ダイオード手段に接続されていて、上記感知増幅器が
上記制御端子の信号に応答できないようディスエイブル
するための手段を更に備えた請求項１に記載の感知増幅
器。 - 【請求項８】 上記ディスエイブル手段は上記第１と第
２の機能ダイオード手段の間に接続された第１スイッチ
を備え、このスイッチは上記制御端子の信号に応答して
動作する請求項７に記載の感知増幅器。 - 【請求項９】 上記ディスエイブル手段は上記直列ノー
ドに接続された第２スイッチを備え、この第２スイッチ
は上記制御端子の信号に応答して上記直列ノードを上記
電源の一方にクランプする請求項８に記載の感知増幅
器。 - 【請求項１０】 上記第１及び第２スイッチはＭＯＳト
ランジスタより成る感知増幅器。 - 【請求項１１】 第１電源と第２電源との間に接続さ
れ、入力端子と、出力端子とを有している感知増幅器に
おいて、 第１及び第２のＭＯＳトランジスタを具備し、各ＭＯＳ
トランジスタは、第１及び第２のソース／ドレインと、
ゲートとを有し、上記第１ＭＯＳトランジスタの上記第
１ソース／ドレインは上記第１電源に接続され、上記第
２ＭＯＳトランジスタの上記第１ソース／ドレインは上
記第２電源に接続され、上記第１ＭＯＳトランジスタの
上記第２ソース／ドレインは、上記第２ＭＯトランジス
タの上記第２ソース／ドレインと、上記入力端子とに接
続され、上記入力端子は更に上記第１及び第２ＭＯＳト
ランジスタの上記ゲートに接続され、そして更に、上記
入力端子に入力ノードが接続されそして上記出力端子に
出力ノードが接続された第１インバータを具備し、この
第１インバータは上記入力ノードの電圧に応答して２つ
の論理状態の１つにセットされ、 これにより、上記第１及び第２ＭＯＳトランジスタはダ
イオードとして働き、上記入力端子の電流が上記出力端
子の論理状態を決定することを特徴とする感知増幅器。 - 【請求項１２】 制御端子及び第３のＭＯＳトランジス
タを更に具備し、この第３のＭＯＳトランジスタは、そ
の第１のソース／ドレインが上記第２のＭＯＳトランジ
スタの上記第２のソース／ドレインと、上記入力端子と
に接続され、その第２のソース／ドレインが上記第１Ｍ
ＯＳトランジスタの上記第２のソース／ドレインに接続
され、そしてそのゲートが上記制御端子に接続され、こ
れにより、上記制御端子の信号が上記第３のＭＯＳトラ
ンジスタをオフ及びオンに切り換える請求項１１に記載
の感知増幅器。 - 【請求項１３】 第４のＭＯＳトランジスタを更に具備
し、この第４のＭＯＳトランジスタは、その第１のソー
ス／ドレインが上記第２電源に接続され、その第２のソ
ース／ドレインが上記入力端子に接続され、そしてその
ゲートが上記制御端子に接続されており、これにより、
この第４のＭＯＳトランジスタは上記制御端子の信号に
応答してオフ及びオンに切り換わる請求項１２に記載の
感知増幅器。 - 【請求項１４】 上記制御端子と上記第４ＭＯＳトラン
ジスタの上記ゲートとの間に接続されたインバータを更
に具備し、これにより、上記制御端子のイネーブル信号
に応答して、上記第３ＭＯＳトランジスタはオンに切り
換わって上記第１及び第２のＭＯＳトランジスタを接続
すると共に、上記第４ＭＯＳトランジスタはオフに切り
換わって上記入力端子を上記第２電源から切断する請求
項１３に記載の感知増幅器。 - 【請求項１５】 上記入力端子は該端子の電流に応答し
て所定の電圧範囲で動作しそして上記第１インバータは
上記電圧範囲の所定の電圧において上記２つの論理状態
間で切り換わる請求項１１に記載の感知増幅器。 - 【請求項１６】 第２インバータを更に具備し、この第
２インバータは、その入力ノードが上記第１インバータ
の上記出力ノードに接続されそしてその出力ノードが上
記出力端子に接続される請求項１５に記載の感知増幅
器。
Applications Claiming Priority (2)
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|---|---|---|---|
| US07/932,427 US5345111A (en) | 1992-08-19 | 1992-08-19 | High-speed current sense amplifier |
| US07/932427 | 1992-08-19 |
Publications (2)
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|---|---|
| JPH0794969A JPH0794969A (ja) | 1995-04-07 |
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Family Applications (1)
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|---|---|---|---|
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-
1993
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- 1993-08-12 JP JP20075893A patent/JP3389291B2/ja not_active Expired - Lifetime
- 1993-08-19 KR KR1019930016159A patent/KR960003531B1/ko not_active IP Right Cessation
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