JP3287286B2 - 基準電圧発生回路 - Google Patents
基準電圧発生回路Info
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Description
【０００１】
【発明の属する技術分野】本発明は基準電圧発生回路に
関し、特に半導体メモリ等の半導体集積回路に適用され
る基準電圧発生回路に関する。
関し、特に半導体メモリ等の半導体集積回路に適用され
る基準電圧発生回路に関する。
【０００２】
【従来の技術】従来の、この種の基準電圧発生回路は、
半導体メモリ等を形成する半導体集積回路において、当
該半導体集積回路の消費電力を低減し、且つ高集積化を
図る際には、一般に、外部より供給される電源電圧を、
チップ内部において降圧して電源電圧として使用してい
るのが通例である。このようにして半導体集積回路に適
用される従来の基準電圧発生回路の回路構成例が図２に
示される。図２において、本従来例は、△ＶTP発生回路
１と、コンパレータ２と、ＰＭＯＳトランジスタ３と、
抵抗４および５とを備えて構成される。また、図３に
は、△ＶTP発生回路の内部構成が示されており、図３に
示されるように、当該△ＶTP発生回路１は、ＰＭＯＳト
ランジスタ８〜１３、１５および１６と、ＮＭＯＳトラ
ンジスタ１４および１７とを備えて構成される。なお、
上記の△ＶTPは、しきい値電圧の差異を示す記号であ
り、当該△ＶTP発生回路１からは、その回路構成により
発生するしきい値電圧の差電圧がＶ1 として出力され
る。また外部より供給される電源電圧は５Ｖであり、こ
の外部電源電圧の供給を受けて、チップ内に設けられて
いる本従来例において、基準電圧を生成される。
半導体メモリ等を形成する半導体集積回路において、当
該半導体集積回路の消費電力を低減し、且つ高集積化を
図る際には、一般に、外部より供給される電源電圧を、
チップ内部において降圧して電源電圧として使用してい
るのが通例である。このようにして半導体集積回路に適
用される従来の基準電圧発生回路の回路構成例が図２に
示される。図２において、本従来例は、△ＶTP発生回路
１と、コンパレータ２と、ＰＭＯＳトランジスタ３と、
抵抗４および５とを備えて構成される。また、図３に
は、△ＶTP発生回路の内部構成が示されており、図３に
示されるように、当該△ＶTP発生回路１は、ＰＭＯＳト
ランジスタ８〜１３、１５および１６と、ＮＭＯＳトラ
ンジスタ１４および１７とを備えて構成される。なお、
上記の△ＶTPは、しきい値電圧の差異を示す記号であ
り、当該△ＶTP発生回路１からは、その回路構成により
発生するしきい値電圧の差電圧がＶ1 として出力され
る。また外部より供給される電源電圧は５Ｖであり、こ
の外部電源電圧の供給を受けて、チップ内に設けられて
いる本従来例において、基準電圧を生成される。
【０００３】まず、図３に示される△ＶTP発生回路１に
ついて説明する。図３において、能力の全く等しいＰＭ
ＯＳトランジスタ８、９および１０が、電源電圧ＶCCと
接地点との間に直列接続されて形成される回路において
は、ＰＭＯＳトランジスタ１０のソースより、電源電圧
ＶCCの電圧レベルより、ＰＭＯＳトランジスタ８および
９のしきい値電圧の和に相当する２｜ＶTP｜下がった電
圧が出力されて、それぞれ能力の全く等しいＰＭＯＳト
ランジスタ１１、１３および１５のゲートに入力され
る。これらのＰＭＯＳトランジスタ１１、１３および１
５は、共にゲート電位が等しい状態となるために、それ
ぞれのソース・ドレイン間電流の値は等しい値となって
いる。更に、ＰＭＯＳトランジスタ１３に直列に接続さ
れているＮＭＯＳトランジスタ１４と、ゲートにＮＭＯ
Ｓトランジスタ１４のドレインが接続されているＮＭＯ
Ｓトランジスタ１７も、それぞれの能力が全く等しいト
ランジスタとして設定されており、且つ相互のゲートが
共通接続されているために、それぞれのＮＭＯＳトラン
ジスタにおけるドレイン・ソース間電流は全く等しい値
となっている。従って、ＰＭＯＳトランジスタ１１に直
列に接続されているＰＭＯＳトランジスタ１２と、ＰＭ
ＯＳトランジスタ１５に直列に接続されているＰＭＯＳ
トランジスタ１６をも含めて、ＰＭＯＳトランジスタ１
１、１２、１５および１６のソース・ドレイン間電流
と、ＮＭＯＳトランジスタ１４および１７のドレイン・
ソース間電流とは、その電流値が相等しく一致した動作
状態となっている。
ついて説明する。図３において、能力の全く等しいＰＭ
ＯＳトランジスタ８、９および１０が、電源電圧ＶCCと
接地点との間に直列接続されて形成される回路において
は、ＰＭＯＳトランジスタ１０のソースより、電源電圧
ＶCCの電圧レベルより、ＰＭＯＳトランジスタ８および
９のしきい値電圧の和に相当する２｜ＶTP｜下がった電
圧が出力されて、それぞれ能力の全く等しいＰＭＯＳト
ランジスタ１１、１３および１５のゲートに入力され
る。これらのＰＭＯＳトランジスタ１１、１３および１
５は、共にゲート電位が等しい状態となるために、それ
ぞれのソース・ドレイン間電流の値は等しい値となって
いる。更に、ＰＭＯＳトランジスタ１３に直列に接続さ
れているＮＭＯＳトランジスタ１４と、ゲートにＮＭＯ
Ｓトランジスタ１４のドレインが接続されているＮＭＯ
Ｓトランジスタ１７も、それぞれの能力が全く等しいト
ランジスタとして設定されており、且つ相互のゲートが
共通接続されているために、それぞれのＮＭＯＳトラン
ジスタにおけるドレイン・ソース間電流は全く等しい値
となっている。従って、ＰＭＯＳトランジスタ１１に直
列に接続されているＰＭＯＳトランジスタ１２と、ＰＭ
ＯＳトランジスタ１５に直列に接続されているＰＭＯＳ
トランジスタ１６をも含めて、ＰＭＯＳトランジスタ１
１、１２、１５および１６のソース・ドレイン間電流
と、ＮＭＯＳトランジスタ１４および１７のドレイン・
ソース間電流とは、その電流値が相等しく一致した動作
状態となっている。
【０００４】このような△ＶTP発生回路１の回路構成に
おいて、ＰＭＯＳトランジスタ１２のしきい値電圧のレ
ベルを、他のＰＭＯＳトランジスタのしきい値電圧のレ
ベルよりも大きい値に設定しておくことにより、電源電
圧ＶCCのレベルがＰＭＯＳトランジスタ１２のしきい値
電圧のレベルよりも大きくなるような場合には、ＮＭＯ
Ｓトランジスタ１７のドレインより出力される電圧Ｖ1
（△ＶTP発生回路１の出力電圧）の値は、ＰＭＯＳトラ
ンジスタ１２のしきい値電圧−ＶTP12と、ＰＭＯＳトラ
ンジスタ１７のしきい値電圧−ＶTP16との差を△ＶTPと
して、次式にて示される。
おいて、ＰＭＯＳトランジスタ１２のしきい値電圧のレ
ベルを、他のＰＭＯＳトランジスタのしきい値電圧のレ
ベルよりも大きい値に設定しておくことにより、電源電
圧ＶCCのレベルがＰＭＯＳトランジスタ１２のしきい値
電圧のレベルよりも大きくなるような場合には、ＮＭＯ
Ｓトランジスタ１７のドレインより出力される電圧Ｖ1
（△ＶTP発生回路１の出力電圧）の値は、ＰＭＯＳトラ
ンジスタ１２のしきい値電圧−ＶTP12と、ＰＭＯＳトラ
ンジスタ１７のしきい値電圧−ＶTP16との差を△ＶTPと
して、次式にて示される。
【０００５】 Ｖ1 ＝−ＶTP16−（−ＶTP12） ＝ＶTP12−ＶTP16 ＝△ＶTP ……………………………………（１） 従って、図２においては、この△ＶTP発生回路１の出力
電圧Ｖ1 （＝△ＶTP）は、コンパレータ２の正入力端に
入力されて、負入力端に入力される節点Ｂにおける電位
ＶB のレベルと比較される。コンパレータの比較出力電
圧はＰＭＯＳトランジスタ３のゲートに入力され、これ
を受けて、当該ＰＭＯＳトランジスタ３が駆動されて、
ＰＭＯＳトランジスタ３のドレイン（節点Ａ）からは、
所望の基準電圧ＶR が出力される。この場合に、抵抗４
および５の抵抗値をそれぞれＲ4およびＲ5 とすると、
出力される基準電位ＶR は次式により与えられる。
電圧Ｖ1 （＝△ＶTP）は、コンパレータ２の正入力端に
入力されて、負入力端に入力される節点Ｂにおける電位
ＶB のレベルと比較される。コンパレータの比較出力電
圧はＰＭＯＳトランジスタ３のゲートに入力され、これ
を受けて、当該ＰＭＯＳトランジスタ３が駆動されて、
ＰＭＯＳトランジスタ３のドレイン（節点Ａ）からは、
所望の基準電圧ＶR が出力される。この場合に、抵抗４
および５の抵抗値をそれぞれＲ4およびＲ5 とすると、
出力される基準電位ＶR は次式により与えられる。
【０００６】 ＶR ＝（Ｒ4 ＋Ｒ5 ）Ｖ1 ／Ｒ5 ………………（２） ＝（Ｒ4 ＋Ｒ5 ）△ＶTP／Ｒ5 ……………（３） 今、図３に示される△ＶTP発生回路１のＰＭＯＳトラン
ジスタ１２およびＰＭＯＳトランジスタ１６のしきい値
電圧を、それぞれ上述のように−ＶTP12および−ＶTP16
とし、その具体的な標準的数値として、それぞれ−Ｖ
TP12＝−１．５０Ｖ、−ＶTP16＝−０．７５Ｖとし、且
つ、抵抗４および抵抗５の抵抗値比として、Ｒ4 ：Ｒ5
＝２．５５：０．７５であるものとすると、上記の
（３）式より、出力される基準電位ＶR は下記のように
して求められる。 ＶR ＝（Ｒ4 ＋Ｒ5 ）△ＶTP／Ｒ5 ＝（Ｒ4 ／Ｒ5 ＋１）△ＶTP ＝（２．５５／０．７５＋１）×｛−０．７５−（−１．５０）｝ ＝３．３（Ｖ） ……………………………（４） 一方において、電源電圧ＶCCとしてＶCC＝３．３Ｖの供
給を受けて動作しているチップ内の内部回路において
は、１例としてアドレス、データおよびコマンド等の入
出力信号の許容レベルとして、上限値ＶIH＝２．４Ｖ、
下限値ＶIL＝０．４Ｖの場合においては、基準電圧ＶR
は次式により与えられる。
ジスタ１２およびＰＭＯＳトランジスタ１６のしきい値
電圧を、それぞれ上述のように−ＶTP12および−ＶTP16
とし、その具体的な標準的数値として、それぞれ−Ｖ
TP12＝−１．５０Ｖ、−ＶTP16＝−０．７５Ｖとし、且
つ、抵抗４および抵抗５の抵抗値比として、Ｒ4 ：Ｒ5
＝２．５５：０．７５であるものとすると、上記の
（３）式より、出力される基準電位ＶR は下記のように
して求められる。 ＶR ＝（Ｒ4 ＋Ｒ5 ）△ＶTP／Ｒ5 ＝（Ｒ4 ／Ｒ5 ＋１）△ＶTP ＝（２．５５／０．７５＋１）×｛−０．７５−（−１．５０）｝ ＝３．３（Ｖ） ……………………………（４） 一方において、電源電圧ＶCCとしてＶCC＝３．３Ｖの供
給を受けて動作しているチップ内の内部回路において
は、１例としてアドレス、データおよびコマンド等の入
出力信号の許容レベルとして、上限値ＶIH＝２．４Ｖ、
下限値ＶIL＝０．４Ｖの場合においては、基準電圧ＶR
は次式により与えられる。
【０００７】 ＶR ＝（ＶTH＋ＶIL）／２ ……………………（５） この（５）式より、この場合における基準電位ＶR は、
下記のようにして求められる。
下記のようにして求められる。
【０００８】 ＶR ＝（２．４＋０．４）／２ ＝１．４（Ｖ） ……………………………（６） 従って、本従来例において、上記の（４）式により得ら
れている基準電圧ＶR＝３．３Ｖの値は、所望の基準電
圧１．４Ｖよりも遥かに高いレベルの電圧となってい
る。実際には、図２における抵抗４および５は、それぞ
れ複数個の抵抗より成る直列抵抗として形成されてお
り、これらの抵抗に対応して設けられているヒューズを
カットして、抵抗４および５の抵抗値を調整することに
より、（４）式に示される基準電圧のレベル調整が行わ
れるが、この従来例の場合には、回路構成上、そのレベ
ル調整可能範囲には限界がある。しかも、前述の△ＶTP
発生回路１に含まれるＭＯＳトランジスタのしきい値電
圧の値には、製造プロセスに依存する変動値が介在して
おり、一般に、±０．１５Ｖ程度の変動値が見込まれて
いる。従って、例えば、製造プロセスに起因するＰＭＯ
Ｓトランジスタ１２およびＰＭＯＳトランジスタ１６の
しきい値電圧の変動値が、それぞれ−ＶTP12＝−１．８
０Ｖ、−ＶTP16＝−０．９０Ｖとなった場合には、△Ｖ
TP発生回路１の出力電圧Ｖ1 （＝△ＶTP）は、最大変動
値としては１．５Ｖ程度のレベルまで上昇することがあ
る。このような高いレベルの△ＶTPが出力される場合に
おいては、前記（２）式または（３）式に依存する形で
基準電圧ＶR の値を導出することは、上記のヒューズ・
カットによる抵抗４および５の抵抗値の調整によって
も、動作原理的には実現不可能となる。従って、許容さ
れた製造プロセスのバラツキ範囲内において、前記
（１）式に示される関係が変動してしまうような事態に
おいては、動作原理上、所望の基準電圧としてＶR ＝
１．４Ｖを得ることができない動作状態となり、所定の
基準電圧出力機能を達成することが不可能となる。
れている基準電圧ＶR＝３．３Ｖの値は、所望の基準電
圧１．４Ｖよりも遥かに高いレベルの電圧となってい
る。実際には、図２における抵抗４および５は、それぞ
れ複数個の抵抗より成る直列抵抗として形成されてお
り、これらの抵抗に対応して設けられているヒューズを
カットして、抵抗４および５の抵抗値を調整することに
より、（４）式に示される基準電圧のレベル調整が行わ
れるが、この従来例の場合には、回路構成上、そのレベ
ル調整可能範囲には限界がある。しかも、前述の△ＶTP
発生回路１に含まれるＭＯＳトランジスタのしきい値電
圧の値には、製造プロセスに依存する変動値が介在して
おり、一般に、±０．１５Ｖ程度の変動値が見込まれて
いる。従って、例えば、製造プロセスに起因するＰＭＯ
Ｓトランジスタ１２およびＰＭＯＳトランジスタ１６の
しきい値電圧の変動値が、それぞれ−ＶTP12＝−１．８
０Ｖ、−ＶTP16＝−０．９０Ｖとなった場合には、△Ｖ
TP発生回路１の出力電圧Ｖ1 （＝△ＶTP）は、最大変動
値としては１．５Ｖ程度のレベルまで上昇することがあ
る。このような高いレベルの△ＶTPが出力される場合に
おいては、前記（２）式または（３）式に依存する形で
基準電圧ＶR の値を導出することは、上記のヒューズ・
カットによる抵抗４および５の抵抗値の調整によって
も、動作原理的には実現不可能となる。従って、許容さ
れた製造プロセスのバラツキ範囲内において、前記
（１）式に示される関係が変動してしまうような事態に
おいては、動作原理上、所望の基準電圧としてＶR ＝
１．４Ｖを得ることができない動作状態となり、所定の
基準電圧出力機能を達成することが不可能となる。
【０００９】
【発明が解決しようとする課題】上述した従来の半導体
メモリ等を含む半導体集積回路に用いられる基準電圧発
生回路においては、当該半導体集積回路の低消費電力化
および高速化に対する要請に対応して、外部から供給さ
れる高電源電圧を、チップ内部において降圧して基準電
圧を生成する手法が用いられているが、当該半導体集積
回路に含まれるＶTP発生回路の出力電圧には、前記高電
源電圧の変動に伴なう変動値が介在しており、また、前
記ＶTP発生回路内のＭＯＳトランジスタ類の製造プロセ
スに依存するしきい値電圧の変動値に起因して、当該Ｖ
TP発生回路のしきい値差電圧のレベルも変動して出力さ
れている。これらの複数種類の変動値を含むＶTP発生回
路の変動出力電圧に対応して、電圧出力段のＰＭＯＳト
ランジスタのドレインと接地点との間に接続される抵抗
負荷回路を、コンパレータに対する帰還電圧生成用の抵
抗分圧回路として用い、且つ当該ＰＭＯＳトランジスタ
のドレインより基準電圧を出力する構成としているため
に、当該抵抗分圧回路におけるヒューズ・カットによる
出力電圧調整を適用しても、前記しきい値差電圧出力に
おける変動電圧レベルを十分に吸収し調整し得ないとい
う限界点が存在しており、このために、前記ＰＭＯＳト
ランジスタのドレインより出力される基準電圧の残留誤
差電圧が許容値を上回る事態となる惧れも介在し、所望
の基準電圧を得ることができないという欠点がある。
メモリ等を含む半導体集積回路に用いられる基準電圧発
生回路においては、当該半導体集積回路の低消費電力化
および高速化に対する要請に対応して、外部から供給さ
れる高電源電圧を、チップ内部において降圧して基準電
圧を生成する手法が用いられているが、当該半導体集積
回路に含まれるＶTP発生回路の出力電圧には、前記高電
源電圧の変動に伴なう変動値が介在しており、また、前
記ＶTP発生回路内のＭＯＳトランジスタ類の製造プロセ
スに依存するしきい値電圧の変動値に起因して、当該Ｖ
TP発生回路のしきい値差電圧のレベルも変動して出力さ
れている。これらの複数種類の変動値を含むＶTP発生回
路の変動出力電圧に対応して、電圧出力段のＰＭＯＳト
ランジスタのドレインと接地点との間に接続される抵抗
負荷回路を、コンパレータに対する帰還電圧生成用の抵
抗分圧回路として用い、且つ当該ＰＭＯＳトランジスタ
のドレインより基準電圧を出力する構成としているため
に、当該抵抗分圧回路におけるヒューズ・カットによる
出力電圧調整を適用しても、前記しきい値差電圧出力に
おける変動電圧レベルを十分に吸収し調整し得ないとい
う限界点が存在しており、このために、前記ＰＭＯＳト
ランジスタのドレインより出力される基準電圧の残留誤
差電圧が許容値を上回る事態となる惧れも介在し、所望
の基準電圧を得ることができないという欠点がある。
【００１０】
【課題を解決するための手段】本発明の基準電圧発生回
路は、それぞれのゲート及びドレインが互いに接続され
それぞれのソースドレイン路が高電位電源と低電位電源
との間に直列に接続される第１、第２及び第３の第１種
導電型電界効果トランジスタと、ソースが前記高電位電
源に接続されゲートが前記第３の第１種導電型電界効果
トランジスタのソースに接続される第４の第１種導電型
電界効果トランジスタと、ソースが前記第４の第１種導
電型電界効果トランジスタのドレインに接続されゲート
及びドレインが前記低電位電源に接続される第５の第１
種導電型電界効果トランジスタと、ソースが前記高電位
電源に接続されゲートが前記第３の第１種導電型電界効
果トランジスタのソースに接続される第６の第１種導電
型電界効果トランジスタと、ドレイン及びゲートが前記
第６の第１種導電型電界効果トランジスタのドレインに
接続されソースが前記低電位電源に接続される第１の第
２種導電型電界効果トランジスタと、ソースが前記高電
位電源に接続されゲートが前記第３の第１種導電型電界
効果トランジスタのソースに接続されドレインが前記第
４の第１種導電型電界効果トランジスタのドレインに接
続される第７の第１種導電型電界効果トランジスタと、
ソースが前記第７の第１種導電型電界効果トランジスタ
のドレインに接続されゲート及びドレインが出力端に接
続される第８の第１種導電型電界効果トランジスタと、
ドレインが前記第８の第１種導電型電界効果トランジス
タのドレインに接続されゲートが前記第６の第１種導電
型電界効果トランジスタのドレインに接続されソースが
前記低電位電源に接続される第２の第２種導電型電界効
果トランジスタと、を有し、前記第５の第１種導電型電
界効果トランジスタのしきい値と前記第８の第１種導電
型電界効果トランジスタのしきい値との差電圧を前記出
力端から出力するしきい値差電圧発生回路と、正側入力
端に入力される前記出力端の電圧と負側入力端に入力さ
れる帰還電圧とを比較して前記比較結果に対応する電圧
を出力するコンパレータと、ソースが前記高電位電源に
接続されゲートに前記コンパレータの出力電圧が入力さ
れドレインが第１の節点に接続される第９の第１種導電
型電界効果トランジスタと、前記第１の節点と前記低電
位電源との間に第２の節点を介し直列に接続され前記第
２の節点の電圧を前記 帰還電圧とする第１及び第２の抵
抗と、前記第１の節点と前記低電位電源との間に第３の
節点を介し直列に接続され前記第３の節点の電圧を基準
電圧として出力する第３及び第４の抵抗と、を備えて構
成されることを特徴としている。
路は、それぞれのゲート及びドレインが互いに接続され
それぞれのソースドレイン路が高電位電源と低電位電源
との間に直列に接続される第１、第２及び第３の第１種
導電型電界効果トランジスタと、ソースが前記高電位電
源に接続されゲートが前記第３の第１種導電型電界効果
トランジスタのソースに接続される第４の第１種導電型
電界効果トランジスタと、ソースが前記第４の第１種導
電型電界効果トランジスタのドレインに接続されゲート
及びドレインが前記低電位電源に接続される第５の第１
種導電型電界効果トランジスタと、ソースが前記高電位
電源に接続されゲートが前記第３の第１種導電型電界効
果トランジスタのソースに接続される第６の第１種導電
型電界効果トランジスタと、ドレイン及びゲートが前記
第６の第１種導電型電界効果トランジスタのドレインに
接続されソースが前記低電位電源に接続される第１の第
２種導電型電界効果トランジスタと、ソースが前記高電
位電源に接続されゲートが前記第３の第１種導電型電界
効果トランジスタのソースに接続されドレインが前記第
４の第１種導電型電界効果トランジスタのドレインに接
続される第７の第１種導電型電界効果トランジスタと、
ソースが前記第７の第１種導電型電界効果トランジスタ
のドレインに接続されゲート及びドレインが出力端に接
続される第８の第１種導電型電界効果トランジスタと、
ドレインが前記第８の第１種導電型電界効果トランジス
タのドレインに接続されゲートが前記第６の第１種導電
型電界効果トランジスタのドレインに接続されソースが
前記低電位電源に接続される第２の第２種導電型電界効
果トランジスタと、を有し、前記第５の第１種導電型電
界効果トランジスタのしきい値と前記第８の第１種導電
型電界効果トランジスタのしきい値との差電圧を前記出
力端から出力するしきい値差電圧発生回路と、正側入力
端に入力される前記出力端の電圧と負側入力端に入力さ
れる帰還電圧とを比較して前記比較結果に対応する電圧
を出力するコンパレータと、ソースが前記高電位電源に
接続されゲートに前記コンパレータの出力電圧が入力さ
れドレインが第１の節点に接続される第９の第１種導電
型電界効果トランジスタと、前記第１の節点と前記低電
位電源との間に第２の節点を介し直列に接続され前記第
２の節点の電圧を前記 帰還電圧とする第１及び第２の抵
抗と、前記第１の節点と前記低電位電源との間に第３の
節点を介し直列に接続され前記第３の節点の電圧を基準
電圧として出力する第３及び第４の抵抗と、を備えて構
成されることを特徴としている。
【００１１】なお、前記低電位電源は接地電位電源であ
ってもよい。
ってもよい。
【００１２】
【００１３】
【００１４】
【発明の実施の形態】次に、本発明について図面を参照
して説明する。
して説明する。
【００１５】図１は本発明の１実施形態を示す回路構成
図である。図１に示されるように、本実施形態は、△Ｖ
TP発生回路１と、コンパレータ２と、ＰＭＯＳトランジ
スタ３と、抵抗４、５、６および７とを備えて構成され
る。図２との対比により明らかなように、本実施形態の
従来例との差異は、本実施形態においては、新たに抵抗
６および７が付加されていることである。なお、△ＶTP
発生回路１の内部構成については、前述の図３に示され
るとうりである。
図である。図１に示されるように、本実施形態は、△Ｖ
TP発生回路１と、コンパレータ２と、ＰＭＯＳトランジ
スタ３と、抵抗４、５、６および７とを備えて構成され
る。図２との対比により明らかなように、本実施形態の
従来例との差異は、本実施形態においては、新たに抵抗
６および７が付加されていることである。なお、△ＶTP
発生回路１の内部構成については、前述の図３に示され
るとうりである。
【００１６】図１において、△ＶTP発生回路１からは、
前述のように、図３に示されるＰＭＯＳトランジスタ１
２のしきい値電圧−ＶTP12と、ＰＭＯＳトランジスタ１
７のしきい値電圧−ＶTP16との差に相当する△ＶTPが、
電圧Ｖ1 として出力されてコンパレータ２の正入力端に
入力される。コンパレータ２においては、当該出力電圧
Ｖ1 は、負入力端に入力される節点Ｂにおける電位ＶB
のレベルと比較され、その比較出力電圧はＰＭＯＳトラ
ンジスタ３のゲートに入力される。このゲート入力を受
けて、当該ＰＭＯＳトランジスタ３が駆動されて、ＰＭ
ＯＳトランジスタ３のドレイン（節点Ａ）には電圧ＶA
が出力される。この電圧ＶA は、抵抗６および抵抗７に
より抵抗分割されて、所望の基準電圧ＶR として出力さ
れが、この基準電圧ＶR は次式により与えられる。
前述のように、図３に示されるＰＭＯＳトランジスタ１
２のしきい値電圧−ＶTP12と、ＰＭＯＳトランジスタ１
７のしきい値電圧−ＶTP16との差に相当する△ＶTPが、
電圧Ｖ1 として出力されてコンパレータ２の正入力端に
入力される。コンパレータ２においては、当該出力電圧
Ｖ1 は、負入力端に入力される節点Ｂにおける電位ＶB
のレベルと比較され、その比較出力電圧はＰＭＯＳトラ
ンジスタ３のゲートに入力される。このゲート入力を受
けて、当該ＰＭＯＳトランジスタ３が駆動されて、ＰＭ
ＯＳトランジスタ３のドレイン（節点Ａ）には電圧ＶA
が出力される。この電圧ＶA は、抵抗６および抵抗７に
より抵抗分割されて、所望の基準電圧ＶR として出力さ
れが、この基準電圧ＶR は次式により与えられる。
【００１７】 ＶR ＝（Ｒ4 ＋Ｒ5 ）Ｒ6 Ｖ1 ／（Ｒ6 ＋Ｒ7 ）Ｒ5 ……（７） 上式において、Ｖ1 ＝０．９Ｖの場合に、ヒューズカッ
トによる抵抗調整により、抵抗４と抵抗５の抵抗値比を
Ｒ4 ：Ｒ5 ＝３：１に調整する場合には、節点Ａにおけ
る電圧ＶA のレベルは３．６Ｖとなり、同様にヒューズ
カットにより、抵抗６と抵抗７の抵抗値比をＲ6 ：Ｒ7
＝７：１１に調整するものとすると、抵抗分割により節
点Ｃから出力される基準電圧ＶR は、ＶR ＝１．４Ｖと
して出力される。また、外部からの低電圧の電源電圧の
供給下において、製造プロセスにおける変動要因によ
り、△ＶTP発生回路１の出力電圧が１．４Ｖ以下に低下
するような事態においては、従来の基準電圧発生回路に
おいては所望の基準電圧を得ることは不可能となるが、
本実施形態においては、△ＶTP発生回路１より出力され
る電圧Ｖ1 のレベルが、所望の基準電圧ＶR ＝１．４Ｖ
以下に低下するような事態においても、例えば、ヒュー
ズ・カットにより、抵抗４と抵抗５の抵抗値比をＲ4 ：
Ｒ5 ＝２．０：１．４に調整し、抵抗６と抵抗７の抵抗
値比をＲ6 ：Ｒ7 ＝０．６：１．４に調整することによ
り、外部の低電圧の電源電圧の供給下においても、所望
の基準電圧ＶR として、ＶR ＝１．４Ｖを得ることがで
きる。即ち、本発明においては、外部電源電圧の変動な
らびに製造プロセスに依存するしきい値電圧変動に起因
する基準電圧調整上の制約要因を、出力段における抵抗
電圧分割回路を２段用いて構成し、且つ当該抵抗電圧分
割回路に対してヒューズ・カットによる抵抗値調整を適
用することにより、極めて簡易な回路手段により吸収す
ることが可能となり、半導体集積回路に対する基準電圧
の安定供給を、極めて容易且つ有効に実現することがで
きる。
トによる抵抗調整により、抵抗４と抵抗５の抵抗値比を
Ｒ4 ：Ｒ5 ＝３：１に調整する場合には、節点Ａにおけ
る電圧ＶA のレベルは３．６Ｖとなり、同様にヒューズ
カットにより、抵抗６と抵抗７の抵抗値比をＲ6 ：Ｒ7
＝７：１１に調整するものとすると、抵抗分割により節
点Ｃから出力される基準電圧ＶR は、ＶR ＝１．４Ｖと
して出力される。また、外部からの低電圧の電源電圧の
供給下において、製造プロセスにおける変動要因によ
り、△ＶTP発生回路１の出力電圧が１．４Ｖ以下に低下
するような事態においては、従来の基準電圧発生回路に
おいては所望の基準電圧を得ることは不可能となるが、
本実施形態においては、△ＶTP発生回路１より出力され
る電圧Ｖ1 のレベルが、所望の基準電圧ＶR ＝１．４Ｖ
以下に低下するような事態においても、例えば、ヒュー
ズ・カットにより、抵抗４と抵抗５の抵抗値比をＲ4 ：
Ｒ5 ＝２．０：１．４に調整し、抵抗６と抵抗７の抵抗
値比をＲ6 ：Ｒ7 ＝０．６：１．４に調整することによ
り、外部の低電圧の電源電圧の供給下においても、所望
の基準電圧ＶR として、ＶR ＝１．４Ｖを得ることがで
きる。即ち、本発明においては、外部電源電圧の変動な
らびに製造プロセスに依存するしきい値電圧変動に起因
する基準電圧調整上の制約要因を、出力段における抵抗
電圧分割回路を２段用いて構成し、且つ当該抵抗電圧分
割回路に対してヒューズ・カットによる抵抗値調整を適
用することにより、極めて簡易な回路手段により吸収す
ることが可能となり、半導体集積回路に対する基準電圧
の安定供給を、極めて容易且つ有効に実現することがで
きる。
【００１８】
【発明の効果】以上説明したように、本発明は、外部電
源電圧を降圧してチップ内部の電源電圧として使用する
ことなく、外部電源電圧として、直接チップ内部の回路
動作に必要とされる電源電圧の供給を受け、しきい値差
電圧をレベル変換して出力する電圧出力段のＰＭＯＳト
ランジスタに対して、帰還電圧生成用の抵抗分圧回路を
形成する抵抗負荷回路に加えて、新たに基準電圧生成用
の抵抗分圧回路として機能する第２の抵抗負荷回路を並
列接続の形で付加することにより、ヒューズ・カットに
よる抵抗値調整の適用によって、外部電源電圧変動なら
びに製造プロセスに依存する△ＶTP発生回路内のＭＯＳ
トランジスタ類のしきい値電圧変動による基準電圧出力
変動を十分に吸収して、所要の許容レベル値内に調整す
ることが可能となり、所望の基準電圧出力を得ることが
できるという効果がある。
源電圧を降圧してチップ内部の電源電圧として使用する
ことなく、外部電源電圧として、直接チップ内部の回路
動作に必要とされる電源電圧の供給を受け、しきい値差
電圧をレベル変換して出力する電圧出力段のＰＭＯＳト
ランジスタに対して、帰還電圧生成用の抵抗分圧回路を
形成する抵抗負荷回路に加えて、新たに基準電圧生成用
の抵抗分圧回路として機能する第２の抵抗負荷回路を並
列接続の形で付加することにより、ヒューズ・カットに
よる抵抗値調整の適用によって、外部電源電圧変動なら
びに製造プロセスに依存する△ＶTP発生回路内のＭＯＳ
トランジスタ類のしきい値電圧変動による基準電圧出力
変動を十分に吸収して、所要の許容レベル値内に調整す
ることが可能となり、所望の基準電圧出力を得ることが
できるという効果がある。
【図１】本発明の１実施形態を示す回路構成図である。
【図２】従来例を示す回路構成図である。
【図３】△ＶTP発生回路を示す回路構成図である。
１ △ＶTP発生回路 ２ コンパレータ ３、８〜１３、１５、１６ ＰＭＯＳトランジスタ ４〜７ 抵抗 １４、１７ ＮＭＯＳトランジスタ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G05F 3/24
Claims (2)
- 【請求項１】 それぞれのゲート及びドレインが互いに
接続されそれぞれのソースドレイン路が高電位電源と低
電位電源との間に直列に接続される第１、第２及び第３
の第１種導電型電界効果トランジスタと、ソースが前記
高電位電源に接続されゲートが前記第３の第１種導電型
電界効果トランジスタのソースに接続される第４の第１
種導電型電界効果トランジスタと、ソースが前記第４の
第１種導電型電界効果トランジスタのドレインに接続さ
れゲート及びドレインが前記低電位電源に接続される第
５の第１種導電型電界効果トランジスタと、ソースが前
記高電位電源に接続されゲートが前記第３の第１種導電
型電界効果トランジスタのソースに接続される第６の第
１種導電型電界効果トランジスタと、ドレイン及びゲー
トが前記第６の第１種導電型電界効果トランジスタのド
レインに接続されソースが前記低電位電源に接続される
第１の第２種導電型電界効果トランジスタと、ソースが
前記高電位電源に接続されゲートが前記第３の第１種導
電型電界効果トランジスタのソースに接続されドレイン
が前記第４の第１種導電型電界効果トランジスタのドレ
インに接続される第７の第１種導電型電界効果トランジ
スタと、ソースが前記第７の第１種導電型電界効果トラ
ンジスタのドレインに接続されゲート及びドレインが出
力端に接続される第８の第１種導電型電界効果トランジ
スタと、ドレインが前記第８の第１種導電型電界効果ト
ランジスタのドレインに接続されゲートが前記第６の第
１種導電型電界効果トランジスタのドレインに接続され
ソースが前記低電位電源に接続される第２の第２種導電
型電界効果トランジスタと、を有し、前記第５の第１種
導電型電界効果トランジスタのしきい値と前記第８の第
１種導電型電界効果トランジスタのしきい値との差電圧
を前記出力端から出力するしきい値差電圧発生回路と、
正側入力端に入力される前記出力端の電圧と負側入力端
に入力される帰還電圧とを比較して前記比較結果に対応
する電圧を出力するコンパレータと、ソースが前記高電
位電源に接続されゲートに前記コンパレータの出力電圧
が入力されドレインが第１の節点に接続される第９の第
１種導電型電界効果トランジスタと、前記第１の節点と
前記低電位電源との間に第２の節点を介し直列に接続さ
れ前記第２の節点の電圧を前記帰還電圧とする第１及び
第２の抵抗と、前記第１の節点と前記低電位電源との間
に第３の節点 を介し直列に接続され前記第３の節点の電
圧を基準電圧として出力する第３及び第４の抵抗と、を
備えることを特徴とする基準電圧発生回路。 - 【請求項２】 前記低電位電源が接地電位電源であるこ
とを特徴とする請求項１記載の基準電圧発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29281397A JP3287286B2 (ja) | 1997-10-24 | 1997-10-24 | 基準電圧発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29281397A JP3287286B2 (ja) | 1997-10-24 | 1997-10-24 | 基準電圧発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11134050A JPH11134050A (ja) | 1999-05-21 |
| JP3287286B2 true JP3287286B2 (ja) | 2002-06-04 |
Family
ID=17786691
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29281397A Expired - Fee Related JP3287286B2 (ja) | 1997-10-24 | 1997-10-24 | 基準電圧発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3287286B2 (ja) |
-
1997
- 1997-10-24 JP JP29281397A patent/JP3287286B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11134050A (ja) | 1999-05-21 |
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