KR100363139B1 - 버퍼회로및바이어스회로 - Google Patents

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Abstract

본 발명의 목적은 트랜지스터 각각의 임계전압의 편차에 민감하지 않은 버퍼회로를 제공하는데 있다.
상술한 바와 같은 목적을 달성하기 위하여 본 발명은, 전류원에 연결되는 제 1 단자, 제 1 절점에 연결되는 제 2 단자, 및 제 1 입력신호를 입력받기 위한 제 1 입력단에 연결되는 제어전극을 갖는 제 1 트랜지스터; 상기 전류원에 연결되는 제 1 단자, 제 2 절점에 연결되는 제 2 단자, 및 제 2 입력신호를 입력받기 위한 제 2 입력단에 연결되는 제어전극을 갖는 제 2 트랜지스터; 제 1 전원전위 레벨이 제공되는 제 1 전원 절점에 연결되는 제 1 단자, 제 1 절점에 연결되는 제 2 단자, 및 제 1 출력단자에 연결되는 제어전극을 갖는 제 3 트랜지스터; 제 1 전원절점에 연결되는 제 1 단자, 제 2 절점에 연결되는 제 2 단자, 및 제 2 출력단자에 연결되는 제어전극을 갖는 제 4 트랜지스터; 제 1 출력단자에 연결되는 제 1 단자, 제 1 전원절점에 연결되는 제 2 단자, 및 제 1 결점에 연결되는 제어전극을 갖는 제 5 트랜지스터; 및 제 2 출력단자에 연결되는 제 1 단자, 제 1 전원절점에 연결되는 제 2 단자, 및 제 2 절점에 연결되는 제어전극을 갖는 제 6 트랜지스터로 구성된 것을 특징으로 한다.

Description

버퍼회로 및 바이어스회로{Buffer Circuit and Bias Circuit}
본 발명은 버퍼회로 및 바이어스 회로에 관한 것으로 특히, 전원전위 레벨이 2V일때 접지전위와 2V 사이의 실제적인 중간 레벨을 중간으로 하며 크기가 200mV인 신호와 같이, 하이(high) 논리레벨을 가리키는 전압레벨과 로우(low) 논리레벨을 가리키는 전압레벨 사이의 차가 작고 크기가 작은 신호와 같은 신호를 전기적으로 처리하는 버퍼회로 및 바이어스 회로에 관한 것이다.
이러한 유형의 버퍼회로는 신호 입력부에 설치된 트랜지스터와 신호 출력부에 설치된 트랜지스터를 포함한다.
상기 버퍼회로에서, 트랜지스터의 임계전압 근처의 전압레벨을 갖는 작은 크기의 신호가 신호입력부의 트랜지스터에 입력된다.
더욱이, 그 내부의 버퍼회로의 출력을 입력받기 위한 외부회로 내에 설치되는 트랜지스터 임계전압 근처의 전압레벨을 갖는 작은 크기의 신호가 신호 출력부의 트랜지스터로부터 출력된다.
상술한 작은 크기의 신호를 전기적으로 다루는 버퍼회로는 그 스위칭 동작이 포화 영역에서 수행되는 트랜지스터로 구성되는 버퍼회로에 비교하여 고속으로 신호를 전달할 수 있다.
그러므로, 상기 버퍼회로는 고속 동작이 필요한 전기회로 내에서 특히 이용될 수 있다.
그러나, 반도체 제조공정에 있어서, 각 트랜지스터의 임계전압이 트랜지스터를 제조할 때 발생하는 제조 편차에 기인하여 설계값으로부터 다소 일탈하는 경우가 있을 수 있다.
각 트랜지스터 임계전압의 설계값으로부터의 편차는 버퍼회로의 동작에 악영향을 비치는 중요한 일 요소이다.
그러므로, 트랜지스터의 임계전압의 편차에 민감하지 않은 버퍼회로가 요구된다.
따라서 본 발명은 트랜지스터의 임계전압의 편차에 민감하지 않은 버퍼회로를 제공하는데 그 목적이 있다.
상술한 바와 같은 목적을 달성하기 위하여 본 발명은 전류원에 연결되는 제 1 단자, 제 1 절점에 연결되는 제 2 단자, 및 제 1 입력신호를 입력받기 위한 제 1 입력단에 연결되는 제어전극을 갖는 제 1 트랜지스터; 상기 전류원에 연결되는 제 1 단자, 제 2 절점에 연결되는 제 2 단자, 및 제 2 입력신호를 입력받기 위한 제 2입력단에 연결되는 제어전극을 갖는 제 2 트랜지스터; 제 1 전원전위 레벨이 제공되는 제 1 전원 절점에 연결되는 제 1 단자, 상기 제 1 절점에 연결되는 제 2 단자, 및 제 1 출력단자에 연결되는 제어전극을 갖는 제 3 트랜지스터; 상기 제 1 전원절점에 연결되는 제 1 단자, 상기 제 2 절점에 연결되는 제 2 단자, 및 제 2 출력단자에 연결되는 제어전극을 갖는 제 4 트랜지스터; 상기 제 1 출력단자에 연결되는 제 1 단자, 상기 제 1 전원절점에 연결되는 제 2 단자, 및 상기 제 1 절점에 연결되는 제어전극을 갖는 제 5 트랜지스터; 및 상기 제 2 출력단자에 연결되는 제 1 단자, 상기 제 1 전원절점에 연결되는 제 2 단자, 및 상기 제 2 절점에 연결되는 제어전극을 갖는 제 6 트랜지스터로 구성된 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 버퍼회로 및 바이어스회로의 실시예를 설명하겠다.
제 1 도는 본 발명에 따른 버퍼회로의 일 실시예를 도시한 회로도이다.
버퍼회로는 작은 크기의 신호를 입력받고 출력하며, 전장효과 트랜지스터(이하, 모스 트랜지스터라고 부른다)로 구성되어 있다.
버퍼회로는 입력단(D, DB)에서 상보적이며 작은 크기의 신호를 입력받으며, 모스 트랜지스터의 임계전압의 편차에 의해 영향을 받지 않으면서 출력단(0, OB)로부터의 작은 크기의 신호에 해당하는 상보적인 작은 크기의 신호를 출력한다.
이하, 작은 크기의 신호의 각각은, 하이 논리레벨을 지시하는 전압레벨과 로우 논리레벨을 지시하는 전압레벨 사이의 차이가 작은 신호를 보인다.
예를 들어, 전원전위레벨이 2V일때, 작은 크기의 신호는 접지전위와 2V 사이의 실제적으로 중간인 레벨을 중간으로 하여 크기가 200mV인 신호를 의미한다.
상기 버퍼회로는 상보적인 작은 크기의 신호를 입력받는 NMOS(101, 102), 및 전류원(108)를 포함한다.
NMOS(101, 102)는 동일한 크기(예를 들어, 게이트 길이(W)와 게이트 폭(L)에 의해 정의된다)를 갖는다.
NMOS(101)은 입력단(D)에 전기적으로 연결되며 상기 상보적인 신호의 일 신호를 제공받는 게이트(G), 절점(110)에 전기적으로 연결된 드레인(D), 및 전류원(108)에 전기적으로 연결된 소오스(S)를 갖는다.
NMOS(102)은 입력단(DB)에 전기적으로 연결되며 상기 상보적인 신호의 다른 일 신호를 제공받는 게이트(G), 절점(111)에 전기적으로 연결된 드레인(D), 및 전류원(108)에 전기적으로 연결된 소오스(S)를 갖는다.
전류원(108)은 NMOS(101)의 소오스와 접지전위(Vss) 사이에 전기적으로 연결된다.
상기 버퍼회로는 PMOS(103, 104)에 의해 제어되는 부(-)궤환(negative feedback)을 또한 포함한다.
PMOS(103, 104)는 동일한 크기(예를 들어, 게이트 길이(W)와 게이트 폭(L)에 의해 정의된다)를 갖는다.
PMOS(103)는 전원전위(Vcc)에 전기적으로 연결된 소오스(S), 절점(110)에 전기적으로 연결된 드레인(D), 및 출력단(O)에 연결된 절점(Φ 1-1)에 전기적으로 연결된 게이트(G)를 갖는다.
PMOS(104)는 전원전위(Vcc)에 전기적으로 연결된 소오스(S), 절점(111)에 전기적으로 연결된 드레인(D), 및 출력단(OB)에 연결된 절점(Φ 1-2)에 전기적으로 연결된 게이트(G)를 갖는다.
PMOS(103)의 소오스(S)와 드레인(D) 사이의 저항값은 절점(Φ 1-1)에 나타나는 전위에 의해 제어된다.
유사하게, PMOS(104)의 소오스(S)와 드레인(D)사이의 저항값은 절점(Φ 1-2)에 나타나는 전위에 의해 제어된다.
또한 상기 버퍼회로는 NMOS(105, 106), 전류원(107), 및 전류원(109)을 포함한다.
상기 NMOS(105, 106)는 동일한 크기(예를 들어, 게이트 길이(W)와 게이트 폭(L)에 의해 정의된다)를 갖는다.
NMOS(105)는 전원전위(Vcc)에 전기적으로 연결된 드레인(D), 절점(Φ 1-1)에 전기적으로 연결된 소오스(S), 및 절점(110)에 전기적으로 연결된 게이트(G)를 갖는다.
NMOS(106)는 전원전위(Vcc)에 전기적으로 연결된 드레인(D), 절점(Φ 1-2)에 전기적으로 연결된 소오스(S), 및 절점(111)에 전기적으로 연결된 게이트(G)를 갖는다.
전류원(107)은 NMOS(105)의 소오스와 접지전위(Vss) 사이에 전기적으로 연결된다.
전류원(109)은 NMOS(106)의 소오스와 접지전위(Vss) 사이에 전기적으로 연결된다.
이하, 제 1 도에 도시된 버퍼회로의 동작에 대해 설명하겠다.
예를 들어, 상기 입력단(D)에 입력되는 작은 크기의 신호의 전위가 커기면, NMOS(101)를 통해 흐르는 전류는 증가하고 NMOS(102)를 통해 흐르는 전류는 감소한다.
결과적으로 절점(110)에서의 전위는 감소한다.
절점(110)에서의 전위가 떨어지면, NMOS(105)의 게이트(G)에 제공되는 전위는 감소된다.
결과적으로 소오스(S)와 드레인(D) 사이의 저항값은 증가한다.
그러므로 절점(Φ 1-1)의 전위는 전류원(107)에 의해 결정되는 전위가 된다.
즉, 출력절점(Φ 1-1)의 전압은 절점(110)의 전위에 응하여 또한 감소된다.
한편, 출력절점(Φ 1-1)에서의 전위가 감소되고 비포화 영역에서 가변저항으로 동작되는 PMOS(103)의 게이트(G)에 제공되는 전위가 감소할 때, PMOS(103)의 소오스(S)와 드레인(D) 사이의 저항은 감소된다.
이 저항이 감소될 때, PMOS(103)의 소오스(S)와 드레인(D)사이에 흐르는 전류는 증가한다.
PMOS(103)의 소오스(S)와 드레인(D) 사이의 저항이 감소될 때, 절점(110)에서의 전위는 증가하는 경향이 있다.
절점(110)에서의 전위가 증가함에 따라, NMOS(105)는 출력절점(Φ 1-1)에서의 전위의 과도한 감소를 방지하기 위하여 부(-) 궤환을 제공한다.
그러므로 출력단(O)으로부터 안정되고 작은 크기의 신호를 출력하는 것이 가능하다.
이때에 입력단(DB)에서의 전위가 낮으므로, NMOS(102)의 게이트(G)에 제공되는 전위는 NMOS(101)의 게이트(G)에 제공되는 전위보다 낮게 된다.
결과적으로, NMOS(102)의 소오스(S)와 드레인(D) 사이에 흐르는 전류는 감소한다.
그러므로, 절점(111)에서의 전위는 증가하고 NMOS(106)의 게이트(G)의 전위가 증가되므로, NMOS(106)의 소오스(S)와 드레인(D) 사이에 흐르는 전류는 증가한다.
따라서, 출력절점(Φ 1-2)에서의 전위는 또한 절점(111)에서의 전위에 따라서 증가하게 된다.
비포화 영역에서 가변저항으로 동작되는 PMOS(104)의 게이트(G)의 전위는 출력절점(Φ 1-2)에서의 전위가 증가함에 따라 증가하므로, PMOS(104)의 소오스(S)와 드레인(D) 사이에 흐르는 전류는 감소된다.
전류가 감소될 때, 절점(111)에서의 전위는 감소되는 경향이 있다.
절점(111)에서의 전위의 감소에 응하여, NMOS(106)은 출력절점(Φ 1-2)에서의 전위의 과도한 증가를 방지하기 위하여 부(-) 궤환을 제공한다.
그러므로 본 발명에 따라, 각 트랜지스터의 임계전압의 편차에 대해 안정되며 크기가 작은 신호를 출력단(OB)에서 얻을 수 있다.
또한 본 발명에 의해서, 출력절점의 레벨이 변동한 후에 부궤환이 제공된다.
즉, 상기 절점(110, 111)에서의 레벨의 초기 편차에 의해 영향을 받지 않으므로 본 발명의 실시예는 고속으로 동작할 수 있다.
이하, 트랜지스터의 각 임계전압(NMOS의 임계전압: Vtn, PMOS의 임계전압: Vtp)이 목표값(설계값)에서 일탈되는 경우에 대해 설명하겠다.
예를 들어, 트랜지스터의 임계전압이 목표값으로부터 일탈되는 4가지 경우에 대해 생각하겠다.
제 1 경우로서, 제 1 도에 도시된 회로의 좌편의 일 부분에 포함된 PMOS(103)의 임계전압(Vtp)이 목표값보다 커지고 절점(110)에서의 전위가 목표값보다 작아지는 경우에 대해 언급한다.
출력절점(Φ 1-1)에서의 전위 또한 이때 목표값보다 낮아지므로, PMOS(103)에는 더욱 많은 전류가 흐른다.
결과적으로, 상기 절점(110)에서의 전위가 감소하는 것을 방지할 수 있다.
제 도에 도시된 회로와 우편의 일 부분에 포함된 PMOS(104) 또한 PMOS(103)과 동일한 방식으로 동작된다.
제 2 경우는 제 1 도에 도시된 회로의 좌편의 상기 부분에 포함된 PMOS(103)의 임계전압(Vtp)이 목표값보다 낮아지고 절점(110)에서의 전위가 목표값보다 높아지는 경우에 해당된다.
출력절점(Φ 1-1)에서의 전위 또한 이때 증가하므로, 상기 PMOS(103)를 통해 흐르는 전류는 제한되어서 상기 절점(110)에 제공되는 전위는 억제될 수 있다.
더욱이, 제1도에 도시된 회로의 좌편의 상기 부분에 포함된 PMOS(104)는 또한 상기 PMOS(103)과 동일한 방식으로 동작된다.
제 3 경우는 제 1 도에 도시된 회로의 좌편의 상기 부분에 포함된 NMOS(101)의 임계전압(Vtn)이 목표값보다 낮아지고 출력절점(Φ 1-1)에서의 전위가 목표값보다 낮아지는 경우를 도시한다.
이때 더욱 많은 전류가 PMOS(103)를 통해서 흐르며, 결과적으로 절점(110)에서의 전위는 증가된다.
상기 NMOS(105)는 상기 절점(110)에서의 전위가 증가함에 따라 더 용이하게 도통되는 경향이 있으므로, 상기 출력절점(Φ 1-1)에 제공되는 전위가 강하되는 것을 방지할 수 있다.
제 1 도에 도시된 회로의 우편의 부분에 포함된 NMOS(102)는 또한 상술한 바와 동일한 방식으로 동작된다.
제 4 경우는 제 1 도에 도시된 회로의 좌편의 상기 부분에 포함된 NMOS(101)의 임계전압(Vtn)이 목표값보다 높아지고 출력절점(Φ 1-1)에 제공되는 전위가 목표값보다 커지는 경우를 도시한다.
이때, PMOS(103)를 통해 흐르는 전류는 제한되어서 절점(110)의 전위는 감소된다.
NMOS(105)는 절점(110)의 전위가 감소됨에 따라 더 용이하게 불통되는 경향이 있으므로, 출력절점(Φ 1-1)에 제공되는 전위의 증가는 억제된다.
더욱이 제 1 도에 도시된 회로의 우편의 부분에 포함된 NMOS(102)는 또한 상술한 바와 동일하게 동작된다.
그러므로, 비록 트랜지스터의 임계전압(Vtn 및 Vtp)이 목표값에서 일탈되더라도, 절점(110, 111)의 각각에 흐르는 전류를 보상할 수 있다.
그러므로, 출력단(O, OB)의 각각에서 출력되는 작은 크기의 신호의 전위는 목표값에서 덜 일탈된다.
상술한 바와 같이 제 1 도에 도시된 버퍼회로의 실시예에 따라서, PMOS(103)의 게이트(G)가 출력단(0)에 전기적으로 연결되고 PMOS(104)의 게이트(G)가 출력단(OB)에 전기적으로 연결되므로, 각 출력절점의 레벨이 과도하게 증가하고 감소하는 것을 방지하기 위해서 부(-) 궤환이 제공된다.
각 출력절점의 레벨이 변한 후에 부궤환이 제공되므로, 버퍼회로는 더욱 고속으로 동작될 수 있다.
더욱이, 비록 트랜지스터의 임계전압(Vtn 및 Vtp)이 목표값에서 일탈되더라도, PMOS(103)의 소오스(S)와 드레인(D) 사이의 저항값과 PMOS(104)의 소오스(S)와 드레인(D) 사이의 저항값은 일탈을 보상하기 위해 안정적으로 조정된다.
그러므로, NMOS(105, 106)의 게이트(G)에 제공되는 전위는 출력단(O, OB)로부터 출력되는 작은 크기의 신호에 미치는 영향력이 더욱 적어지도록 조정될 수 있다.
제 2 도는 본 발명에 따른 바이어스 회로(10)를 도시하고 있다.
바이어스 회로(10)은 또한 그 내부에 부궤환회로를 포함하고 있다.
바이어스 회로(10)은 트랜지스터의 임계전압의 편차에 무관한 바이어스 전압을 출력하는 출력단(VRPG)와 전원전위(Vcc)에 무관한 바이어스 전압을 출력하는 출력단(VRNG)를 가지고 있는 바이어스 회로이다.
바이어스 회로(10)은 PMOS(201), NMOS(202 내지 206) 및 저항(208)으로 구성된다.
PMOS(201)은 전원전위(Vcc)에 전기적으로 연결된 소오스(S), 절점(207)에 전기적으로 연결된 드레인(D) 및 출력절점(Φ 2-1)를 통해 출력단(VRPG)에 전기적으로 연결된 게이트(G)를 갖는다.
NMOS(202)와 NMOS(203)은 동일한 크기의 트랜지스터로서, 그 드레인(D)와 게이트(G)는 각각 전원전위(Vcc)와 절점(207)에 전기적으로 연결되어 있다.
더욱이, NMOS(202)는 저항(208)를 통해 NMOS(204)의 드레인에 전기적으로 연결된 소오스(S)를 갖는다.
NMOS(203)는 NMOS(206)과 출력절점(Φ2-1)에 전기적으로 연결된 소오스(S)를 가지므로, PMOS(201)은 부궤환 하에 제어된다.
PMOS(201)과 NMOS(203)은 상술한 방법으로 전기적으로 연결되므로, 출력단(VRPG)으로부터 출력되는 바이어스 전압은 PMOS(2()1)과 NMOS(203)의 임계전압에 무관한 전압으로서 출력될 수 있다.
NMOS(204, 206)는 서로 동일한 크기의 트랜지스터이다.
NMOS(204)와 NMOS(206)은 각각 접지전위(Vss)에 전기적으로 연결된 소오스(S)와 출력절점(Φ2-2)를 통해 출력단(VRNG)에 전기적으로 연결된 게이트(G)를 갖는다.
더욱이, NMOS(204)의 게이트(G)는 또한 그 자신의 드레인(D)에 전기적으로연결되어 있다.
NMOS(205)는 접지전위(Vss)에 전기적으로 연결된 소오스(S), 절점(207)에 전기적으로 연결된 드레인(D) 및 출력절점(Φ2-2)를 통해 출력단(VRNG)에 전기적으로 연결된 게이트(G)를 갖는다.
이하, 바이어스 회로의 동작에 대해 설명하겠다.
PMOS 또는 NMOS의 임계전압(Vt)이 목표값에서 일탈한 4가지 경우를 예로 고려하겠다.
제 1 경우로서, PMOS(201)의 임계전압(Vtp)의 절대값이 목표값보다 더 높아지는 경우에 대해 언급할 수 있다.
이 경우에, PMOS(201)의 도통 상태는 임계전압(Vtp)가 목표값일 때와 비교하여 약하게 된다.
그러므로, 절점(207)에서의 전위는 임계전압(Vtp)가 목표값일 때와 비교하여 감소된다.
그러므로 NMOS(203)의 게이트(G)에 제공되는 전위가 목표값보다 작아질 때, 출력절점(Φ2-1)에 제공되는 전위의 레벨 또한 감소된다.
그러나 이 전위 레벨은 PMOS(201)의 게이트(G)에 제공되므로, PMOS(201)를 통해 흐르는 저류는 증가하고 절점(207)의 전위 레벨의 감소를 억제하도록 조정된다.
그러므로 부궤환이 PMOS(201)에 제공되므로, 비록 PMOS(201)의 임계전압(Vtp)가 목표값보다 커지더라도 출력단(VRPG)로부터 출력되는 바이어스 전압에 미치는 영향력력이 더 적어진다.
제 2 경우는 PMOS(201)의 임계전압(Vtp)이 절대값이 목표값보다 작아지고 절점(207)의 전위레벨이 목표값보다 커지는 경우를 도시한다.
이 경우에, 출력절점(Φ2-1)의 전위 레벨을 증가시키고, 절점(207)의 전위 레벨의 증가를 억제하기 위해 PMOS(201)를 통해 흐르는 전류를 제한할 목적으로 부궤환이 제공된다.
제 3 경우는 NMOS(203)의 임계전압(Vtn)이 목표값보다 작아지고 출력절점(Φ 2-1)의 전위레벨이 목표값보다 커지는 경우를 도시한다.
이 경우에, 절점(207)의 전위 레벨을 감소시키고 출력절점(Φ2-1)의 전위 레벨의 증가를 억제하기 위해 부궤환이 제공된다.
제 4 경우는 NMOS(203)의 임계전압(Vtn)이 목표값보다 커지고 출력절점(Φ 2-1)의 전위 레벨이 목표값보다 작아지는 경우를 도시한다.
이 경우에, 절점(207)의 전위 레벨를 증가시키고 출력절점(Φ2-1)의 전위 레벨의 감소를 방지하기 위해서 부궤환이 제공된다.
그러므로, PMOS(201)에 제공되는 부궤환에 의해 출력절점(Φ2-1)의 전위 레벨은 트랜지스터 임계전압의 편차의 범위 내에서 정의되는 △ Vtp와 △ Vtn에 의해 덜 영향을 받게 된다.
그러므로 출력단(VRPG)로부터 트랜지스터의 임계전압의 편차에 민감하지 않은 일정한 전압을 출력할 수 있다.
더욱이, NMOS(202, 203)의 게이트(G)는 절점(207)에 전기적으로 연결되므로,출력절점(Φ2-1)를 통하여 흐르는 전류 iR은 출력절점(Φ2-2)를 통해 흐르는 전류 iL과 동일하다.
그러므로, 두 전류 사이의 관계는 다음과 같다.
iL = iR
절점에 제공되는 전압의 값(Vs)는 출력절점(Φ2-1)에 제공되는 전압의 값(Vrpg)와 동일하다.
그러므로, 두 전류 사이의 관계는 다음과 같다.
Vs = Vrpg
전압값(Vrpg)는 전원전위(Vcc)에서 NMOS(203)에 걸리는 전압강하(Vno)를 빼므로서 얻어진다.
그러므로, 두 전류 사이의 관계는 다음과 같다.
Vrpg = Vcc - Vno
저항(208)에 걸리는 전압강하(Vro)는 저항(208)의 저항값(R(Ω))과 전류값(iL)로부터 결정된다.
그러므로, 전압강하(Vro)는 다음과 같이 표현된다.
Vro = R x iL
그러므로, 출력절점(Φ 2-2)에 제공되는 전압의 값(Vrng)은 다음처럼 표시된다.
Vrng = Vrpg - Vro
= Vcc - Vno - iLx R
iL은 Vcc에 비례하므로, Vrng는 다음과 같이 다시 쓸 수 있다.
Vrng = Vcc(1-kR) - Vno
Vrng로서, Vtp와 Vcc에 무관한 기준레벨은 R를 증가시킴으로써 얻어진다.
이런 식으로 제 2 도에 도시된 바이어스 회로(10)에 따라, PMOS(201)의 게이트(G)를 NMOS(203)의 드레인(D)에 전기적으로 연결하고 PMOS(201)의 드레인(D)와 NMOS(203)의 게이트(G)를 서로간에 전기적으로 연결함으로써 △ Vtp와 △ Vtn에 의해 덜 영향을 받는 기준레벨(Vrpg)를 얻을 수 있다.
NMOS(202)의 소오스(S)와 NMOS(204)의 드레인(D) 사이에 충분한 크기의 용량을 갖는 저항(208)를 전기적으로 연결하고, 상기 NMOS(202)와 크기가 동일한 NMOS(203)의 소오스와 상기 NMOS(204)와 크기가 동일한 NMOS(206)의 드레인을 서로 전기적으로 연결하며, NMOS(202, 203)의 게이트를 공통절점에 전기적으로 연결하고, 및 NMOS(204)의 드레인(D)및 게이트(G)와 NMOS(206)의 게이트(G)를 출력절점(Φ2-2)에 전기적으로 연결함으로써, △ Vtp와 Vcc에 무관한 기준레벨(Vrng)를 얻을 수 있다.
제 3 도는 바이어스 회로의 제 2 실시예를 도시한 회로도이다.
상기 바이어스 회로는 입/출력단(VRN)과 출력단(VRNN)을 포함한 바이어스 회로이다.
본 바이어스 회로는 제 2 도에 도시된 바이어스 회로(10)과 NMOS 트렌지스터(301, 302)로 구성된다.
입/출력단(VRN)은 바이어스 회로(10)의 출력단(VRNG)에 전기적으로 연결된다.
NMOS(301)은 입/출력단(VRN)에 전기적으로 연결된 게이트(G), 출력단(VRNN)에 전기적으로 연결된 드레인(D), 및 접지전위(Vss)에 전기적으로 연결된 소오스(S)를 갖는다.
더욱이, NMOS(302)는 전원전위(Vcc)에 전기적으로 연결된 드레인(D)와 게이트(G), 및 출력단(VRNN)에 전기적으로 연결된 소오스를 갖는다.
이하, 제 3 도에 도시된 바이어스 회로의 동작에 대해 설명하겠다.
단자(VRN)은 바이어스 회로(10)의 출력단(VRNG)에 전기적으로 연결됨으로, 제 2 도에 도시된 NMOS(204)의 임계전압(Vtn)이 목표값보다 커짐에 따라 NMOS(204)의 드레인에 제공되는 전압은 증가한다.
그러므로, 입/출력단(VRNG)의 전압은 상기한 전압 상승에 따라 또한 증가된다.
따라서, 입/출력단(VRN)의 전압은 또한 증가된다.
또한, NMOS(301)은 NMOS(204)의 임계전압(Vtn)에 유사한, 제조에서의 편차 또는 온도에서의 편차에 의한 영향력하에 있게 된다.
그러므로, NMOS(301)의 게이트(G)에 제공되는 전압은 NMOS의 임계전압(Vtn)을 증가시킴에 따라 상승하고 NMOS(301)의 임계전압(Vtn)은 또한 상술한 바와 같은 방식으로 증가되므로, NMOS(301)의 도통상태는 임계전압(Vtn)이 목표값인 때의 경우와 실제적으로 동일하다.
결과적으로, NMOS(301)의 소오스(S)와 드레인(D) 사이에 흐르는 전류는 변경되지 않고 유지된다.
더욱이, NMOS(302)를 통해 흐르는 전류는 그것의 임계전압(Vtn)에 관계없이 일정하게 유지되므로, NMOS(302)의 전압(VGS)는 임계전압(Vtn)이 증가함에 따라 커진다.
NMOS(302)의 게이트(G)에 제공되는 전압(Vg)는 Vcc이므로, 출력단(VRNN)에는 임계전압(Vtn)이 증가할 때 △ Vtn만큼 감소된 기준레벨이 제공된다.
그러므로, 제 2 실시예의 바이어스 회로에 따라서, 임계전압(Vtn)이 목표값보다 더 커지게 될 때 임계전압(Vtn)의 증가에 의해 감소된 기준레벨은, 입/출력단(VRN)을 바이어스 회로(10)의 출력단(VRNG)에 전기적으로 연결하고, NMOS(301)의 게이트(G)을 입/출력단(VRN)에 전기적으로 연결하며, NMOS(301)의 드레인을 NMOS(302)의 소오스(S)에 전기적으로 연결하고, 및 그 드레인(D)와 그 소오스(S) 사이의 절점을 출력단(VRNN)에 전기적으로 연결함으로써, 출력단(VRNN)에서 얻어질 수 있다.
그러므로, 절점(Φ1-1)과 절점(Φ1-2)로부터 임계전압(Vtn)상에 출력되는 작은 크기의 신호의 전위 사이의 중간전위의 의존성은, 임계전압(Vtn)에서의 편차에 부(-)의 의존성을 갖는 기준레벨을 예에서와 같이 제 1 도에 도시된 버퍼회로내의 전류원(107, 109)의 각각에 제공함으로써, 감소될 수 있다.
제 4 도는 바이어스 회로의 제 3 실시예를 도시하고 있다.
상기 바이어스 회로는 제 2 도에 도시된 바이어스 회로(10), NMOS(401), 및PMOS(402)로 구성된다.
PMOS(402)는 전원전위(Vcc)에 전기적으로 연결된 소오스(S), 바이어스 회로(10)의 출력단(VRPG)에 전기적으로 연결된 게이트(G), 및 출력단(VRN)에 전기적으로 연결된 드레인(D)를 갖는다.
더욱이, NMOS(401)은 접지전위(Vss)에 전기적으로 연결된 소오스(S), 출력단(VRN)에 전기적으로 연결된 드레인(D)와 게이트(G)를 갖는다.
이하, 본 바이어스 회로의 동작에 대해 설명하겠다.
바이어스 회로(10)의 출력단(VRPG)에서의 기준레벨은 바이어스 회로(10)를 형성하는 트랜지스터의 임계전압(Vtn, Vtp)에 의존하지 않는다.
그러므로, 임계전압(Vtp)가 목표값보다 커질 때, PMOS(402)를 통해 흐르는 전류는 감소된다.
결과적으로, 출력단(VRN)에서의 기준 레벨은 임계전압(Vtp)에서의 편차에 의해 감소된다.
더욱이, 임계전압(Vtn)이 목표값보다 커질 때, NMOS(401)의 소오스(S)와 드레인(D) 사이의 저항값은 크게 된다.
결과적으로, 출력단(VRN)에서의 기준 레벨은 임계전압(Vtn)에서의 편차에 의해 증가된다.
상술한 바와 같은 바이어스 회로의 제 3 실시예에 따라서, PMOS(402)의 게이트(C)는 상기 바이어스 회로(10)의 출력단(VRPG)에 전기적으로 연결되고 PMOS(402)의 드레인(D)와 NMOS(401)의 드레인(D) 및 게이트(G)가 각각 출력단(VRN)에 전기적으로 연결되므로, PMOS 트랜지스터의 임계전압(Vtp)의 편차에 의해 감소되는 기준레벨을 그 임계전압(Vtp)이 증가할 때 출력단(VRN)의 레벨로서 얻을 수 있으며, NMOS 트랜지스터의 임계전압(Vtn)의 편차에 의해 증가되는 기준레벨을 그 임계전압(Vtn)이 증가할 때 출력단(VRN)의 레벨로서 얻을 수 있다.
더욱이, 임계전압(Vtp와 Vtn)으로부터의 일탈에 대한 출력의 영향은 제 1 도에 도시된 버퍼회로의 전류원(108)을 제어하기 위한 기준레벨을 사용함으로써 감소될 수 있다.
제2, 3 및 4도에 도시된 바이어스 회로는 제 1 도에 도시된 버퍼회로의 전류원 등을 제어하기 위해 이용될 수 있다.
그러나, 제조에서의 편차과 온도 특성에서의 편차에 기인한 임계전압으로부터의 편차에 대한 출력의 영향력은 전압 제어형 지연 셀등과 같은 전류원을 제어하기 위한 바이어스 회로를 이용함으로써 감소될 수 있다.
상술한 바와 같은 본 발명에 의해서, 제조등에서의 편차에 기인하여 임계전압이 변할 때에도 목표값을 근사화하는 전위레벨의 신호를 출력할 수 있다.
또한 본 발명의 버퍼회로에 의해서, 비록 임계전압이 제조등에서의 편차에 기인하여 변할지라도, 출력부상의 전위에 대해 부궤환의 제어를 수행함으로써 안정된 작은 크기의 신호를 출력할 수 있다.
더욱이, 본 발명의 바이어스 회로에 의해서, 비록 임계전압이 제조등에서의 편차에 의해 변할지라도, 안정된 바이어스 전압을 출력부상의 전위에 대한 부궤환 제어를 수행함으로써 출력할 수 있다.
더욱이, 전원전위의 편차에 무관한 바이어스 전압을 상기 저항의 저항값을 충분히 크게 함으로써 출력할 수 있다.
제 1 도는 본 발명의 버퍼회로를 도시하는 도면.
제 2 도는 본 발명의 바이어스회로의 제 1 실시예를 도시한 도면.
제 3 도는 본 발명의 바이어스회로의 제 2 실시예를 도시한 도면.
제 4 도는 본 발명의 바이어스회로의 제 3 실시예를 도시한 도면.

Claims (15)

  1. 제 1 전류원에 연결되는 제 1 단자, 제 1 절점에 연결되는 제 2 단자, 및 제 1 입력신호를 입력받기 위한 제 1 입력단자에 연결되는 제어전극을 갖는 제 1 도전형의 제 1 트랜지스터와,
    상기 제 1 전류원에 연결되는 제 1 단자, 제 2 절점에 연결되는 제 2 단자, 및 제 2 입력신호를 입력받기 위한 제 2 입력단자에 연결되는 제어전극을 갖는 제 2 도전형의 제 2 트랜지스터와,
    제 1 전원전위 레벨이 제공되는 제 1 전원 절점에 연결되는 제 1 단자, 상기 제 1 절점에 연결되는 제 2 단자, 및 제 1 출력단자에 연결되는 제어전극을 갖는 제 2 도전형의 제 3 트랜지스터와,
    상기 제 1 전원절점에 연결되는 제 1 단자, 상기 제 2 절점에 연결되는 제 2 단자, 및 제 2 출력단자에 연결되는 제어전극을 갖는 상기 제 2 도전형의 제 4 트랜지스터와,
    상기 제 1 출력단자에 연결되는 제 1 단자, 상기 제 1 전원절점에 연결되는 제 2 단자, 및 상기 제 1 절점에 연결되는 제어전극을 갖는 상기 제 1 도전형의 제 5 트랜지스터와,
    상기 제 1 출력단자와 상기 제 1 전원전위 레벨보다 낮은 제 2 전원전위 레벨이 제공된 제 2 전원절점 사이에 연결되는 제 2 전류원과,
    상기 제 2 출력단자에 연결되는 제 1 단자, 상기 제 1 전원절점에 연결되는제 2 단자, 및 상기 제 2 절점에 연결되는 제어전극을 갖는 상기 제 1 도전형의 제 6 트랜지스터와, 그리고
    상기 제 2 출력단자와 상기 제 2 전위레벨이 제공된 상기 제 2 전원절점 사이에 연결되는 제 3 전류원으로 구성된 것을 특징으로 하는 버퍼회로.
  2. 제 1 항에 있어서,
    상기 제 1 내지 제 6 트랜지스터는 모스 트랜지스터인 것을 특징으로 하는 버퍼회로.
  3. 제 2 항에 있어서,
    상기 제 1, 제 2, 제 5 및 제 6 모스 트랜지스터는 N모스 트랜지스터이고 상기 제 3 및 제 4 모스 트랜지스터는 P모스 트랜지스터인 것을 특징으로 하는 버퍼회로.
  4. 제 1 항에 있어서,
    상기 제 1 및 제 2 입력단자의 각각은 제 1 전원전위 레벨과 상기 제 2 전원전위 레벨 사이의 전위레벨이 제공되는 것을 특징으로 하는 버퍼회로.
  5. 제 1 항에 있어서,
    상기 제 1 및 제 2 입력단자는 서로간에 상보적인 제 1 및 제 2 입력신호를입력받는 것을 특징으로 하는 버퍼회로.
  6. 제 1 절점에 연결되는 제 1 단자, 제 1 전원전위 레벨로 인가된 제 1 전원전위 단자에 연결되는 제 2 단자 및 제 1 입력신호를 입력받기 위한 제어단자를 갖는 제 1 신호입력회로와,
    제 2 절점에 연결되는 제 3 단자, 상기 제 1 전원전위 단자에 연결되는 제 4 단자 및 제 2 입력신호를 입력받기 위한 제어단자를 갖는 제 2 신호입력회로와,
    상기 제 1 절점의 전위레벨이 증가할 때 제 1 출력단자의 전위레벨을 증가시키고 상기 제 1 절점의 전위레벨이 감소할 때 상기 제 1 출력단자의 전위레벨을 감소시키기 위해서, 상기 제 1 절점에 연결되는 입력단자, 제 1 출력단자와 상기 제 1 전원전위 단자에 연결되는 출력단자 및 상기 제 1 전원전위레벨 보다 높은 제 2 전원전위로 인가된 제 2 전원전위 단자에 연결되는 제 5 단자를 갖는 제 1 레벨 시프트 회로와,
    상기 제 2 절점의 전위레벨이 증가할 때 제 2 출력단자의 전위레벨을 증가시키고 상기 제 2 절점의 전위레벨이 감소할 때 상기 제 2 출력단자의 전위레벨을 감소시키기 위해서,
    상기 제 2 절점에 연결되는 입력단자, 제 2 출력단자와 상기 제 1 전원전위 단자에 연결되는 출력단자 및 상기 전원전위단자에 연결되는 제 6 단자를 갖는 제 2 레벨 시프트 회로와,
    상기 제 1 출력단자의 전위레벨에 응하여 상기 제 2 전원 전위 단자와 상기제 1 절점 사이의 연결을 제어하기 위해서,
    상기 제 2 전원전위 단자에 연결되는 제 7 단자, 상기 제 1 절점에 연결되는 제 8 단자 및 상기 제 1 출력단자의 전위레벨을 입력받기 위한 제어단자를 갖는 제 1 피드백 회로와, 그리고
    상기 제 2 출력단자의 전위레벨에 응하여 상기 제 2 전원전위 단자와 상기 제 2 절점 사이의 연결을 제어하기 위해서, 상기 제 2 전원전위 단자에 연결되는 제 9 단자, 상기 제 2 절점에 연결되는 제 10 단자 및 상기 제 2 출력단자의 전위레벨을 입력받기 위한 제어단자를 갖는 제 2 피드백 회로로 구성된 것을 특징으로 하는 버퍼회로,
  7. 제 6 항에 있어서,
    상기 제 1 레벨 시프트 회로는 MOS 트랜지스터와 전류원으로 구성되고, 상기 MOS 트랜지스터는 상기 제 2 전원전위 단자에 연결되는 상기 제 5 단자로서 드레인 전극, 상기 제 1 출력단자에 연결되는 상기 출력단자로서 소스 전극 및 상기 제 1 절점에 연결되는 상기 입력단자로서 게이트 전극을 갖고, 상기 전류원은 상기 MOS 트랜지스터의 소스 전극과 상기 제 1 전원전위 단자 사이에 연결되는 것을 특징으로 하는 버퍼회로.
  8. 제 7 항에 있어서,
    상기 MOS 트랜지스터는 N 형 MOS 트랜지스터인 것을 특징으로 하는 버퍼 회로.
  9. 제 6 항에 있어서,
    상기 제 1 피드백 회로는 상기 제 1 절점에 연결된 상기 제 8 단자로서 드레인 전극, 상기 제 2 전원전위 단자에 연결된 상기 제 7 단자로서 소스 전극 및 상기 제 1 출력단자에 연결된 상기 제어단자로서 게이트 전극을 갖는 MOS 트랜지스터로 구성된 것을 특징으로 하는 버퍼회로.
  10. 제 9 항에 있어서,
    상기 제 1 피드백 회로 MOS 트랜지스터는 P형 MOS 트랜지스터로 구성된 것을 특징으로 하는 버퍼회로.
  11. 제 6 항에 있어서,
    상기 제 1 신호 입력회로는 상기 제 1 과 제 2 전원전위 레벨사이의 전위 레벨을 갖는 상기 제 2 입력신호를 입력받기 위한 것을 특징으로 하는 버퍼회로.
  12. 제 6 항에 있어서,
    상기 제 2 신호 입력회로는 상기 제 1 과 제 2 전원전위 레벨사이의 전위 레벨을 갖는 상기 제 2 입력신호를 입력받기 위한 것을 특징으로 하는 버퍼회로.
  13. 제 6 항에 있어서,
    상기 제 1 및 제 2 입력단자는 서로 상보적인 제 1 및 제 2 입력신호를 입력받기 위한 것을 특징으로 하는 버퍼회로.
  14. 제 13 항에 있어서,
    상기 제 1 및 제 2 출력단자는 서로 상보적인 제 1 및 제 2 출력신호를 출력하기 위한 것을 특징으로 하는 버퍼회로.
  15. 상보적인 제 1 및 제 2 입력신호를 입력받기 위해 트랜지스터 한 쌍을 포함하는 입력수단과,
    상기 입력수단에 연결되고, 각각의 상보적인 제 1 및 제 2 입력신호에 대응하는 상보적인 제 1 및 제 2 출력신호를 출력하기 위해 트랜지스터 한 쌍을 포함하는 출력수단과, 그리고
    각 출력신호의 부분을 피드백시키기 위해 상기 입력수단과 상기 출력수단에 연결되는 트랜지스터 한 쌍을 포함하는 피드백 수단을 포함하고,
    상기 입력수단, 상기 출력수단 및 상기 피드백 수단은 상기 트랜지스터의 임계전압의 변화를 보상하게 구성된 것을 특징으로 하는 버퍼회로.
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