JPH05167427A

JPH05167427A - レベルシフト回路

Info

Publication number: JPH05167427A
Application number: JP32930591A
Authority: JP
Inventors: Hiroshi Mobara; 宏茂原; Masanori Kinugasa; 昌典衣笠
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1991-12-13
Filing date: 1991-12-13
Publication date: 1993-07-02
Also published as: US5382846A

Abstract

(57)【要約】【目的】この発明は、出力のオーバーシュート、アンダ
ーシュートを抑制し、出力振幅のレベルダウンを確実に
行うことを目的とする。【構成】電源電圧Ｖcc1 のノードと接地電圧Ｖssのノー
ドとの間にＮチャネルＭＯＳトランジスタＮ１とＮ２の
ソース・ドレイン間が直列に挿入され、一方のＭＯＳト
ランジスタＮ２のゲートには入力信号ＩＮが供給され、
他方のＭＯＳトランジスタＮ１のゲートにはこの入力信
号ＩＮがインバータＩＮＶ１を介して供給される。上記
インバータＩＮＶ１には電源電圧として上記Ｖcc1 とは
独立した電源電圧Ｖcc2 が供給される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明はＭＯＳトランジスタを
用いて構成され、出力信号振幅が電源電圧までフルスイ
ングしないようなレベルシフト回路に関する。

【０００２】

【従来の技術】図２６はＣＭＯＳレベルの信号の振幅を
レベルダウンする従来のレベルシフト回路の構成を示
す。正極性の電源電圧Ｖccが供給される電源ノードと出
力端子との間にはＮチャネルＭＯＳトランジスタＮ１の
ドレイン・ソース間が挿入されており、出力端子と接地
電圧Ｖssが供給される電源ノードとの間にはＮチャネル
ＭＯＳトランジスタＮ２のドレイン・ソース間が挿入さ
れている。上記一方のＭＯＳトランジスタＮ２のゲート
には入力信号ＩＮが供給され、他方のＭＯＳトランジス
タＮ１のゲートにはＣＭＯＳ型のインバータＩＮＶ１を
介して上記入力信号ＩＮが供給される。なお、上記両Ｍ
ＯＳトランジスタＮ１、Ｎ２は共にエンハンスメント型
のものであるとする。

【０００３】このレベルシフト回路において、入力信号
ＩＮが“Ｈ”レベルのときは、ＭＯＳトランジスタＮ１
がオフ、ＭＯＳトランジスタＮ２がオンし、出力信号Ｏ
ＵＴは“Ｌ”レベルとなる。このときの出力信号ＯＵＴ
の“Ｌ”レベルは接地レベルである。一方、入力信号Ｉ
Ｎが“Ｌ”レベルのときは、ＭＯＳトランジスタＮ１が
オン、ＭＯＳトランジスタＮ２がオフし、出力信号ＯＵ
Ｔは“Ｈ”レベルとなる。このときの出力信号ＯＵＴの
“Ｈ”レベルは電源電圧Ｖccまでは上昇せず、このＶcc
の値からＮチャネルＭＯＳトランジスタＮ１の閾値電圧
ＶthN1を差し引いた（Ｖcc−ＶthN1）となる。従って、
図２６のレベルシフト回路では“Ｈ”レベル側がシフト
ダウンされたものとなる。

【０００４】ところで、上記図２６の回路を半導体集積
回路としてパッケージに収納した場合の一般的なレイア
ウトを図２７に示す。図において、11はリードフレーム
のベッド、12は半導体集積回路、13及び14は前記インバ
ータＩＮＶ１を構成するＰチャネル及びＮチャネルのＭ
ＯＳトランジスタであり、15は電源電圧ＶccをＭＯＳト
ランジスタＮ１及び13に供給する内部金属配線、16は接
地電圧ＶssをＭＯＳトランジスタＮ２及び14に供給する
内部金属配線、17，…はそれぞれボンディング・パッ
ド、18，…はそれぞれボンディング・ワイア、19，…は
それぞれリードフレームのインナーリードである。

【０００５】図２７に示すように、ＭＯＳトランジスタ
Ｎ１のドレインとインバータＩＮＶ内のＰチャネルＭＯ
Ｓトランジスタ13のソースとは半導体集積回路内で配線
15によって接続されているので両者はほぼ同じ電位であ
る。従って、一方で発生する電位変動は他方に影響を及
ぼす。すると、従来回路では以下のような不都合が生じ
る。

【０００６】いま、初期状態、すなわち入力信号電圧Ｖ
ＩＮがＶcc（以下、“Ｈ”と記す）のとき、出力信号電
圧ＶＯＵＴがＶss（以下、“Ｌ”と記す）であるとす
る。このとき、インバータＩＮＶ１の出力ノードは
“Ｌ”であり、ＭＯＳトランジスタＮ１がオフ、ＭＯＳ
トランジスタＮ２がオンとなっている。従って出力信号
ＶＯＵＴは“Ｌ”である。

【０００７】次にＶＩＮが“Ｈ”から“Ｌ”にスイッチ
ングしたとき、ＭＯＳトランジスタＮ１がオフからオン
に、ＭＯＳトランジスタＮ２がオンからオフにそれぞれ
変化する。従って、出力端子に接続されている図示しな
い負荷を駆動する電流がＭＯＳトランジスタＮ１を介し
て流れる。このときの電流変化率ｄｉ／ｄｔと、Ｖccラ
イン（内部金属配線15）に寄生しているインダクタンス
成分（Ｖccのインナーリード19、ボンディング・ワイア
18、内部金属配線15等の寄生インダクタンス成分）Ｌと
により、ＭＯＳトランジスタＮ１のドレインのノードに
は図２８に示すように、Ｌ（ｄｉ／ｄｔ）なる電圧変動
が生じる。すなわち、Ｖccラインには電位のゆれ（バウ
ンス）が生じる。この電位のゆれは内部金属配線15を介
してインバータＩＮＶ１の出力ノードにも伝わるので、
ＭＯＳトランジスタＮ１のゲート電位もゆれることにな
る。

【０００８】ところで、上記ゲート電位のゆれを考慮し
ない場合には、出力信号電圧ＶＯＵＴは前記のように
（Ｖcc−ＶthN1）まで上昇し、その後は一定になる。こ
の電圧は図２８中の破線で示されている。しかし、上記
ゲート電位のゆれを考慮した場合、出力信号ＯＵＴが
“Ｈ”のときの出力信号電圧ＶＯＵＴは、ＶccのＶccレ
ベル以上のゆれによって（Ｖcc−ＶthN1）よりもΔの分
だけ大きくなる。このとき、ＶccのゆれがＶcc以下にな
っても、出力レベルは下がらない。なぜなら、Ｖcc−Ｖ
ＯＵＴ＜ＶthN1になってしまうからである。従って、Ｖ
ccが本来のＶccレベル以上になり、ＶＯＵＴがΔ分だけ
持ち上がってしまったら、Ｖccが本来のレベルに復帰し
ても、ＶＯＵＴは持ち上がったレベルに止まったままに
なってしまう。

【０００９】上記のようなレベルシフト回路が半導体集
積回路内に多数設けられ、かつ出力がスイッチングする
回路数が多くなり、前記Ｌ（ｄｉ／ｄｔ）が非常に大き
くなると、出力振幅が大きくなり、Ｖccまで達すること
さえある。すると当初の目的であるレベルダウンができ
なくなるという不都合が発生する。このように、従来の
レベルシフト回路では、電源ラインに電位のゆれが生じ
ることにより、出力振幅レベルの上限を規定することが
できなくなるという欠点がある。

【００１０】また、上記図２６のレベルシフト回路はＮ
チャネルＭＯＳトランジスタで構成され、出力振幅の
“Ｈ”レベルを（Ｖcc−ＶthN1）にレベルダウンさせる
場合でのものあるが、ＰチャネルＭＯＳトランジスタで
レベルシフト回路を構成し、出力振幅の“Ｌ”レベルを
｜ＶthP ｜（ただし、｜ＶthP ｜はＰチャネルＭＯＳト
ランジスタの閾値電圧の絶対値）にレベルアップさせる
場合にも同様の問題が発生する。すなわち、この場合に
は出力信号が“Ｈ”から“Ｌ”にスイッチングしたとき
のアンダーシュートが問題になり、接地電位のバウンス
が原因となる。

【００１１】さらに従来では、図２９に示すように間接
的に出力レベルを決定するレベルシフト回路が知られて
いる。この回路は前記図２６中のＶccの電源ノードとＮ
チャネルＭＯＳトランジスタＮ１との間にＰチャネルＭ
ＯＳトランジスタＰ１のソース・ドレイン間を挿入し、
ＮチャネルＭＯＳトランジスタＮ１のゲートはＶccの電
源ノードに接続し、ＰチャネルＭＯＳトランジスタＰ１
のゲートに入力信号ＩＮを供給するようにしたものであ
る。

【００１２】この図２９の従来回路の場合には、Ｐチャ
ネルＭＯＳトランジスタＰ１がオンした時に、Ｖccライ
ンには前記Ｌ（ｄｉ／ｄｔ）によるバウンスが生じる。
この場合にもＶccそのものが変化するので、出力信号電
圧ＶＯＵＴがより大きなものとなってしまう。

【００１３】

【発明が解決しようとする課題】このように従来では、
出力のオーバーシュートにより、出力振幅の上限を規定
することが困難であるという欠点がある。

【００１４】この発明は上記のような事情を考慮してな
されたものであり、その目的は、出力のオーバーシュー
ト、アンダーシュートを抑制し、出力振幅のレベルダウ
ンを確実に行うことができるレベルシフト回路を提供す
ることである。

【００１５】

【課題を解決するための手段】第１の発明のレベルシフ
ト回路は、第１の電源電圧が供給される第１の電源ノー
ドと出力端子との間に電流通路が挿入され、第１の信号
に応じて導通制御される第１のＭＯＳトランジスタと、
第２の電源電圧が供給される第２の電源ノードと上記出
力端子との間に電流通路が挿入され、第２の信号に応じ
て導通制御される上記第１のＭＯＳトランジスタと同一
チャネル型の第２のＭＯＳトランジスタと、一方の電源
電圧として上記第１及び第２の電源電圧のいずれか一方
が供給され、他方の電源電圧として上記第１及び第２の
電源電圧とは独立した第３の電源電圧が供給され、上記
第１の信号から上記第２の信号を形成する論理回路とを
具備したことを特徴とする。

【００１６】第２の発明のレベルシフト回路は、第１の
電源電圧が供給される第１の電源ノードと出力端子との
間に電流通路が挿入され、入力信号に応じて導通制御さ
れる第１のチャネル型の第１のＭＯＳトランジスタと、
第２の電源電圧が供給される第２の電源ノードに電流通
路の一端が接続され、入力信号に応じて導通制御される
第２のチャネル型の第２のＭＯＳトランジスタと、上記
第２のＭＯＳトランジスタの電流通路の他端と上記出力
端子との間に電流通路が挿入され、上記第２の電源電圧
とは独立した第３の電源電圧が供給される第３の電源ノ
ードにゲートが接続された第１の導電型の第３のＭＯＳ
トランジスタとを具備したことを特徴とする。

【００１７】

【作用】第１の発明のレベルシフト回路では、第１の信
号から第２の信号を形成する論理回路の一方の電源電圧
として第１及び第２の電源電圧のいずれか一方を供給
し、他方の電源電圧として第１及び第２の電源電圧とは
独立した第３の電源電圧を供給することにより、第１及
び第２の電源電圧に電位のゆれが発生しても第３の電源
電圧は影響を受けない。このため、出力のオーバーシュ
ート、アンダーシュートが抑制される。

【００１８】第２の発明のレベルシフト回路では、第２
のＭＯＳトランジスタがオンし、第２の電源ノードに電
位のゆれが発生しても、第３のＭＯＳトランジスタのゲ
ートは第２の電源電圧とは独立した第３の電源電圧が供
給されているため、出力のオーバーシュート、アンダー
シュートが抑制される。

【００１９】

【実施例】以下、図面を参照してこの発明を実施例によ
り説明する。

【００２０】図１はこの発明の第１の実施例のレベルシ
フト回路を示している。正極性の電源電圧Ｖcc1 が供給
される電源ノードと出力端子との間にはＮチャネルＭＯ
ＳトランジスタＮ１のドレイン・ソース間が挿入されて
いる。上記出力端子と接地電圧Ｖssが供給される電源ノ
ードとの間にはＮチャネルＭＯＳトランジスタＮ２のド
レイン・ソース間が挿入されている。上記一方のＭＯＳ
トランジスタＮ２のゲートには入力信号ＩＮが供給さ
れ、他方のＭＯＳトランジスタＮ１のゲートにはＣＭＯ
Ｓ型のインバータＩＮＶ１を介して上記入力信号ＩＮが
供給される。

【００２１】上記インバータＩＮＶ１は正極性の電源電
圧Ｖcc2 が供給される電源ノードと接地電圧Ｖssが供給
される電源ノードに接続されており、正極性の電源電圧
として上記ＮチャネルＭＯＳトランジスタＮ１のドレイ
ンに供給される電圧Ｖcc1 とは異なる独立した電圧Ｖcc
2 が供給される。上記両電源電圧Ｖcc1 、Ｖcc2 は全く
別の電源から供給されるか、又は同一の電源から出力さ
れるが両者の結合の度合いが小さな経路を経てそれぞれ
供給される。なお、Ｖcc1 ≧Ｖcc2 とする。また、従来
と同様にＭＯＳトランジスタＮ１、Ｎ２は共にエンハン
スメント型のものであるとする。

【００２２】上記構成でなるレベルシフト回路におい
て、入力信号電圧ＶＩＮが“Ｈ”の初期状態のとき、出
力信号電圧ＶＯＵＴが“Ｌ”であるとする。このとき、
インバータＩＮＶ１の出力ノードの信号は“Ｌ”であ
り、ＭＯＳトランジスタＮ１がオフ、ＭＯＳトランジス
タＮ２がオンとなっている。従って出力信号ＯＵＴは
“Ｌ”である。

【００２３】次にＶＩＮが“Ｈ”から“Ｌ”にスイッチ
ングしたとき、ＭＯＳトランジスタＮ１がオフからオン
に、ＭＯＳトランジスタＮ２がオンからオフにそれぞれ
変化する。従って、出力端子に接続されている図示しな
い負荷を駆動する電流がＭＯＳトランジスタＮ１を介し
て流れる。このときの電流変化率ｄｉ／ｄｔと、Ｖcc1
のラインに寄生しているインダクタンス成分Ｌとによ
り、ＭＯＳトランジスタＮ１のドレインのノード、すな
わちＶcc1 ラインには従来と同様にＬ（ｄｉ／ｄｔ）な
る電位のバウンスが生じる。

【００２４】しかし、この実施例ではインバータＩＮＶ
１に供給されている電源電圧Ｖcc2がＶcc1 とは別の電
源から供給されるか、又は同一の電源から出力されるが
両者の結合の度合いが小さな経路を経て供給されてい
る。このため、Ｖcc1 ラインに発生する電位のバウンス
はＶcc2 ラインに現れない。すなわち、電圧Ｖcc1 が変
動しても、電圧Ｖcc2は一定である。また、バウンスが
現れたとしても、結合の度合いが小さいので、Ｖcc2 の
変動はＶcc1 よりも小さい。従って、インバータＩＮＶ
１の出力電位も一定となり、出力端子における出力振幅
は（Ｖcc2 −ＶthN1）で一定している。また、出力振幅
がこのレベルよりも持ち上がったとしても、その変化分
は従来よりも小さい。

【００２５】すなわち、この実施例回路では、Ｖcc1 に
リンギングが発生しても、Ｖcc2 はこの影響を受けず、
又は受けにくくなり、出力のオーバーシュートを抑制す
ることができる。この結果、出力振幅のレベルダウンを
確実に行うことができる。

【００２６】なお、上記実施例において、両電源電圧Ｖ
cc1 、Ｖcc2 の結合の度合いを小さなものにする一具体
例として、半導体集積回路内に設けられたＶcc供給のた
めのリードを半導体集積回路の外部では共通のアウター
リード（図示せず）として設け、半導体集積回路の内部
では二股にして異なるインナーリードとして互いに分離
して設けることにより容易に実現できる。すなわち、図
２はこの半導体集積回路の平面パターン図であり、21は
半導体集積回路のパッケージ、22は図１のレベルシフト
回路を含む集積回路チップ、23，24はこのチップ上に設
けられた電源電圧Ｖcc1 、Ｖcc2 用のパッド、25，…は
それぞれ信号用のインナーリードであり、26Ａ及び26Ｂ
は電源電圧Ｖcc1 、Ｖcc2 用のインナーリードである。
図示のようにＶcc1 、Ｖcc2 用のインナーリード26Ａ，
26Ｂはパッケージ21の外部では共通のアウターリードに
接続にされており、パッケージ内部ではパッケージの境
界部分で二股に分けられ、チップ22の周辺までは互いに
分離して延長配置されている。そして、チップの周辺で
それぞれボンディング・ワイア27によりＶcc1 、Ｖcc2
用のパッド23，24に電気的に接続されている。

【００２７】なお、Ｖcc1 、Ｖcc2 用のインナーリード
26Ａ，26Ｂをそのままパッケージ21の外部に出して、Ｖ
cc1 、Ｖcc2 用の独立したアウターリード（外部ピン）
としいて設けるようにしてもよい。

【００２８】また、別の例として、Ｖcc用のインナーリ
ードは１つ、パッドはＶcc1 用及びＶcc2 用の２個設
け、１のインナーリードから２個のパッドに対して独立
にボンディング・ワイアを介して電気的に接続すること
もできる。さらに、パッドは１個設け、チップ内でこの
１個のパッドからＶcc1 用及びＶcc2 用の２本の電源ラ
インを引き出すようにしてもよい。あるいは全く別の２
本の外部ピン（インナーリード及びアウターリード）を
設け、チップ上には独立した電源電圧Ｖcc1 、Ｖcc2 用
のパッド及び電源ラインを設け、２本のインナーリード
と２個のパッドとを独立したボンディング・ワイアによ
りそれぞれ電気的に接続することもできる。

【００２９】次に上記図１の実施例回路の種々の変形例
を図３ないし図１０を用いて説明する。なお、以下の各
変形例回路において図１と対応する部分には同じ符号を
付して説明を行う。

【００３０】図３の変形例回路では、前記ＭＯＳトラン
ジスタＮ１のバックゲート（基板）と出力端子との間に
ソース・ドレイン間が挿入されたＮチャネルＭＯＳトラ
ンジスタＮ３を追加するようにしたものである。そし
て、このＭＯＳトランジスタＮ３のゲートは電源電圧Ｖ
cc1 のノードに接続されている。

【００３１】上記図３の変形例回路では、ＭＯＳトラン
ジスタＮ１のバックゲートに接続されているＭＯＳトラ
ンジスタＮ３のソース電位は、出力信号ＯＵＴが接地電
位のときは接地電位となり、出力信号ＯＵＴの電位が上
昇するとこのソース電位も上昇する。しかし、バックゲ
ートバイアス効果があるため、このソース電位は、出力
信号電位と同電位とはならず若干低目に追従する。

【００３２】さて、入力信号ＩＮが“Ｈ”の場合、ＭＯ
ＳトランジスタＮ２がオン、Ｎ１がオフするため、出力
端子の信号電位は接地電位となる。入力信号ＩＮが
“Ｌ”の場合、ＭＯＳトランジスタが２はオフ、Ｎ１が
オンする。この時、最初はＭＯＳトランジスタＮ２のバ
ックゲートバイアス効果があるものの、出力端子の信号
電位は上昇する。従って、ＭＯＳトランジスタＮ３のソ
ースの電位も上昇する。このソース電位が上昇すると、
前記のバックゲートバイアス効果が小さくなるため、出
力電位は一層上昇する。これに伴い、ＭＯＳトランジス
タＮ３のソースの電位も上昇する。この動作が繰り返さ
れ、バランスが取れた場合、出力信号の電位上昇が停止
される。

【００３３】この変形例回路の場合、ＭＯＳトランジス
タＮ３のソースの電位が、出力端子の信号電位に応じて
上昇し、ＭＯＳトランジスタＮ１のバックゲートバイア
ス効果を低減しているため、出力端子の信号電位は図１
のものと比べて上昇する。

【００３４】図４の変形例回路は、前記ＭＯＳトランジ
スタＮ３のバックゲートを、このＭＯＳトランジスタＮ
３のソースに接続したものである。このような構成とし
た場合、ＭＯＳトランジスタＮ３のバックゲートバイア
ス効果が低減するため、出力端子の信号電位は図１の場
合に比べて上昇する。

【００３５】図５の変形例回路は、前記ＭＯＳトランジ
スタＮ１をオフさせる場合に、ＭＯＳトランジスタＮ３
のソースを確実に接地電位として、ＭＯＳトランジスタ
Ｎ１を確実にオフさせるものであり、新たにＮチャネル
ＭＯＳトランジスタＮ４が追加されている。すなわち、
ＭＯＳトランジスタＮ４のドレインはＭＯＳトランジス
タＮ３のソースに接続され、ソースは接地されている。
また、ＭＯＳトランジスタＮ４のゲートには入力信号Ｉ
Ｎが供給される。

【００３６】ＭＯＳトランジスタＮ１をオフさせる場
合、出力端子の信号電位がＭＯＳトランジスタＮ３のソ
ースの電位より低くなり、ＭＯＳトランジスタＮ１がバ
イポーラ動作してオフしにくくなることがあるからであ
る。

【００３７】図５に示す変形例回路では、入力信号ＩＮ
が“Ｈ”になると、ＭＯＳトランジスタＮ４がオンして
ＭＯＳトランジスタＮ３のソースを接地電位とするた
め、ＭＯＳトランジスタＮ１を確実にオフすることがで
きる。本質的には、ＭＯＳトランジスタＮ１のゲートに
入力される信号を生成するインバータのみがＶcc2 系で
あれば、上記目的を達成することができる。

【００３８】図６の変形例回路は、図４に示す回路のＭ
ＯＳトランジスタＮ１を確実にオフさせる回路であり、
実質的に図５と同様であるため、図４、図５と同一部分
には同一符号を付し、またその説明は省略する。

【００３９】図７（ａ）、（ｂ）の変形例回路は、前記
図５又は図６におけるＭＯＳトランジスタＮ１のゲート
のノード２ｎ、ＭＯＳトランジスタＮ２のゲートのノー
ド８ｎ、ＭＯＳトランジスタＮ３のゲートのノード５
ｎ、ＭＯＳトランジスタＮ４のゲートのノード７ｎにそ
れぞれ供給する信号を変更することによって反転回路、
あるいは非反転回路等を構成するようにしたものであ
る。

【００４０】図８（ａ）は、上記図７（ａ）、（ｂ）に
示す回路を反転回路とする場合の入力回路を示すもので
ある。この入力回路において、入力信号ＩＮはノード８
ｎ、７ｎに供給される。さらに、入力信号ＩＮはインバ
ータＩＮＶ２を介してノード２ｎ、５ｎに供給される。
従って、入力信号ＩＮは、図７（ａ）、（ｂ）に示す回
路の出力端子から反転して出力される。

【００４１】なお、この変形例回路では、前記ＭＯＳト
ランジスタＮ１のゲートに信号を供給するインバータＩ
ＮＶ２には、電源電圧として前記Ｖcc1 とは独立したＶ
ｃｃ２が供給されている。また、図示していないが接地
電圧ＶｓｓもこのインバータＩＮＶ２に供給されてい
る。このため、ＭＯＳトランジスタＮ１がオンすること
によって電源電圧Ｖcc1 が変動したとしても、電圧Ｖcc
2 はその影響を受けず一定であるために、インバータＩ
ＮＶ２の出力電位も一定となり、出力端子における出力
振幅も規定値にレベルダウンされたものになる。なお、
本質的には、信号２ｎを生成するインバータ回路のみＶ
cc2 系であれば本発明の目的は達成される。また、図８
（ｂ）の回路の場合も同様である。

【００４２】図８（ｂ）は、図７（ａ）、（ｂ）に示す
回路を非反転回路とする場合の入力回路を示すものであ
る。この入力回路において、入力信号ＩＮを発生する回
路30には正極性の電源電圧として前記Ｖcc1 とは独立し
たＶcc2 が供給されている。この入力信号ＩＮはノード
２ｎ、５ｎに供給される。さらに、入力信号ＩＮは、イ
ンバータＩＮＶ３を介してノード７ｎ、８ｎに供給され
る。従って、入力信号ＩＮは、図７（ａ）、（ｂ）に示
す回路の出力端子から反転されることなく出力される。

【００４３】図９（ａ）は、図７（ａ）、（ｂ）に示す
回路を反転トライステート(Tri-state) 回路とする場合
の入力回路を示すものである。入力信号ＩＮとイネーブ
ル信号／ＥＮ（／は反転を意味する）はＯＲ回路41及び
ＮＯＲ回路42にそれぞれ供給される。ＯＲ回路41の出力
信号はノード７ｎに供給され、ＮＯＲ回路42の出力信号
はノード５ｎ、２ｎに供給される。さらに、ＮＯＲ回路
43にはイネーブル信号／ＥＮと共にＮＯＲ回路42の出力
信号が供給される。このＮＯＲ回路43の出力信号はノー
ド８ｎに供給される。また、前記ＭＯＳトランジスタＮ
１のゲートに信号を供給するＮＯＲ回路42には、電源電
圧として前記Ｖcc1 とは独立したＶcc2が供給される。

【００４４】図９（ｂ）は、図７（ａ）、（ｂ）に示す
回路を非反転トライステート回路とする場合の入力回路
を示すものである。入力信号ＩＮとイネーブル信号／Ｅ
ＮはＮＯＲ回路44に供給される。このＮＯＲ回路44の出
力信号はノード８ｎに供給される。さらに、このＮＯＲ
回路44の出力信号はイネーブル信号／ＥＮと共にＯＲ回
路45及びＮＯＲ回路46に供給される。前記ＯＲ回路45の
出力信号はノード７ｎに供給され、ＮＯＲ回路46の出力
信号はノード５ｎ、２ｎに供給される。また、この場合
も、前記ＭＯＳトランジスタＮ１のゲートに信号を供給
するＮＯＲ回路46には、電源電圧として前記Ｖcc1 とは
独立したＶcc2 が供給される。なお、信号２ｎを生成す
るＮＯＲ回路46のみＶcc2 系であれば本発明の目的は達
成される。

【００４５】図１０の変形例回路は、図７（ａ）、
（ｂ）に示す回路を反転トライステート回路とする場合
の入力回路の他の例を示すものである。入力信号ＩＮと
イネーブル信号／ＥＮはＮＯＲ回路47に供給される。こ
のＮＯＲ回路47の出力信号はノード５ｎ、２ｎに供給さ
れる。さらに、ＮＯＲ回路47の出力信号はイネーブル信
号／ＥＮと共にＮＯＲ回路48に供給される。また、この
ＮＯＲ回路48の出力信号はイネーブル信号／ＥＮと共に
ＯＲ回路49に供給される。ＯＲ回路49の出力信号はノー
ド７ｎに供給され、ＮＯＲ回路48の出力信号はノード８
ｎに供給される。

【００４６】この場合も、前記ＭＯＳトランジスタＮ１
のゲートに信号を供給するＮＯＲ回路47には、電源電圧
として前記Ｖcc1 とは独立したＶcc2 が供給される。な
お、信号２ｎを生成するＮＯＲ回路47のみＶcc2 系であ
れば本発明の目的は達成される。

【００４７】上記各変形例回路では、出力端子を“Ｈ”
に設定する際にオン状態になる前記ＮチャネルＭＯＳト
ランジスタＮ１に対してゲート駆動信号を供給するイン
バータやＮＯＲ回路等の各論理回路には、電源電圧とし
てＶcc1 とは独立したＶcc2が供給されている。このた
め、図１の実施例回路の場合と同様にＶcc1 ラインに発
生する電位のバウンスはＶcc2 ラインに現れず、Ｖcc1
にリンギングが発生してもＶcc2 はこの影響を受けず、
出力のオーバーシュートを抑制することができる。図１
１はこの発明の第２のレベルシフト回路を示している。

【００４８】この実施例回路は、前記図２９に示すよう
に２個のＮチャネルＭＯＳトランジスタＮ１，Ｎ２と１
個のＰチャネルＭＯＳトランジスタＰ１とから構成され
る従来回路に対して、ＮチャネルＭＯＳトランジスタＮ
１のゲートを電源電圧Ｖcc1のノードに接続する代わり
に、このＶcc1 とは独立したＶcc2 のノードに接続する
ことによって、Ｖcc1 ラインに生じるバウンスの影響を
出力に生じさせないようにしたものである。

【００４９】次に上記図１１の実施例回路の種々の変形
例について、図１２ないし図１６を用いて説明する。な
お、以下の各変形例回路において、図１１の実施例回路
と対応する箇所には同じ符号を付して説明を行う。

【００５０】図１２（ａ）、（ｂ）に示す変形例回路
は、ＭＯＳトランジスタＮ１のゲートを電源Ｖcc2 のノ
ードに接続した状態で、ノード７ｎ、５ｎ、９ｐ、８ｎ
に供給する信号の関係によって反転、非反転回路等とな
るようにしたものである。すなわち、図１２（ａ）、
（ｂ）において、ＭＯＳトランジスタＮ１のゲートは電
源Ｖcc2 のノードに接続される。このＭＯＳトランジス
タＮ１のドレインには、ＰチャネルＭＯＳトランジスタ
Ｐ１のドレインが接続される。このＭＯＳトランジスタ
Ｐ１のバックゲートはソースと共に、電源Ｖcc1 のノー
ドに接続される。このＭＯＳトランジスタＰ１のゲート
はノード９ｐに接続される。また、前記図７（ａ）、
（ｂ）の変形例回路の場合と同様に、ＮチャネルＭＯＳ
トランジスタＮ３とＮ４が新たに追加されている。

【００５１】この変形例回路において、ＭＯＳトランジ
スタＮ１をディプレッションタイプとした場合、出力端
子にはより高い電位が出力される。しかも、ＭＯＳトラ
ンジスタＮ１に対してＰチャネルＭＯＳトランジスタＰ
１が直列接続されているため、直流貫通電流が流れるこ
とがない。

【００５２】また、出力端子の出力電位の振幅を抑える
には、ＭＯＳトランジスタＮ１の閾値を高くしたり、Ｍ
ＯＳトランジスタＮ３の閾値を高くする。あるいはノー
ド５ｎの電位を低くすればよい。

【００５３】図１３（ａ）は、図１２（ａ）、（ｂ）に
示す回路を反転回路とする場合の入力回路を示すもので
ある。この入力回路において、入力信号ＩＮはノード７
ｎ、８ｎ、９ｐに供給され、さらに、入力信号ＩＮはイ
ンバータＩＮＶ４を介してノード５ｎに供給される。な
お、このインバータＩＮＶ４には正極性の電源電圧とし
てＶcc1 が供給されている。

【００５４】図１３（ｂ）は、図１２（ａ）、（ｂ）に
示す回路を反転回路とする場合の入力回路を示すもので
ある。この入力回路において、ノード５ｎは電源Ｖcc1
のノードに接続され、ノード７ｎ、８ｎ、９ｐには入力
信号ＩＮが供給される。

【００５５】図１４は、図１２（ａ）、（ｂ）に示す回
路を非反転トライステート回路とする場合の入力回路を
示すものである。入力信号ＩＮとイネーブル信号ＥＮは
ＡＮＤ回路51及びＮＡＮＤ回路52に供給される。上記Ａ
ＮＤ回路51の出力信号はノード５ｎに供給され、ＮＡＮ
Ｄ回路52の出力信号はノード９ｐ、７ｎに供給される。
さらに、イネーブル信号ＥＮはインバータＩＮＶ５を介
してＮＯＲ回路53に一方の入力として供給され、このＮ
ＯＲ回路53の他方の入力には入力信号ＩＮが供給され
る。このＮＯＲ回路53の出力信号はノード８ｎに供給さ
れる。図１５（ａ）、（ｂ）の変形例回路は、図１２
（ａ）、（ｂ）に示す回路をさらにクロック信号によっ
て動作制御できるようにしたものである。

【００５６】すなわち、図１５（ａ）、（ｂ）におい
て、ＭＯＳトランジスタＮ１のドレインには、Ｐチャネ
ルＭＯＳトランジスタＰ１のドレインが接続されてい
る。このＭＯＳトランジスタＰ１のバックゲートはソー
スと共に電源Ｖcc1 のノードに接続される。このＭＯＳ
トランジスタＰ１のゲートはノード２０ｐに接続され
る。さらに、ＭＯＳトランジスタＮ２のソースにはＮチ
ャネルＭＯＳトランジスタＮ５のドレインが接続されて
いる。このＭＯＳトランジスタＮ５のバックゲートはそ
のソースに接続されている。このＭＯＳトランジスタＮ
５のゲートはノード２０ｎに接続されている。図１６
（ａ）、（ｂ）は、上記図１５（ａ）、（ｂ）に示す変
形例回路をクロック信号によって制御するための入力回
路である。

【００５７】図１６（ａ）において、入力信号ＩＮはノ
ード２０ｐ、２０ｎに供給される。クロック信号／φは
ノード７ｎに供給されると共に、電源電圧Ｖcc2 が供給
されるインバータＩＮＶ６を介してノード５ｎ、２ｎ、
８ｎに供給される。このように、ＭＯＳトランジスタＮ
１、Ｎ２のノード２ｎ、８ｎにクロック信号を供給し、
ＭＯＳトランジスタＰ１、Ｎ５に入力信号ＩＮを供給す
ることにより、クロック信号φと／φの位相のずれに基
づく誤動作が生じない。本質的には、信号２ｎを生成す
るインバータＩＮＶ６のみＶcc2 系であれば本発明の目
的は達成される。

【００５８】図１６（ｂ）において、入力信号ＩＮはノ
ード７ｎ、８ｎに供給されると共に、電源電圧Ｖcc2 が
供給されるインバータＩＮＶ７を介してノード５ｎ、２
ｎに供給される。クロック信号φはノード２０ｎに供給
されると共に、電源電圧Ｖcc1 （図示せず）が供給され
るインバータＩＮＶ８を介してノード２０ｐに供給され
る。本質的には、信号２ｎを生成するインバータＩＮＶ
７のみＶcc2 系であれば本発明の目的は達成される。な
お、図１５（ａ）、（ｂ）において、ＭＯＳトランジス
タＮ２、Ｎ５を削除すれば、オープン・ドレイン・タイ
プのクロックド・プルアップ回路となる。

【００５９】図１７ないし図２０は、前記図１の実施例
回路の別の変形例回路を示している。すなわち、前記図
１の実施例回路はＮチャネルＭＯＳトランジスタで構成
されているものであるが、これらの変形例回路ではＮチ
ャネルＭＯＳトランジスタの代わりにＰチャネルＭＯＳ
トランジスタを用いて構成したものである。これらの変
形例回路は前記図７ないし図１０の回路に対応したもの
であるため、これら図７ないし図１０とはｎ、ｐの符号
を変えて示している。また、図１７の回路は、ノード８
ｐ、２ｐ、５ｐ、７ｐに供給される信号によって反転回
路、あるいは非反転回路等になる。

【００６０】図１７（ａ）において、電源電圧Ｖccのノ
ードと接地電圧Ｖss1 のノードとの間には、Ｐチャネル
ＭＯＳトランジスタＰ12、Ｐ11のソース・ドレイン間の
電流通路が直列に挿入されている。ＭＯＳトランジスタ
Ｐ12のバックゲートはそのソースに接続され、ゲートは
ノード８ｐに接続されている。また、そのドレインは出
力端子に接続されている。ＭＯＳトランジスタＰ11のゲ
ートはノード２ｐに接続され、ソースはＰチャネルＭＯ
ＳトランジスタＰ13のソースに接続されている。このＭ
ＯＳトランジスタＰ13のバックゲートは電源電圧Ｖccの
ノードに接続され、ゲートはノード５ｐに接続されてい
る。さらに、ドレインはＭＯＳトランジスタＰ11のバッ
クゲートに接続されると共に、ＰチャネルＭＯＳトラン
ジスタＰ14のドレインに接続されている。このＭＯＳト
ランジスタＰ14のソース及びバックゲートは電源電圧Ｖ
ccのノードに接続され、ゲートはノード７ｐに接続され
ている。

【００６１】図１７（ｂ）は、図１７（ａ）とほぼ同様
の構成であり、ＭＯＳトランジスタＰ13のバックゲート
が電源電圧Ｖccのノードではなく、そのドレインに接続
されている点のみが相違する。図１７（ａ）、（ｂ）に
示す回路において、ＭＯＳトランジスタＰ11をデプレッ
ションタイプとすることにより、一層低レベルの出力電
圧を得ることができる。但し、この場合、貫通電流が生
ずる。図１７（ａ）、（ｂ）に示す回路は、ノード８
ｐ、２ｐ、５ｐ、７ｐに供給される信号によって反転回
路、あるいは非反転回路等になる。

【００６２】図１８（ａ）は、図１７（ａ）、（ｂ）に
示す回路を反転回路とする場合の入力回路を示すもので
ある。この入力回路において、入力信号ＩＮはノード８
ｐ、７ｐに供給される。さらに、入力信号ＩＮはインバ
ータＩＮＶ９を介してノード２ｐ、５ｐに供給される。
従って、入力信号ＩＮは、図１７（ａ）、（ｂ）に示す
回路の出力端子から反転して出力される。

【００６３】なお、上記インバータＩＮＶ９には接地電
圧として、前記ＭＯＳトランジスタＰ11のドレインに供
給されているＶss1 とは独立した電圧Ｖss2 （ただし、
Ｖss2 ≧Ｖss1 ）が供給されている。本質的には、信号
２ｐを生成するこのインバータＩＮＶ９のみＶss2系で
あれば本発明の目的は達成される。

【００６４】図１８（ｂ）は、図１７（ａ）、（ｂ）に
示す回路を非反転回路とする場合の入力回路を示すもの
である。この入力回路において、入力信号ＩＮを発生す
る回路31には接地電圧として前記Ｖss1 とは独立したＶ
ss2 が供給されている。この入力信号ＩＮはノード２
ｐ、５ｐに供給される。さらに、入力信号ＩＮは、イン
バータＩＮＶ10を介してノード７ｐ、８ｐに供給され
る。従って、入力信号ＩＮは、図１７（ａ）、（ｂ）に
示す回路の出力端子から反転されることなく出力され
る。本質的には、信号２ｐを生成するインバータＩＮＶ
10のみＶss2 系であれば本発明の目的は達成される。

【００６５】図１９（ａ）は、図１７（ａ）、（ｂ）に
示す回路を反転トライステート回路とする場合の入力回
路を示すものである。入力信号ＩＮとイネーブル信号Ｅ
ＮはＮＡＮＤ回路53及びＡＮＤ回路54に供給される。Ａ
ＮＤ回路54の出力信号はノード７ｐに供給され、ＮＡＮ
Ｄ回路53の出力信号はノード５ｐ、２ｐに供給される。
さらに、ＮＡＮＤ回路53の出力信号はイネーブル信号Ｅ
Ｎと共にＮＡＮＤ回路55に供給される。このＮＡＮＤ回
路55の出力信号はノード８ｐに供給される。上記ＮＡＮ
Ｄ回路53には、接地電圧として前記Ｖss1 とは独立した
Ｖss2 が供給されている。本質的には、信号２ｐを生成
するＮＡＮＤゲート53のみＶss2 系であれば本発明の目
的は達成される。

【００６６】図１９（ｂ）は、図１７（ａ）、（ｂ）に
示す回路を非反転トライステート回路とする場合の入力
回路を示すものである。入力信号ＩＮとイネーブル信号
ＥＮはＮＡＮＤ回路56に供給される。このＮＡＮＤ回路
56の出力信号はノード８ｐに供給される。さらに、この
ＮＡＮＤ回路56の出力信号はイネーブル信号ＥＮと共に
ＮＡＮＤ回路57及びＡＮＤ回路58に供給される。上記Ａ
ＮＤ回路58の出力信号はノード７ｐに供給され、ＮＡＮ
Ｄ回路57の出力信号はノード５ｐ、２ｐに供給される。
上記ＮＡＮＤ回路57には、接地電圧として前記Ｖss1 と
は独立したＶss2 が供給される。この場合も、信号２ｐ
を生成するＮＡＮＤゲート57のみＶss2系であれば本発
明の目的は達成される。

【００６７】図２０は、図１７（ａ）、（ｂ）に示す回
路を反転トライステート回路とする場合の入力回路の他
の例を示すものである。入力信号ＩＮとイネーブル信号
ＥＮはＮＡＮＤ回路59に供給される。このＮＡＮＤ回路
59の出力信号はノード５ｐ、２ｐに供給される。さら
に、ＮＡＮＤ回路59の出力信号はイネーブル信号ＥＮと
共にＮＡＮＤ回路60に供給される。このＮＡＮＤ回路60
の出力信号はノード８ｐに供給されると共に、イネーブ
ル信号ＥＮと共にＡＮＤ回路61に供給される。また、こ
のＡＮＤ回路61の出力信号はノード７ｐに供給される。
上記ＮＡＮＤ回路59には、接地電圧として前記Ｖss1 と
は独立したＶss2 が供給される。本質的には、信号２ｐ
を生成するＮＡＮＤゲート59のみＶss2 系であれば本発
明の目的は達成される。

【００６８】図１７ないし図２０の変形例回路では、Ｐ
チャネルＭＯＳトランジスタＰ11がオンして出力信号Ｏ
ＵＴが“Ｈ”から“Ｌ”に変化する際に、接地電圧Ｖss
1 にアンダーシュートが発生する。しかし、Ｖss1 ライ
ンに発生する電位のバウンスはＶss2 ラインに現れず、
Ｖss1 にリンギングが発生してもＶss2 はこの影響を受
けない。従って、これらの変形例回路では出力のアンダ
ーシュートを抑制することができる。本質的には、前述
のＶcc1 とＶcc2 の関係のように、Ｖss1とＶss2 の結
合の度合いが小さければ本発明の目的が達成されること
はいうのでもない。

【００６９】図２１ないし図２５は、前記図１１の実施
例回路の別の変形例回路を示している。すなわち、前記
図１１の実施例回路では正極性の電源電圧としてＶcc1
とＶcc2 の２系統を設けることによって出力のオーバー
シュートを抑制していたが、これらの変形例では上記図
１７ないし図２０の変形例回路の場合と同様に出力のア
ンダーシュートを抑制するようにしたものである。な
お、これらの変形例回路は前記図１２ないし図１６の回
路に対応したものであるため、これら図１２ないし図１
６とはｎ、ｐの符号を変えて示している。また、図２１
及び図２４の回路は、ノード８ｐ、２ｐ、５ｐ、７ｐに
供給される信号によって反転回路、あるいは非反転回路
等になる。

【００７０】図２１の変形例回路は、ＭＯＳトランジス
タＰ21のゲートを接地電圧Ｖss2 に接続した状態で、ノ
ード７ｐ、５ｐ、９ｎ、８ｐの関係によって反転、非反
転回路等となる。すなわち、図２１（ａ）、（ｂ）にお
いて、ＭＯＳトランジスタＰ21のゲートは電圧Ｖss2 の
ノードに接続されている。このＭＯＳトランジスタＰ21
のドレインには、ＮチャネルＭＯＳトランジスタＮ11の
ドレインが接続されている。このＭＯＳトランジスタＮ
11のバックゲートはそのソースと共に接地電圧Ｖss1 の
ノードに接続されている。このＭＯＳトランジスタＮ11
のゲートはノード９ｎに接続されている。また、出力端
子とＰチャネルＭＯＳトランジスタＰ21のバックゲート
との間にはＰチャネルＭＯＳトランジスタＰ23のソース
・ドレイン間が挿入され、このＭＯＳトランジスタＰ23
のゲートはノード５ｐに接続されている。さらに、電源
電圧ＶccのノードとＰチャネルＭＯＳトランジスタＰ21
のバックゲートとの間にはＰチャネルＭＯＳトランジス
タＰ24のソース・ドレイン間が挿入され、このＭＯＳト
ランジスタＰ24のゲートはノード７ｐに接続されてい
る。

【００７１】この回路において、ＭＯＳトランジスタＰ
21をディプレッションタイプとした場合、出力端子には
より低い電位が出力される。しかも、ＭＯＳトランジス
タＰ21には、ＮチャネルＭＯＳトランジスタＮ11が直列
接続されているため、直流貫通電流が流れることがな
い。

【００７２】また、出力端子から出力される信号電位の
振幅を抑えるには、ＭＯＳトランジスタＰ21の閾値を高
くしたり、ＭＯＳトランジスタＰ23の閾値を高くする。
あるいはノード５ｐの電位を高くすればよい。

【００７３】図２２（ａ）は、図２１（ａ）、（ｂ）に
示す回路を反転回路とする場合の入力回路を示すもので
ある。この入力回路において、入力信号ＩＮはノード７
ｐ、８ｐ、９ｎに供給され、さらに、入力信号ＩＮはイ
ンバータＩＮＶ11を介してノード５ｐに供給される。

【００７４】図２２（ｂ）は、図２１（ａ）、（ｂ）に
示す回路を反転回路とする場合の入力回路を示すもので
ある。この入力回路において、ノード５ｐは接地電圧Ｖ
ss1のノードに接続され、ノード７ｐ、８ｐ、９ｎには
入力信号ＩＮが供給される。

【００７５】図２３は、図２１（ａ）、（ｂ）に示す回
路を非反転トライステート回路とする場合の入力回路を
示すものである。入力信号ＩＮとイネーブル信号ＥＮは
ＮＡＮＤ回路62に供給される。このＮＡＮＤ回路62の出
力信号はノード８ｐに供給される。また、前記イネーブ
ル信号ＥＮはインバータＩＮＶ12を介してＮＯＲ回路63
の一方入力端に供給される。このＮＯＲ回路63の他方入
力端には入力信号ＩＮが供給される。このＮＯＲ回路63
の出力信号はノード９ｎ、７ｐに供給される。さらに、
前記インバータＩＮＶ12の出力信号及び入力信号ＩＮは
ＯＲ回路64に供給続され、このＯＲ回路64の出力信号は
ノード５ｐに供給される。図２４（ａ）、（ｂ）は、図
２１（ａ）、（ｂ）に示す回路を、クロック信号によっ
て動作制御するようにしたものである。

【００７６】すなわち、図２４（ａ）、（ｂ）におい
て、ＭＯＳトランジスタＰ21のドレインには、Ｎチャネ
ルＭＯＳトランジスタＮ11のドレインが接続されてい
る。このＭＯＳトランジスタＮ11のバックゲートはその
ソースと共に接地電圧Ｖss1 のノードに接続されてい
る。このＭＯＳトランジスタＮ11のゲートはノード２０
ｎに接続されている。さらに、ＭＯＳトランジスタＰ22
のソースにはＰチャネルＭＯＳトランジスタＰ25のドレ
インが接続されている。このＭＯＳトランジスタＰ２５
のバックゲートはＭＯＳトランジスタＰ２２のバックゲ
ートと共にソースに接続されている。上記ＭＯＳトラン
ジスタＰ25のゲートはノード２０ｐに接続されている。
図２５は、図２４に示す回路をクロック信号によって制
御するための入力回路である。

【００７７】図２５（ａ）において、入力信号ＩＮはノ
ード２０ｐ、２０ｎに供給される。クロック信号φはノ
ード７ｐに供給されると共に、インバータＩＮＶ13を介
してノード５ｐ、２ｐ、８ｐに供給される。このインバ
ータＩＮＶ13には、接地電圧として前記Ｖss1 とは独立
したＶss2 が供給される。本質的には、信号２ｐを生成
するインバータＩＮＶ13のみＶss2 系であれば本発明の
目的は達成される。

【００７８】このように、ＭＯＳトランジスタＰ21、Ｐ
22、Ｐ23のゲートのノード２ｐ、５ｐ、８ｐにクロック
信号を供給し、ＭＯＳトランジスタＰ25、Ｎ11のゲート
に入力信号ＩＮを供給することにより、クロック信号φ
と／φに位相のずれがあっても誤動作は生じない。この
場合、クロック信号φの立ち上がりに同期して入力信号
ＩＮを出力端子に転送するものと仮定する。

【００７９】図２５（ｂ）において、入力信号ＩＮはノ
ード７ｐ、８ｐに供給されると共に、インバータＩＮＶ
14を介してノード２ｐ、５ｐに供給される。クロック信
号／φはノード２０ｐに供給されると共に、インバータ
ＩＮＶ15を介してノード２０ｎに供給される。この場合
にも、信号２ｐを生成するインバータＩＮＶ14のみＶss
2 系であれば本発明の目的は達成される。なお、図２４
（ａ）、（ｂ）において、ＭＯＳトランジスタＰ22、Ｐ
25を削除すれば、オープン・ドレイン・タイプのクロッ
クド・プルダウン回路となる。なお、この発明は上記実
施例に限定されるものではなく、発明の要旨を変えない
範囲において、種々変形実施可能なことは勿論である。

【００８０】

【発明の効果】以上詳述したようにこの発明によれば、
出力のオーバーシュート、アンダーシュートを抑制し、
出力振幅のレベルダウンを確実に行うことができるレベ
ルシフト回路を提供することができる。

【図面の簡単な説明】

【図１】この発明の第１の実施例を示す回路図。

【図２】図１の実施例回路を含む半導体集積回路の平面
パターン図。

【図３】図１の実施例の変形例回路の回路図。

【図４】図１の実施例の変形例回路の回路図。

【図５】図１の実施例の変形例回路の回路図。

【図６】図１の実施例の変形例回路の回路図。

【図７】図１の実施例の変形例回路の回路図。

【図８】図７の回路の入力回路の回路図。

【図９】図７の回路の入力回路の回路図。

【図１０】図７の回路の入力回路の回路図。

【図１１】この発明の第２の実施例を示す回路図。

【図１２】図１１の実施例の変形例回路の回路図。

【図１３】図１２の回路の入力回路の回路図。

【図１４】図１２の回路の入力回路の回路図。

【図１５】図１１の実施例の変形例回路の回路図。

【図１６】図１５の回路の入力回路の回路図。

【図１７】図１の実施例の変形例回路の回路図。

【図１８】図１７の回路の入力回路の回路図。

【図１９】図１７の回路の入力回路の回路図。

【図２０】図１７の回路の入力回路の回路図。

【図２１】図１１の実施例の変形例回路の回路図。

【図２２】図２１の回路の入力回路の回路図。

【図２３】図２１の回路の入力回路の回路図。

【図２４】図１１の実施例の変形例回路の回路図。

【図２５】図２４の回路の入力回路の回路図。

【図２６】従来のレベルシフト回路の回路図。

【図２７】図２６の回路をパッケージに収納した場合の
レイアウトを示す図。

【図２８】図２７の回路の波形図。

【図２９】従来のレベルシフト回路の回路図。

【符号の説明】

Ｎ１〜Ｎ５，Ｎ11…ＮチャネルＭＯＳトランジスタ、Ｐ
１，Ｐ11，Ｐ12，Ｐ13，Ｐ14，Ｐ21，Ｐ22，Ｐ23，Ｐ2
4，Ｐ25…ＰチャネルＭＯＳトランジスタ、ＩＮＶ１〜
ＩＮＶ15…インバータ、30，31…入力信号ＩＮを発生す
る回路、41，45，49，64…ＯＲ回路、42，43，44，46，
47，48，53，63…ＮＯＲ回路、51，54，58，61…ＡＮＤ
回路、52，53，55，56，57，59，60，62…ＮＡＮＤ回
路。

Claims

【特許請求の範囲】

【請求項１】第１の電源電圧が供給される第１の電源
ノードと出力端子との間に電流通路が挿入され、第１の
信号に応じて導通制御される第１のＭＯＳトランジスタ
と、第２の電源電圧が供給される第２の電源ノードと上記出
力端子との間に電流通路が挿入され、第２の信号に応じ
て導通制御される上記第１のＭＯＳトランジスタと同一
チャネル型の第２のＭＯＳトランジスタと、一方の電源電圧として上記第１及び第２の電源電圧のい
ずれか一方が供給され、他方の電源電圧として上記第１
及び第２の電源電圧とは独立した第３の電源電圧が供給
され、上記第１の信号から上記第２の信号を形成する論
理回路とを具備したことを特徴とするレベルシフト回
路。
【請求項２】電流通路の一端が前記出力端子に接続さ
れ、他端が前記第２のＭＯＳトランジスタのバックゲー
トに接続され、前記第２のＭＯＳトランジスタと同一チ
ャネル型の第３のＭＯＳトランジスタをさらに具備した
請求項１に記載のレベルシフト回路。
【請求項３】前記第１、第２及び第３の電源電圧が半
導体集積回路内に設けられたリードそれぞれを経由して
供給され、かつ前記第３の電源電圧を供給するためのリ
ードと前記第１もしくは第２の電源電圧を供給するため
のリードが半導体集積回路内部では分離して設けられ、
半導体集積回路外部では共通にされていることを特徴と
する請求項１又は２に記載のレベルシフト回路。
【請求項４】前記第１、第２及び第３の電源電圧が半
導体集積回路内に設けられたリードそれぞれを経由して
供給され、かつ前記第３の電源電圧を供給するためのリ
ードと前記第１もしくは第２の電源電圧を供給するため
のリードとが半導体集積回路の外部及び内部で共に互い
に分離して設けられていることを特徴とする請求項１又
は２に記載のレベルシフト回路。
【請求項５】前記第１及び第２のＭＯＳトランジスタ
が共にＮチャネル型のものであり、前記第１の電源電圧
が接地電圧、第２の電源電圧が正極性の電圧であり、前
記第３の電源電圧が正極性の電圧である請求項１に記載
のレベルシフト回路。
【請求項６】前記第１及び第２のＭＯＳトランジスタ
が共にＰチャネル型のものであり、前記第１の電源電圧
が接地電圧、第２の電源電圧が正極性の電圧であり、前
記第３の電源電圧が接地電圧である請求項１に記載のレ
ベルシフト回路。
【請求項７】第１の電源電圧が供給される第１の電源
ノードと出力端子との間に電流通路が挿入され、入力信
号に応じて導通制御される第１のチャネル型の第１のＭ
ＯＳトランジスタと、第２の電源電圧が供給される第２の電源ノードに電流通
路の一端が接続され、入力信号に応じて導通制御される
第２のチャネル型の第２のＭＯＳトランジスタと、上記第２のＭＯＳトランジスタの電流通路の他端と上記
出力端子との間に電流通路が挿入され、上記第２の電源
電圧とは独立した第３の電源電圧が供給される第３の電
源ノードにゲートが接続された第１のチャネル型の第３
のＭＯＳトランジスタとを具備したことを特徴とするレ
ベルシフト回路。
【請求項８】前記第１、第２及び第３の電源電圧が半
導体集積回路内に設けられたリードそれぞれを経由して
供給され、かつ前記第３の電源電圧を供給するためのリ
ードと前記第２の電源電圧を供給するためのリードが半
導体集積回路内部では分離して設けられ、半導体集積回
路外部では共通にされていることを特徴とする請求項７
に記載のレベルシフト回路。
【請求項９】前記第１、第２及び第３の電源電圧が半
導体集積回路内に設けられたリードそれぞれを経由して
供給され、かつ前記第３の電源電圧を供給するためのリ
ードと前記第２の電源電圧を供給するためのリードとが
半導体集積回路の外部及び内部共に互いに分離して設け
られていることを特徴とする請求項７に記載のレベルシ
フト回路。
【請求項１０】前記第１及び第３のＭＯＳトランジス
タが共にＮチャネルのものであり、前記第２のＭＯＳト
ランジスタがＰチャネルのものであり、前記第１の電源
電圧が接地電圧、第２の電源電圧が正極性の電圧であ
り、前記第３の電源電圧が正極性の電圧である請求項７
に記載のレベルシフト回路。