JPH03283713A - 出力回路 - Google Patents

出力回路

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JPH03283713A
JPH03283713A JP2081342A JP8134290A JPH03283713A JP H03283713 A JPH03283713 A JP H03283713A JP 2081342 A JP2081342 A JP 2081342A JP 8134290 A JP8134290 A JP 8134290A JP H03283713 A JPH03283713 A JP H03283713A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明はＣＭＯＳ−ＬＳＩ　（相補ＭＯＳ型高集積化
半導体集積回路）におけるデータ出力回路に係り、特に
実装ボード上のＬＳＩ相互間で信号伝達を高速に行う必
要があるＬＳＩに使用される出力回路に関する。
（従来の技術） 従来、ＣＭＯＳプロセスで作られるＬＳＩの出力はＣＭ
ＯＳドライバで駆動されるため、通常はＯｖの接地電圧
Ｖｓｓと数Ｖ程度の電源電圧Ｖｃｃとの間の振幅を持つ
。一方、バイポーラトランジスタを搭載したＬＳＩは、
内部回路をＴＴＬ　（トランジスタートランジスタ論理
）ゲートで構成するか、ＥＣＬ　（エミッタ結合論理）
ゲートで構成するかにより、それぞれＴＴＬレベル、Ｅ
ＣＬレベルの信号を出力する。又、最近、ＣＭＯＳデバ
イスを高速に駆動する必要性から、ＣＭＯＳデバイスで
ＥＣＬレベルの出力信号を得る回路が工夫されており、
例えば、ｒ　Ｅ、５ｅｅｒｅｌｎｃｋ、　Ｊ、Ｄｊｋｋ
ｅｎ、　Ｈ，Ｊ、Ｓｃｈｎｍａｃｈｅｒ。
＠ＣＭＯ８５ｕｂｎａｎｏｓｅｃｏｎｄ　ｔｒｕｅ−Ｅ
ＣＬ　１ｅｖｅｌ　ｏｕｔｐｕｔｂｕｙｅｒ　　ＶＬＳ
Ｉ　ＳＹＭＰＯ８ＩＵＭ　１９８９　［１，１３Ｊ、ｒ
　Ｐ、Ｍｅｔｚ　　Ａ　ＣＭＯＳ　ｔｏ　１００Ｋ　Ｅ
ＣＬ　Ｉｎｔｅｒｆ’ｉｃｅＣ１ｒｃｕｉｔ”　　Ｉｓ
！３ＣＣ１９８９ｐｐ、２２６Ｊ　、　ｒ　Ｓ、Ｒ，Ｎ
ｅ１ｅｒ　ｅｔａｌ”　　Ａ　　２−ｕｌ　　ＣＮＯ８
Ｄｌｇｌｔａｌ　　ＡｄａｐｔｉＶｅ　Ｅｑｕａｌｉｚ
ｅｒＣｈｌｐ　ｆｏｒ　ＱＡＮ　Ｄｉｇｌｔａｌ　Ｒａ
ｄｌｏ　Ｍｏｄｅ”　ＩＥＥＥＪｏｕｒｎａｌ　　ｏｒ
　５ｏｌｌｄ−８ｔａｔｅ　Ｃ１ｒｃｕ１ｔｓ　ｖｏｌ
、２３　　Ｎｏ、５１９８８Ｊ等で発表されている。
（発明が解決しようとする課題） ところで、ＣＭＯＳデバイスはその低消費電力性という
特徴から、今後もＬＳＩの主流であり続けると思われる
。しかし、ＣＭＯＳレベル（Ｖｓｓ％Ｖｃｃ間の振幅）
の出力は振幅が大きく、高速にスイッチングさせると、
冥装ボード上のインダクタンス成分の影響により大きな
ノイズが発生するため、今後、ＣＭＯＳデバイスは高速
なシステムを設計には不向きとなる。
一方、ＴＴＬレベル、ＥＣＬレベルの出力であれば、振
幅が小さい分、高速でスイッチングさせてもノイズの発
生が少なく、設計は容易である。
実際、キャブシュ・メモリ等、高速性が要求されている
分野では、現在、既にＥＣＬレベルのインターフェース
を持っている。ところが、バイポーラトランジスタによ
るＥＣＬゲートは消費電流が多いという欠点があり、チ
ップの温度上昇を抑えるために放熱板付きの特別なパッ
ケージを必要とする等の不利な面がある。また、ＴＴＬ
ゲートはＥＣＬゲート程消費電流は大きくならないが、
ＣＭＯＳデバイスと比べてはるかに大きな電流を消費す
る。
また、ＣＭＯ８回路でＥＣＬレベルを出力する方式も種
々提案されているが、いずれも動作速度、消費電流の点
で満足のいくものではなかった。
この発明は上記のような事情を考慮してなされたもので
あり、その目的は、ＣＭＯ８構成であるにもかかわらず
にＴＴＬレベルやＥＣＬレベル等の小振幅の出力を得る
ことができる出力回路を提供することにある。
〔発明の構成〕
（課題を解決するための手段とその作用）この発明の出
力回路は、高電位側の電源電圧と出力端子との間に挿入
されたｉｌｌのＭＯＳトランジスタと、低電位側の電源
電圧と上記出力端子との間に挿入された一第２のＭＯＳ
トランジスタと、高電位側の第１の基準電圧と上記出力
端子の電圧の大小を比較する第１の差動増幅回路と、低
電位側の第２の基準電圧と上記出力端子の電圧の大小を
比較する第２の差動増幅回路と、上記１ｉ！１の差動増
幅回路の出力及び入力電圧が供給され、その出力で上記
第１のＭＯＳトランジスタの導通制御が行われる第１の
論理ゲートと、上記第２の差動増幅回路の出力及び入力
電圧が供給され、その出力で上記第２のＭＯＳトランジ
スタの導通制御が行われる第２の論理ゲートとを具備し
たことを特徴とする。
上記構成でなる出力回路では、高電位側のｊｌｉｌｌの
基準電圧及び低電位側の第２の基準電圧としてＴＴＬレ
ベルやＥＣＬレベル等の高論理レベル及び低論理レベル
を供給することにより、ＭＯＳレベルの入力信号がＴＴ
ＬレベルやＥＣＬレベルの振幅を持つ信号にレベル変換
される。
また、この発明の出力回路は、高電位側の電源電圧と出
力端子との間に挿入されたＭＯＳトランジスタと、基準
電圧と上記出力端子の電圧の大小を比較する差動増幅回
路と、上記差動増幅回路の出力及び入力電圧が供給され
、その出力で上記ＭＯＳトランジスタの導通制御が行わ
れる論理ゲートとを具備したことを特徴とする。
上記構成でなる出力回路では、基準電圧としてＴＴＬレ
ベルやＥＣＬレベル等の高論理レベルを供給することに
より、ＭＯＳレベルの高論理レベル入力信号がＴＴＬレ
ベルやＥＣＬレベルの高論理レベル信号にレベル変換さ
れる。
さらにこの発明の出力回路は、高電位側の電源電圧と出
力端子との間に挿入された第１のＭＯＳトランジスタと
、基準電圧と上記出力端子の電圧の大小を比較する差動
増幅回路と、上記差動増幅回路の出力及び入力電圧が供
給され、その出力で上記第１のＭＯＳトランジスタの導
通制御が行われる論理ゲートと、低電位側の電源電圧と
上記出力端子との間に挿入され、上記入力電圧が直接も
しくは反転回路を介してゲートに供給されるｍ２のＭＯ
Ｓトランジスタとを具備したことを特徴とする。
上記構成でなる出力回路では、基準電圧としてＴＴＬレ
ベルやＥＣＬレベル等の高論理レベルを供給することに
より、ＭＯＳレベルの高論理レベル入力信号がＴＴＬレ
ベルやＥＣＬレベルの高論理レベル信号にレベル変換さ
れる。
（実施例） 以下、図面を参照してこの発明を実施例により説明する
。
第１図はこの発明の出力回路の第１の実施例による構成
を示す回路図である。この実施例回路は、ＣＭＯＳ−Ｌ
ＳＩに内蔵され、ＭＯＳレベルの信号をＴＴＬレベルも
しくはＥＣＬレベルの信号に変換して出力するものであ
る。
ＭＯＳトランジスタを用いて構成された差動増幅回路１
の非反転入力端子（＋端子）には第１の基準電圧として
ＴＴＬレベルもしくはＥＣＬレベルの高論理レベルに対
応した電圧ＶＯＨ（例えば、ＴＴＬｌｚベルノ場合は２
．４Ｖ、ＥＣＬｌｚベルの場合は４．２Ｖ）が供給され
、反転入力端子（一端子）には出力端子Ｏｕｔの電圧Ｖ
ｏｕｔが供給される。同様に、ＭＯＳトランジスタを用
いて構成された差動増幅回路２の非反転入力端子（子端
子）には第２の基準電圧としてＴＴＬレベルもしくはＥ
ＣＬレベルの低論理レベルに対応した電圧ＶＯＬ（例え
ば、ＴＴＬレベルの場合はＱ、４Ｖ、ＥＣＬレベルの場
合は３．３Ｖ）が供給され、反転入力端子（一端子）に
は上記出力電圧Ｖｏｕｔが供給される。上記差動増幅回
路１の出力信号Ｎ１及びＣＭＯＳレベルの入力信号Ｖｉ
ｎ（ＶｓｓとＶｃｃとの間の振幅を持つ）はＭＯＳトラ
ンジスタを用いて構成されたＮＡＮＤゲート３に供給さ
れ、上記差動増幅回路２の出力信号Ｎ２及び上記入力信
号ＶｉｎはＭＯＳトランジスタを用いて構成されたＮＯ
Ｒゲート４に供給される。
一方、高電位側の電源電圧Ｖｃｃと出力端子Ｏｕｔとの
間にはＰチャネルのＭＯＳトランジスタ５が、低電位側
の電源電圧Ｖｓｓと出力端子Ｏｕｔとの間にはＮチャネ
ルのＭＯＳトランジスタロがそれぞれ挿入されており、
トランジスタ５のゲートには上記ＮＡＮＤゲート３の出
力信号Ｎ３が、トランジスタ６のゲートには上記ＮＯＲ
ゲート４の出力信号Ｎ４がそれぞれ供給される。
また、上記出力端子Ｏｕｔには高抵抗素子ＲＬ及びキャ
パシタ素子ＣＬからなる外部回路が接続されている。
次に上記構成でなる回路の動作を説明する。
いま、ＭＯＳレベルの入力信号ＶｉｎがＶｓｓレベルの
とき、ＮＡＮＤゲート３の出力信号Ｎ３は′Ｈ″レベル
、すなわちＶｃｃレベルとなるため、ＰチャネルのＭＯ
Ｓトランジスタ５はカットオフ状態になる。そして、い
ま出力端子Ｖｏｕｔの電圧ＶｏｕｔがＶＯＬレベルより
も高くなっていると仮定すると、差動増幅回路２の出力
信号Ｎ２はＶｓｓレベルとなり、ＮＯＲゲート４の出力
信号Ｎ４はＶｃｃレベルとなる。従って、この場合はＮ
チャネルのＭＯＳトランジスタロがオンし、出力電圧Ｖ
ｏｕｔがより低いレベルとなるように引き落とされる。
そして、ＶｏｕｔのレベルがＶＯｔレベルよりも下がる
と、差動増幅回路２の出力信号Ｎ２がＶｃｃレベルとな
り、さらにＮＯＲゲート４の出力信号Ｎ４がＶｓｓレベ
ルとなり、これによりＮチャネルのＭＯＳトランジスタ
ロがカットオフして、Ｖｏｕｔのレベル低下が止る。
このようにして、入力信号ＶｉｎがＶｓｓレベルのとき
は、ＶｏｕｔのレベルがＴＴＬレベルもしくはＥＣＬレ
ベルの低論理レベルに対応した電圧ＶＯｔに落ち着く。
また、ＶｉｎがＶｓｓレベルのとき、ＶｏｕｔがＶＯＬ
よりも低いレベルにあると仮定すると、出力端子Ｏｕｔ
を駆動する２個のトランジスタ５゜６はいずれもカット
オフしており、出力は高インピーダンス状態となるが、
通常、出力端子Ｏｕｔは、ＶＯＬとＶ。Ｈとの間のある
電位ｖＴＴに高抵抗素子Ｒ４を介して接続されているの
で、いずれはＶＯＬよりも高いレベルに持ち上げられる
。その結果、ＮチャネルのＭＯＳトランジスタロの作用
により、ＶＯｔレベルまで引き戻される。すなわち、Ｖ
ｉｎがＶｓｓレベルである限り、最終的にＶｏｕｔはＶ
ＯＬレベルと一致する。
逆に、入力信号ＶｉｎがＶｃｃレベルのとき、ＮＯＲゲ
ート４の出力信号Ｎ４は“Ｌルベル、すなわちＶｓｓｓ
レベルとなるため、ＮチャネルのＭＯＳトランジスタ５
はカットオフ状態になる。
そして、いま出力電圧ＶＯｕｔがＶＯＲレベルよりも低
いと仮定すると、差動増幅回路１の出力信号Ｎ１４ｔＶ
ｃｃレベルとｔｉ　リ、ＮＡＮＤゲート３の出力信号Ｎ
３はＶｓｓレベルとなる。従って、この場合はＰチャネ
ルのＭＯＳトランジスタ５がオンし、出力電圧Ｖｏｕｔ
がより高いレベルとなるように引き上げられる。そして
、ＶｏｕｔのレベルがＶ。Ｈレベルよりも上がると、差
動増幅回路１の出力信号Ｎ１がＶｓｓレベルとなり、さ
らにＮＡＮＤゲート３の出力信号Ｎ３がＶｃｃレベルと
なる。これによりＰチャネルのＭＯＳトランジスタ５が
カットオフして、Ｖｏｕｔのレベル上昇が止る。このよ
うにして、入力信号ＶｉｎがＶｃｃレベルのときは、Ｖ
ｏｕｔのレベルがＴＴＬレベルもしくはＥＣＬレベルの
高論理レベルに対応した電圧ＶＯＲに落ち着く。
このように、入力信号ＶｉｎがＶｓｓとＶｃｃの間を遷
移するのに伴い、出力電圧ＶｏｕｔがＶＯＬとＶＯＨの
間を遷移する二とになる。これにより、ＣＭＯＳレベル
の信号は、より振幅の小さいＴＴＬレベルもしくはＥＣ
Ｌレベルの信号に変換されて出力される。
第２図は上記実施例回路の詳細な構成を示すものである
。上記差動増幅回路１．２はそれぞれ、２個のＰチャネ
ルのＭＯＳトランジスタからなるカレントミラー負荷回
路１１と、２個のＮチャネルのＭＯＳトランジスタから
なる差動対１２と、ゲートに電源電圧Ｖｃｃが供給され
た電流源用のＮチャネルのＭＯＳトランジスタ１３とか
ら構成されたＣＭＯＳカレントミラー型のものであり、
上記ＮＡＮＤゲート３及びＮＯＲゲート４は通常のＣＭ
Ｏ８回路構成のものである。
第３図は二の発明の出力回路の第２の実施例による詳細
な構成を示す回路図である。なお、第２図と対応する箇
所には同一符号を付してその説明は省略する。
この実施例による出力回路では、前記２個の差動増幅回
路１．２内の電流源用のＮチャネルのＭＯＳトランジス
タ１３のゲートに電源電圧Ｖｃｃを供給する代わりに、
“差動増幅回路１内のＭＯＳトランジスタ１３のゲート
に前記入力信号Ｖｉｎを直接に、差動増幅回路２内のＭ
ＯＳトランジスタ１３のゲートに前記入力信号Ｖｉｎを
ＣＭＯＳインバータ７を介してそれぞれ供給し、ＭＯＳ
トランジスタ１３をそれぞれ貫通電流防止用スイッチと
して使用するようにしたものである。
上記第２図に示すように、各ＭＯＳトランジスタ１３の
ゲートに電源電圧Ｖｃｃを供給すると、２個の差動増幅
回路１．２では入力信号Ｖｉｎのレベルに拘らずに所定
の電流が消費される。これに対しこの実施例回路では、
同時に動作させる必要がない２個の差動増幅回路１．２
のいずれか一方を非動作状態とすることにより、消費電
流の削減を図るようにしたものである。
すなわち、ｖｉｎがＶｃｃレベルのときは、差動増幅回
路１内のＭＯＳトランジスタ１３がオン状態、差動増幅
回路２内のＭＯＳトランジスタ１３がオフ状態となり、
差動増幅回路１が動作状態、差動増幅回路２が非動作状
態となり、差動増幅回路２では電流が流れなくなる。
逆に、ＶｉｎがＶｓｓレベルのときは、差動増幅回路１
内のＭＯＳトランジスタ１３がオフ状態、差動増幅回路
２内のＭＯＳトランジスタ１３がオン状態となり、差動
増幅回路１が非動作状態、差動増幅回路２が動作状態と
なり、差動増幅回路・１では電流が流れなくなる。この
結果、第２図の回路に比べて消費電流をほぼ半分に削減
することが可能になる。
Ｎ４図はこの発明の出力回路のＮ３の実施例による構成
を示す回路図である。この実施例回路は特にＣＭＯＳレ
ベルからＥＣＬレベルにレベル変換する場合に適してお
り、ワイヤードＯＲ出力を可能にするオープンエミッタ
方式ＥＣＬ出力に対応する回路である。この場合、高電
位側の電源電圧はＯｖの接地電圧、低電位側の電源電圧
は例えば−５，２ｖ程度の負極性の電圧であり、さらに
ＥＣＬレベルの高論理レベルに対応した電圧ｖｏＨは一
〇、ＳＶ、低論理レベルに対応した電圧Ｖ。Ｌは−１，
７ｖである。そして、複数の出力回路の出力端子Ｏｕｔ
は共通配線で接続され、さらにこの共通配線は前記高抵
抗素子Ｒ５を介して一２Ｖ程度の電圧Ｖｔｔに接続され
ている。また、この実施例では、出力端子Ｏｕｔを“Ｌ
”レベル側に引き落とすドライバは不要である。つまり
、この実施例回路は前記第１図の実施例回路における２
個の差動増幅回路のうちＶ（ＩＬ側のものを省略したも
のであり、その詳細な構成も前記第２図、第３図回路か
らＶＯＬ側の回路を省略したものに対応する。
第５図はこの発明の出力回路の第４の実施例による構成
を示す回路図である。この実施例回路は、出力電圧Ｖｏ
ｕｔの“Ｈ°レベルはＴＴＬレベルもしくはＥＣＬレベ
ルの高論理レベルに対応した電圧■。Ｈと一致させ、Ｖ
ｏｕｔのＩＩ　Ｌ　ＩＩレベルはＣＭＯＳレベルの′Ｌ
”レベルすなわちＶｓｓレベルと共通にする場合である
。
この実施例では前記差動増幅回路２及びＮＯＲゲート４
を設ける代わりにインバータ８を設け、このインバータ
８に入力信号Ｖｉｎを供給し、その出力信号Ｎ８を前記
ＮチャネルのＭＯＳトランジスタロのゲートに供給した
ものである。
第６図は上記第５図の実施例回路の詳細な構成を示すも
のである。上記差動増幅回路１は、２個のＰチャネルの
ＭＯＳトランジスタからなるＣＭＯＳカレントミラー負
荷回路１１と、２個のＮチャネルのＭＯＳトランジスタ
からなる差動対１２と、ゲートに入力信号Ｖｉｎが供給
され、この信号Ｖｉｎに応じてオン、オフ制御されるＮ
チャネルのＭＯＳトランジスタ１３とから構成されてい
る。
また、上記ＮＡＮＤゲート３及びインバータ８はそれぞ
れ通常のＣＭＯ５回路構成のものである。
なお、消費電流の増加を考慮する必要がないときは、前
記第２図の場合と同様に差動増幅回路１内のＭＯＳトラ
ンジスタ１３のゲートに電源電圧Ｖｃｃを供給して、こ
の差動増幅回路１を常時、動作状態にさせておくことも
可能である。
第７図は上記Ｍｌの実施例回路の変形例の構成を示すも
のである。この変形例回路では、ＮＡＮＤゲート３とＰ
チャネルのＭＯＳトランジスタ５のゲートとの間に、直
列接続された２個のインバータからなるバッファ回路９
を挿入すると共に、ＮＯＲゲート４とＮチャネルのＭＯ
Ｓトランジスタロのゲートとの間に、直列接続された２
個のインバータからなるバッファ回路１０を挿入したも
のである。このようにバッファ回路９．１０の増幅作用
を利用することにより、ＭＯＳトランジスタ５，６のチ
ャネル幅がいかに大きくとも、差動増幅回路１，２にお
ける消費電流は大幅に絞ることができる。そして、この
ような変形を、前記第４図、１８５図の実施例回路に施
すことも可能である。
なお、この発明は上記各実施例に限定されるものではな
く種々の変形が可能であることはいうまでもない。例え
ば、上記各実施例では、出力電圧ＶｏｕｔをＶＯＨ側に
引き上げるためにＰチャネルのＭＯＳトランジスタを使
用する場合にっいて説明したが、これは、Ｎチャネルの
ＭＯＳトランジスタの閾値電圧をＶ　ＴＨＮとしたとき
、Ｖ　ＯＨ＜　Ｖ　ｃ　ｃ　−Ｖ　ｒＨＮの関係を満足
するようにＶＴＨＮの値が設定されていれば、Ｐチャネ
ルの代わりにＮチャネルのＭＯＳトランジスタを使用し
てＶｏｕｔをＶＯＲ側に引き上げることが可能である。
同様に、出力電圧ＶｏｕｔをＶＯＬ側に引き落とすため
にＮチャネルのＭＯＳトランジスタを使用する場合につ
いて説明したが、これは、ＰチャネルのＭＯＳトランジ
スタの閾値電圧をＶ　ＴＨＰとしたとき、ＶＯＬ＞Ｖ　
ｃ　ｃ　＋　ｌ　ＶＴＨＰ　　ｌの関係を満足するよう
にＶ　ＴＨＰの値が設定されていれば、Ｎチャネルの代
わりにＰチャネルのＭＯＳトランジスタを使用してＶｏ
ｕｔをＶ。、側に引き落とすことが可能である。
また、第２図、第３図及び第６図の各詳細回路では、差
動増幅回路内のカレントミラー負荷回路が２個のＰチャ
ネルのＭＯＳトランジスタで構成される場合について説
明したが、これはＮチャネルのＭＯＳトランジスタを用
いて構成することも可能である。しかし、ｖ　ｏｔ＜　
ｖ　ＴＨＮ。
Ｖ□Ｈ＞Ｖ　ｃ　ｃ　−Ｉ　ＶＴＨＰ　ｌ　ノ場合、ｖ
ｏＨが供給される側の差動増幅回路ではＰチャネルのＭ
ＯＳトランジスタによるカレントミラー負荷回路を、Ｖ
ＯＬが供給される側の差動増幅回路ではＮチャネルのＭ
ＯＳトランジスタによるカレントミラー負荷回路をそれ
ぞれ使用することはできない。
さらに、上記各実施例回路で使用される基準電圧ｖｏＨ
１ｖＯＬは種々の回路で発生させることができるが、電
源電圧依存性、温度依存性が補償されている例として、
バイポーラトランジスタを利用したバンドギャップ基準
電圧発生回路が最も実用的であると考えられる。上記両
基準電圧はＭＯＳトランジスタのゲートを駆動するだけ
なので、電流駆動能力は小さくてもよく、さらに直流レ
ベルを出力し続ければよいので高速スイッチング性も要
求されない。従って、ＣＭＯＳプロセスで作成可能なバ
イポーラトランジスタを使用しても充分満足のいく特性
を得ることができ、特別にＣＭＯＳプロセスを変更する
必要もない。
〔発明の効果］ 以上説明したようにこの発明によれば、ＣＭＯＳレベル
から小振幅レベルへのレベル変換を、ＣＭＯ８−ＬＳＩ
の出力回路に用いることにより、バイポーラプロセスを
使用せず、小振幅のＴＴＬ又はＥＣＬの出力振幅を得る
ことができ、高速スイッチングＣＭＯ８−ＬＳＩの出力
ノイズ低減に寄与することが可能になる。また、消費電
流に関しても、バイポーラトランジスタを使用した出力
回路に比べて非常に少ない、高速スイッチング回路が実
現できる。
【図面の簡単な説明】
第１図はこの発明の出力回路の第１の実施例による構成
を示す回路図、第２図は上記実施例回路の詳細な構成を
示す回路図、第３図はこの発明の出力回路の１１２の実
施例による詳細な構成を示す回路図、第４図はこの発明
の出力回路の第３の実施例による構成を示す回路図、第
５図はこの発明の出力回路の１１４の実施例による構成
を示す回路図、第６図は上記第５図の実施例回路の詳細
な構成を示す回路図、第７図は上記第１の実施例回路の
変形例の構成を示す回路図である。 １．２・・・差動増幅回路、３・・・ＮＡＮＤゲート、
４・・・ＮＯＲゲート、５・・・ＰチャネルのＭＯＳト
ランジスタ、６・・・ＮチャネルのＭＯＳトランジスタ
、７・・・ＣＭＯＳインバータ、８・・・インバータ、
９、ｌＯ・・・バッファ回路、１１・・・カレントミラ
ー負荷回路、１２・・・差動対、１３・・・Ｎチャネル
のＭＯＳトランジスタ。

Claims (12)

    【特許請求の範囲】
  1. （１）高電位側の電源電圧と出力端子との間に挿入され
    た第１のＭＯＳトランジスタと、低電位側の電源電圧と
    上記出力端子との間に挿入された第２のＭＯＳトランジ
    スタと、 高電位側の第１の基準電圧と上記出力端子の電圧の大小
    を比較する第１の差動増幅回路と、低電位側の第２の基
    準電圧と上記出力端子の電圧の大小を比較する第２の差
    動増幅回路と、上記第１の差動増幅回路の出力及び入力
    電圧が供給され、その出力で上記第１のＭＯＳトランジ
    スタの導通制御が行われる第１の論理ゲートと、上記第
    ２の差動増幅回路の出力及び入力電圧が供給され、その
    出力で上記第２のＭＯＳトランジスタの導通制御が行わ
    れる第２の論理ゲートとを具備したことを特徴とする出
    力回路。
  2. （２）前記第１の差動増幅回路の非反転入力端子には前
    記第１の基準電圧が、反転入力端子には前記出力端子の
    電圧がそれぞれ供給され、前記第２の差動増幅回路の反
    転入力端子には前記第２の基準電圧が、非反転入力端子
    には前記出力端子の電圧がそれぞれ供給され、 前記第１の論理ゲートが２入力ＮＡＮＤゲートであり、 前記第２の論理ゲートが２入力ＮＯＲゲートであり、 前記第１のＭＯＳトランジスタがＰチャネルＭＯＳトラ
    ンジスタであり、 前記第２のＭＯＳトランジスタがＮチャネルＭＯＳトラ
    ンジスタである請求項１記載の出力回路。
  3. （３）前記第１及び第２の差動増幅回路のそれぞれがＣ
    ＭＯＳカレントミラー回路で構成されている請求項１記
    載の出力回路。
  4. （４）前記第１及び第２の差動増幅回路のそれぞれには
    、貫通電流防止用スイッチが設けられており、前記入力
    電圧に応じていずれか一方の貫通電流防止用スイッチが
    オン状態となるとなるように制御される請求項１、２、
    ３のいずれか１つに記載の出力回路。
  5. （５）高電位側の電源電圧と出力端子との間に挿入され
    たＭＯＳトランジスタと、 基準電圧と上記出力端子の電圧の大小を比較する差動増
    幅回路と、 上記差動増幅回路の出力及び入力電圧が供給され、その
    出力で上記ＭＯＳトランジスタの導通制御が行われる論
    理ゲートと を具備したことを特徴とする出力回路。
  6. （６）前記差動増幅回路の非反転入力端子には前記基準
    電圧が、反転入力端子には前記出力端子の電圧がそれぞ
    れ供給され、 前記論理ゲートが２入力ＮＡＮＤゲートであり、前記Ｍ
    ＯＳトランジスタがＰチャネルＭＯＳトランジスタであ
    る請求項５記載の出力回路。
  7. （７）前記差動増幅回路がＣＭＯＳカレントミラー回路
    で構成されている請求項５または６記載の出力回路。
  8. （８）前記差動増幅回路には貫通電流防止用スイッチが
    設けられており、前記入力電圧に応じてこの貫通電流防
    止用スイッチがオン状態となるとなるように制御される
    請求項５、６、７のいずれか１つに記載の出力回路。
  9. （９）高電位側の電源電圧と出力端子との間に挿入され
    た第１のＭＯＳトランジスタと、高電位鋼の基準電圧と
    上記出力端子の電圧の大小を比較する差動増幅回路と、 上記差動増幅回路の出力及び入力電圧が供給され、その
    出力で上記第１のＭＯＳトランジスタの導通制御が行わ
    れる論理ゲートと、 低電位側の電源電圧と上記出力端子との間に挿入され、
    上記入力電圧が直接もしくは反転回路を介してゲートに
    供給される第２のＭＯＳトランジスタと を具備したことを特徴とする出力回路。
  10. （１０）前記差動増幅回路の非反転入力端子には前記基
    準電圧が、反転入力端子には前記出力端子の電圧がそれ
    ぞれ供給され、 前記論理ゲートが２入力ＮＡＮＤゲートであり、前記第
    １のＭＯＳトランジスタがＰチャネルＭＯＳトランジス
    タであり、 前記第２のＭＯＳトランジスタがＮチャネルＭＯＳトラ
    ンジスタである請求項９記載の出力回路。
  11. （１１）前記差動増幅回路がＣＭＯＳカレントミラー回
    路で構成されている請求項９または１０記載の出力回路
    。
  12. （１２）前記差動増幅回路には貫通電流防止用スイッチ
    が設けられており、前記出力端子の電圧が低レベルのと
    きにこの貫通電流防止用スイッチがオフ状態となるとな
    るように制御される請求項９、１０、１１のいずれか１
    つに記載の出力回路。
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