JPH04154207A - シュミットトリガー回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的コ （産業上の利用分野） 本発明は、シュミットトリガ−回路に係り、特に半導体
集積回路に形成されたＣＭＯＳ　（相補性絶縁ゲート型
）構成のシュミットトリガ−回路に関する。

（従来の技術） 従来のＣＭＯ５構成のシュミットトリガ−回路は、例え
ば第８図に示すように、二段接続されたＣＭＯＳインバ
ータ８１．８２と、後段のインバータ８２の出力端と入
力端との間に接続された帰還用のＣＭＯＳインバータ８
３とからなる。しかし、このような構成のシュミットト
リガ−回路は、帰還用ＣＭＯＳインバータ８３の出力端
側の寄生容量の影響が大きく、高速動作に難点がある。

このような寄生容量の影響を回避し得る構成として、例
えば第９図に示すようなシュミットトリガ−回路が提案
されている（特開昭５７−６７３１９号「閾値電圧可変
増幅器」）。

このシュミットトリガ−回路において、Ｐ１〜Ｐ３はＰ
チャネルの第１〜第３のＭＯ５Ｉ−ランジスタ、Ｎ１−
Ｎ３はＮチャネルの第１〜第３のＭＯＳトランジスタ、
９１は第１のＣＭＯＳインバータ、９２は第２のＣＭＯ
Ｓインバータ、９３は第３のＣＭＯＳインバータである
。即ち、Ｖｃｃ電位（電源電位）端とＶｓｓ電位（接地
電位）端との間にＰチャネルトランジスタＰ１およびＰ
２とＮチャネルトランジスタＮ２およびＮ１とが直列に
接続され、これらのトランジスタの各ゲートは入力端に
共通に接続され、第１のＣＭＯＳインバータ９１を形成
している。上記ＰチャネルトランジスタＰ１およびＰ２
の直列接続ノードａとＶＳＳ電位端との間にＰチャネル
トランジスタＰ３が接続され、ＶＣＣ電位端と前記Ｎチ
ャネルトランジスタＮ２およびＮ１の直列接続ノードｂ
との間にＮチャネルトランジスタＮ３が接続されている
。そして、前記ＰチャネルトランジスタＰ２とＮチャネ
ルトランジスタＮ２との直列接続ノードＣに二段のＣＭ
ＯＳインバータ９２および９３が接続され、後段のイン
バータ９３の出力信号ＯＵＴが前記Ｐチャネルトランジ
スタＰ３およびＮチャネルトランジスタＮ３の各ゲート
に共通に帰還接続されている。

このシュミ°ットトリガー回路の動作原理（シュミット
特性が得られる原理）は、前記特開昭５７−６７３１９
号公報に詳述されているが、ここで、第１０図の波形図
を参照して簡単に説明する。

第１のＣＭＯＳインバータ９１の高い方の閾値電圧ｖＴ
□／低い方の閾値電圧Ｖ　ＴＨＬが対応して例えば４Ｖ
／ＩＶとなるように、トランジスタＰ１、Ｐ３、Ｎ１、
Ｎ３の相互フンダクタンスｇｍを決める。

いま、入力信号ＩＮがＶｓｓ電位（“Ｌ”レベル）の時
には、トランジスタＰ１、Ｐ２がオンし、ノードａの電
位Ｖａは５Ｖ、出力信号ＯＵＴも５■である。一方、ト
ランジスタＮ１、Ｎ２はオフ状態、トランジスタＮ３は
オン状態であり、ノードｂの電位ｖｂはＶｃｃ−ＶＴＨ
Ｎ　　（ＶＴＨＮ　；　Ｎチャネルトランジスタの閾値
電圧）に設定されている。

入力信号ＩＮの電位が上昇するにつれて前記電位ｖｂは
下降していくが、入力信号ＩＮの電位が例えば２．５Ｖ
まで上昇すると、トランジスタＮＺ、Ｎ２はオン状態に
入る。このトランジスタＮ１が導通し始める入力電位は
、Ｖｂ’＋ＶＴＨｓ（Ｖｂ′　；トランジスタＮ２およ
びＮ３の素子定数と入力電位とにより決まる電位）であ
る。しかし、ノードｂの電位ｖｂはＶＣＣ電位に近い側
に設定されているので、ノードＣの電位Ｖｃはほぼ５Ｖ
の状態を保持し、インバータ回路９２．９３は反転しな
い。さらに、入力信号ＩＮの電位が上昇して４ｖになる
と、トランジスタＮ２が完全にオン状態になり、ノード
ｂの電位ｖｂはほぼｏｖになり、これに引かれてノード
Ｃの電位ＶｃもほぼＯｖになり、インバータ回路９２．
９３が反転する。なお、帰還素子であるトランジスタＮ
３がない場合にトランジスタＮ１が導通し始める入力電
位はＶ　ＴＨＮである。従って、この場合と比べて、ト
ランジスタＮ３を付加したことにより入力信号ＩＮの電
位が“Ｌ”レベルからＶｃｃ電位（“Ｈ。

レベル）へ上昇する時の回路閾値がｖｂ′だけ高く設定
されることになる。

これに対して、入力信号が５Ｖの時、ノードｂの電位ｖ
ｂおよびノードＣの電位Ｖｃは共にほぼＯＶ、第２のＣ
ＭＯＳインバータ回路９２の出力ノードは５Ｖ、出力信
号ＯＵＴはＯｖである。この時、トランジスタＰ１、Ｐ
２はオフ状態であるが、トランジスタＰ３はオン状態で
あり、ノードａの電位Ｖａはｌ　ＶＴＨＰ　ｌ　　（Ｖ
ＴＲＰ　；　Ｐチャネルトランジスタの閾値電圧）、つ
まり、はぼＯｖに設定されている。入力信号ＩＮの電位
が下降するにつれて前記電位Ｖａは上昇していくが、入
力信号ＩＮの電位が例えば２．５ｖまで下降すると、ト
ランジスタＰＩＦ２はオン状態に入る。このトランジス
タＰ２が導通し始める入力電位は、Ｖａ’　　　Ｉ　Ｖ
Ｔ）ＩＦ　　ｌ　　（Ｖａ’　　；　）ランジスタＰ１
およびＰ３の素子定数と入力電位とにより決まる電位）
である。しかし、ノードａの電位ＶａはＯｖに近い側に
設定されているので、ノードＣの電位ＶｃはほぼＯｖの
状態を保持し、インバータ回路９２．９３は反転しない
。さらに、入力信号ＩＮの電位が下降して１ｖになると
、トランジスタＰ１が完全にオン状態になり、ノードａ
の電位Ｖａはほぼ５ｖになり、これに引かれてノードＣ
の電位Ｖｃもほぼ５Ｖになり、インバータ回路９２．９
３が反転する。なお、帰還素子であるトランジスタＰ３
がない場合にトランジスタＰ２が導通し始める入力電位
はＶｅｅ　　ＩＶＴＨＰ　　ｌである。

従って、この場合と比べて、トランジスタＰ３を付加し
たことにより入力信号ＩＮの電位が“Ｈ”レベルから″
Ｌルベルへ下降する時の回路閾値がＶｃｃ−Ｖａ’だけ
低く設定されることになる。

ところで、シュミットトリガ−回路は、入力信号が外乱
により影響を受けることが想定される場合に入力回路と
して用いられる場合、そのヒステリシス電圧幅を広く設
定できる回路はど優れている。近年、集積回路の高速化
、高駆動能力化に伴い、その出力が変化した際に起こる
集積回路の電源・接地線の電位変動が入力回路の閾値電
圧に与える影響が大きくなってきており、ヒステリシス
電圧幅の広い特性を有するシュミットトリガ−回路の出
現が待ち望まれていた。

ここで、第８図に示したシュミットトリガ−回路のシュ
ミット特性について考察すると、第２図中に点線で示す
ように、高レベル閾値電圧Ｖ１Ｍおよび低レベル閾値電
圧ＶＩＬがＮチャネルトランジスタの閾値電圧ＶＴＨＮ
およびＰチャネルトランジスタの閾値電圧Ｖ　ＴＲＩＰ
のばらつきに依存して変動し、ＶＴＨＮおよびＶ　、Ｈ
，の値がばらつきの中間値である場合のヒステリシス電
圧幅ｖＨは、電源電圧５ｖおよび２ｖの場合にそれぞれ
０．２Ｖ程度である。なお、図中、Ｖｌ）ＩＭＩＮは最
小高レベル入力電圧、ＶＩＬＭＡＸは最大低レベル入力
電圧を示しており、入力ノイズマージンの規格は、例え
ば電源電圧２ｖの場合ニハ、ＶＩＨＭ＋ｓカ１．　　’
５ｖ、ＶＩＬＭＡＸが０．５Ｖであり、電源電圧５ｖの
場合ニハ、　Ｖ　ＩＮ　ＭＩＮが３．５ＶＳＶ＋ｔ、　
ＭＡｘが１．５Ｖである。

また、第９図に示したシュミットトリガ−回路のシュミ
ット特性について考察すると、第６図中に点線で示すよ
うに、ＶＴＨＮおよびＶＴＨＰの値がばらつきの中間値
である場合のヒステリシス電圧幅ｖＨは、電源電圧５Ｖ
の場合に０．６Ｖ程度、電源電圧２Ｖの場合に０．４Ｖ
程度である。

しかし、第２図中および第６図中に点線で示したような
従来のシュミットトリガ−回路のシュミット特性は、定
められた入力ノイズマージンの規格内でシュミット特性
を実現し、かつ、ヒステリシス電圧幅ｖＨをなるべく広
く設定しようとした場合、例えば２Ｖのような低電源電
圧の条件で制約を受けていることが分かる。換言すれば
、バイポーラ系やＣＭＯ５系の集積回路市場において、
現在最も一般的に用いられている電源電圧５Ｖの条件下
では、入力ノイズマージンの規格に対して余裕があるに
も拘らず、ヒステリシス電圧幅を第２図中あるいは第６
図中に点線で示した現在値以上に広く設定すると、電源
電圧２ｖの条件下で入カノイズマージンの規格を守れな
くなってしまう。

（発明が解決しようとする課題） 上記したように従来のシュミットトリガ−回路は、電源
電圧５■の条件下でヒステリシス電圧幅を現在値以上に
広く設定すると、電源電圧２Ｖの条件下で入力ノイズマ
ージンの規格を守れなくなるという問題がある。

本発明は、上記問題点を解決すべくなされたもので、そ
の目的は、電源電圧５ｖ〜２ｖの条件下で入力ノイズマ
ージンの規格を守りつつ、電源電圧５ｖの条件下でのヒ
ステリシス電圧幅を従来回路よりも広く設定することが
可能になるシュミットトリガ−回路を提供することにあ
る。

［発明の構成］ （課題を解決するための手段） 本発明のシュミットトリガ−回路は、シュミット特性を
得るための帰還回路として、第１の電源電位または第２
の電源電位と入力ゲート回路の出力ノードとの間にＰチ
ャネルトランジスタおよびＮチャネルトランジスタが直
列に接続された直列回路を設け、このＰチャネルトラン
ジスタおよびＮチャネルトランジスタのいずれか一方の
ゲートに帰還信号を与え、他方のゲートに第１の電源電
位または第２の電源電位を与えることを特徴とする。

本発明の第１実施例としては、第１の電源電位と第２の
電源電位との間に接続され、入力信号を反転させる機能
を有する第１の論理ゲート回路と、同じく上記第１の電
源電位と第２の電源電位との間に接続され、上記第１の
論理ゲート回路の出力信号を反転させる第２の論理ゲー
ト回路と、前記第１の電源電位と前記第１の論理ゲート
回路の出力端との間で、ゲートに前記第２の論理ゲート
回路の出力が与えられるＰチャネルトランジスタＰ５お
よびゲートが前記第１の電源電位に接続されると共に基
板・ソース相互が接続されたＮチャネルトランジスタＮ
６が直列に接続された第１の直列回路、または、前記第
１の論理ゲート回路の出力端と前記第２の電源電位との
間で、ゲートが前記第２の電源電位に接続されたＰチャ
ネルトランジスタＰ６およびゲートに前記第２の論理ゲ
ート回路の出力が与えられるＮチャネルトランジスタＮ
５が直列に接続された第２の直列回路の少なくとも一方
の直列回路とを具備することを特徴とする。

また、本発明の第２実施例としては、第１の電源電位と
第２の電源電位との間に直列に接続された第１のＰチャ
ネルトランジスタおよび第２のＰチャネルトランジスタ
および第１のＮチャネルトランジスタを有し、それぞれ
のゲートに共通に入力信号が与えられ、入力信号を反転
させる機能を有する第１の論理ゲート回路と、同じく上
記第１の電源電位と第２の電源電位との間に接続され、
上記第１の論理ゲート回路の第２のＰチャネルトランジ
スタおよび第１のＮチャネルトランジスタの直列接続ノ
ードの出力信号を反転させる第２の論理ゲート回路と、
同じく上記第１の電源電位と第２の電源電位との間に接
続され、上記第２の論理ゲート回路の出力信号を反転さ
せる第３の論理ゲート回路と、前記第１の電源電位と前
記第１の論理ゲート回路の第１のＰチャネルトランジス
タおよび第２のＰチャネルトランジスタの直列接続ノー
ドとの間に接続され、ゲートに前記第３の論理ゲート回
路の出力が与えられる第３のＰチャネルトランジスタと
、前記第１の電源電位と前記第１の論理ゲート回路の出
力端との間で、ゲートに前記第２の論理ゲート回路の出
力が与えられるＰチャネルトランジスタおよびゲートが
前記第１の電源電位に接続されると共に基板・ソース相
互が接続されたＮチャネルトランジスタが直列に接続さ
れた直列回路とを具備することを特徴とする。

また、本発明の第３実施例としては、第１の電源電位と
第２の電源電位との間に直列に接続された第１のＰチャ
ネルトランジスタおよび第１のＮチャネルトランジスタ
および第２のＮチャネルトランジスタを有し、それぞれ
のゲートに共通に入力信号が与えられ、入力信号を反転
させる機能を有する第１の論理ゲート回路と、同じく上
記第１の電源電位と第２の電源電位との間に接続され、
上記第１の論理ゲート回路の第１のＰチャネルトランジ
スタおよび第１のＮチャネルトランジスタの直列接続ノ
ードの出力信号を反転させる第２の論理ゲート回路と、
同じく上記第１の電源電位と第２の電源電位との間に接
続され、上記第２の論理ゲート回路の出力信号を反転さ
せる第３の論理ゲート回路と、前記第１の論理ゲート回
路の第１のＮチャネルトランジスタおよび第２のＮチャ
ネルトランジスタの直列接続ノードと前記第２の電源電
位との間に接続され、ゲートに前記第３の論理ゲート回
路の出力が与えられる第３のＮチャネルトランジスタと
、前記第１の論理ゲート回路の出力端と前記第２の電源
電位との間で、ゲートが前記第２の電源電位に接続され
たＰチャネルトランジスタおよびゲートに前記第２の論
理ゲート回路の出力が与えられるＮチャネルトランジス
タが直列に接続された直列回路とを具備することを特徴
とする。

（作　用） 帰還回路として、電源電位または接地電位と入力ゲート
出力ノードとの間にＰチャネルトランジスタおよびＮチ
ャネルトランジスタが直列に接続された直列回路を使用
しているので、低電源電圧時における帰還量が電源電圧
５Ｖ時よりも抑制されるようになる。また、電源電圧５
ｖの条件下と電源電圧２Ｖの条件下とでのＰチャネルト
ランジスタおよびＮチャネルトランジスタのバックゲー
トバイアス効果の差により、電源電圧５ｖの条件下と電
源電圧２ｖの条件下とでヒステリシス電圧幅に大きな差
を持たせることが可能になる。これにより、電源電圧が
５ｖ〜２ｖの条件下で入力ノイズマージンの規格を守り
つつ、電源電圧５Ｖの条件下でのヒステリシス電圧幅を
従来回路よりも広く設定することが可能になる。

（実施例） 以下、図面を参照して本発明の実施例を詳細に説明する
。

第１図は、第１実施例に係るシュミットトリガ−回路を
示している。ここで、Ｉｖｌは第１の電源電位（本例で
は電源電位Ｖ　ｃｃ）と第２の電源電位（本例では接地
電位Ｖ　ｓｓ）との間に接続され、第１のＰチャネルト
ランジスタＰ１および第１のＮチャネルトランジスタＮ
１からなり、入力信号ＩＮを反転させる第１のＣＭＯＳ
インバータ回路、ＩＶ２は同じ（Ｖｃｃ電位とＶＳＳ電
位との間に接続され、上記第１のＣＭＯＳインバータ回
路ＩＶＩの出力信号を反転させる第２のＣＭＯＳインバ
ータ回路、１１はＶｃｃ電位と前記第１のＣＭＯＳイン
バータ回路ＩＶ１の出力端との間で、ゲートに前記第２
のＣＭＯＳインバータ回路ＩＶ２の出力が与えられるＰ
チャネルトランジスタＰ５およびゲートが前記ＶＣＣ電
位に接続されると共に基板・ソース相互が接続されたＮ
チャネルトランジスタＮ６が直列に接続された第１の直
列回路、１２は前記第１のＣＭＯＳインバータ回路ＩＶ
Ｉの出力端と前記Ｖｓｓ電位との間で、ゲートがＶＳＳ
電位に接続されたＰチャネルトランジスタＰ６およびゲ
ートに前記第２のＣＭＯＳインバータ回路ＩＶ２の出力
が与えられるＮチャネルトランジスタＮ５が直列に接続
された第２の直列回路である。

第２図中の実線は、第１図のシュミットトリガ−回路の
シュミット特性の一例を示しており、比較のために、第
８図に示した従来のシュミットトリガ−回路のシュミッ
ト特性を点線で示している。

図中、ＶｌＨは高レベル閾値電圧、ＶＩＬは低レベル閾
値電圧、ＶＴＨＮはＮチャネルトランジスタの閾値電圧
、Ｖ　ＴＯＰはＰチャネルトランジスタの閾値電圧、ｖ
Ｈはヒステリシス電圧幅、Ｖ　ｌ）ｌ　ＷＩＮは最小高
レベル入力電圧、ＶＩＬＭＡＸは最大低レベル入力電圧
を示しており、入力ノイズマージンの規格は、電源電圧
２Ｖの場合には、ＶＩＩＩＭＩＮが１，５ｖｓ　Ｖ　Ｉ
Ｌ　ＭＡＸが０．５Ｖであり、電源電圧５ｖの場合には
、ＶＩＨＭＩＮが３．　５Ｖｓ　ＶｒＬｗＡｘが１．５
ｖである。

上記第１実施例のシュミットトリガ−回路によれば、基
本的には第９図に示した従来のシュミットトリガ−回路
と同様に動作するが、帰還回路として第１の直列回路１
１および第２の直列回路１２を使用しているので、低電
源電圧時における帰還量が電源電圧５Ｖ時よりも抑制さ
れるようになる。また、電源電圧５Ｖの条件下と電源電
圧２■の条件下とでのＰチャネルトランジスタおよびＮ
チャネルトランジスタのバックゲートバイアス効果の差
により、電源電圧５Ｖの条件下と電源電圧２Ｖの条件下
とでヒステリシス電圧幅ＶＨに大きな差を持たせること
が可能になる。これにより、電源電圧が５Ｖ〜２Ｖの条
件下で入カソイズマージンの規格を守りつつ、電源電圧
５ｖの条件下でのヒステリシス電圧幅ｖＨを例えば１．
３Ｖの如〈従来回路よりも広く設定することが可能にな
る。

なお、第１図中の第１の直列回路１１または第２の直列
回路１２を省略した場合には、入力信号ＩＮの電位が上
昇または下降する場合のシュミット特性が得られなくな
るが、必要がなければ第１の直列回路１１および第２の
直列回路１２のいずれか一方を省略してもよい。

第３図は、第２実施例に係るシュミットトリガ−回路を
示している。ここで、ＩＶＩ’　はＶ　ｅｅｉ位とＶＳ
Ｓ電位との間に第１のＰチャネルトランジスタＰＩおよ
び第２のＰチャネルトランジスタＰ２および第１のＮチ
ャネルトランジスタＮ１が直列に接続され、それぞれの
ゲートに共通に入力信号が与えられる第１のＣＭＯＳイ
ンバータ回路、ＩＶ２は同じ＜Ｖｃｅ電位とＶｓｓ電位
との間に接続され、上記第１のＣＭＯＳインバータ回路
ＩＶ１’の第２のＰチャネルトランジスタＰ２および第
１のＮチャネルトランジスタＮ１の直列接続ノードＣの
出力信号を反転させる第２のＣＭＯＳインバータ回路、
ＩＶ３は同じ＜Ｖｃｅ電位とＶＳＳ電位との間に接続さ
れ、上記第２のＣＭＯＳインバータ回路ＩＶ２の出力信
号を反転させる第３のＣＭＯＳインバータ回路、Ｐ３は
前記第１のＣＭＯＳインバータ回路ＩＶ１′の第１のＰ
チャネルトランジスタＰ１および第２のＰチャネルトラ
ンジスタＰ２の直列接続ノードａとＶｓｓ電位との間に
接続され、ゲートに前記第３のＣＭＯＳインバータ回路
ＩＶ３の出力が与えられる第３のＰチャネルトランジス
タ、Ｎ４は前記第２のＰチャネルトランジスタＰ２に並
列に接続され、ゲートがＶＣＣ電位に接続されると共に
基板・ソース相互が接続されたＮチャネルトランジスタ
、１１はＶｃｅ電位と前記第１のＣＭＯＳインバータ回
路ＩＶＩ’の出力端との間で、ゲートに前記第２のＣＭ
ＯＳインバータ回路ＩＶ２の出力が与えられるＰチャネ
ルトランジスタＰ５およびゲートがＶＣＣ電位に接続さ
れると共に基板・ソース相互が接続されたＮチャネルト
ランジスタＮ６が直列に接続された直列回路である。

第４図中の実線は、第３図のシュミットトリガ−回路の
シュミット特性の一例を示しており、比較のために、第
８図に示した従来のシュミットトリガ−回路のシュミッ
ト特性を点線で示している。なお、Ｖ　ＩＨｓ　ｖＩＬ
％　ＶＴ）ＩＮ　ｓ　ｖＴＨＰ　５ｖＨｓＶ　ＩＨＭＩ
Ｎ％　Ｖ　ＩＬ　ＭＡＸなどの記号は第２図中と同一の
意味を有する。

上記第２実施例のシュミットトリガ−回路によれば、第
１実施例と比べて入力ゲート回路の構成が異なるが、基
本的には第９図に示した従来のシュミットトリガ−回路
と同様に動作し、帰還回路として直列回路１１を使用し
ているので、前述したような第１実施例とほぼ同様の効
果が得られる。

なお、第３図中のＮチャネルトランジスタＮ４は、第２
のＰチャネルトランジスタＰ２の閾値電圧ＶＴＨＰのば
らつきを抑制するために付加されたものであるが、必要
がなければこれを省略してもよい。

第５図は、第３実施例に係るシュミットトリガ−回路を
示している。ここで、ＩＶＩ’はＶｃｅ電位とＶＳＳ電
位との間に第１のＰチャネルトランジスタＰ１および第
１のＮチャネルトランジスタＮ１および第２のＮチャネ
ルトランジスタＮ２が直列に接続され、それぞれのゲー
トに共通に入力信号が与えられる第１のＣＭＯＳインバ
ータ回路、ＩＶ２は同じ＜Ｖｃｅ電位とＶｓｓ電位との
間に接続され、上記第１のＣＭＯＳインバータ回路ＩＶ
Ｉ’の第１のＰチャネルトランジスタＰ１および第１の
ＮチャネルトランジスタＮ１の直列接続ノードＣの出力
信号を反転させる第２のＣＭＯＳインバータ回路、ＩＶ
３は同じ＜Ｖｃｅ電位とＶｓｓ電位との間に接続され、
上記第２のＣＭＯＳインバータ回路ＩＶ２の出力信号を
反転させる第３のＣＭＯＳインバータ回路、Ｎ３はＶｃ
ｃ電位と前記第１のＣＭＯＳインバータ回路ＩＶＩ’の
第１のＮチャネルトランジスタＮ１および第２のＮチャ
ネルトランジスタＮ２の直列接続ノードｂとの間に接続
され、ゲートに前記第３のＣＭＯＳインバータ回路ＩＶ
３の出力が与えられる第３のＮチャネルトランジスタ、
Ｐ４は前記第１のＮチャネルトランジスタＮ１に並列に
接続され、ゲートがＶｓｓ電位に接続されたＰチャネル
トランジスタ、１２は前記第１のＣＭＯＳインバータ回
路ＩＶＩ’の出力端とＶｓｓ電位との間で、ゲートがＶ
ｓｓ電位に接続されたＰチャネルトランジスタＰ６およ
びゲートに前記第２のＣＭＯＳインバータ回路ＩＶ２の
出力が与えられるＮチャネルトランジスタＮ５が直列に
接続された直列回路である。

第６図中の実線は、第５図のシュミットトリガ−回路の
シュミット特性の一例を示しており、比較のために、第
９図に示した従来のシュミットトリガ−回路のシュミッ
ト特性を点線で示している。なお、Ｖ　１８％　Ｖ　Ｉ
Ｌ、ＶＴＨＮ　ｓ　ＶＴＨＰ　％　Ｖ）ｌ、ｖＩＮ　Ｍ
ＩＮ％　Ｖ　ＩＬ　ＭＡＸなどの記号は第２図中と同一
の意味を有する。

上記第３実施例のシュミットトリガ−回路によれば、第
１実施例と比べて入力ゲート回路の構成が異なるが、基
本的には第９図に示した従来のシュミットトリガー回路
と同様に動作し、帰還回路として直列回路１２を使用し
ているので、前述したような第１実施例とほぼ同様の効
果が得られる。

なお、第５図中のＰチャネルトランジスタＰ４は、第１
のＮチャネルトランジスタＮ１の閾値電圧Ｖ　ＴＨＮの
ばらつきを抑制するために付加されたものであるが、必
要がなければこれを省略してもよい。

また、上記各実施例における第１のＣＭＯＳインバータ
回路ＩＶＩ、ＩＶＩ’　　　ＩＶ１’ｊ、：他のＭＯＳ
トランジスタを付加して入力信号を反転させる機能を有
する他の論理ゲート回路（例えばナンド回路とかノア回
路など）に変更してもよい。

なお、第７図に示すような構成のシュミットトリガ−回
路も考えられるが、低電源電圧時にヒステリシス電圧幅
が十分に得られず、シュミット特性が不十分であること
が判明した。

［発明の効果］ 上述したように本発明によれば、電源電圧５ｖ〜２ｖの
条件下で入力ノイズマージンの規格を守りつつ、電源電
圧５ｖの条件下でのヒステリシス電圧幅を従来回路より
も広く設定することが可能になるシュミットトリガ−回
路を実現することができる。

【図面の簡単な説明】

第１図は本発明のシュミットトリガ−回路の第１実施例
を示す回路図、第２図は第１図のシュミットトリガ−回
路のシュミット特性と従来回路の特性とを合わせて示す
図、第３図は本発明のシュミットトリガ−回路の第２実
施例を示す回路図、第４図は第３図のシュミットトリガ
−回路のシュミット特性と従来回路の特性とを合わせて
示す図、第５図は本発明のシュミットトリガ−回路の第
３実施例を示す回路図、第６図は第５図のシュミットト
リガ−回路のシュミット特性の一例を示す図、第７図は
この発明の途中で考えられたシュミットトリガ−回路を
示す回路図、第８図および第９図はそれぞれ従来のシュ
ミットトリガ−回路を示す回路図、第１０図は第９図の
シュミットトリガ−回路の動作を示す波形図である。 ＩＶＩ、ＩＶ１’　　　ＩＶＩ’・・・第１のＣＭＯＳ
インバータ回路、 ＩＶ２・・・第２のＣＭＯＳインバータ回路、ＩＶ３・
・・第３のＣＭＯＳインバータ回路、Ｐ１〜Ｐ６・・・
Ｐチャネルトランジスタ、Ｎ１〜Ｎ６・・・Ｎチャネル
トランジスタ、１１・・・第１の直列回路、１２・・・
第２の直列回路。 出願人代理人　弁理士　鈴江武彦 Ｖ↑ｈＮ 低 低 中 高 高 第 因 ｔｔｗ 低 低 中 高 高 第４図 ＶｔｈＮ 低 低 中 高 高 第 図

Claims (1)

1. 【特許請求の範囲】 （１）第１の電源電位と第２の電源電位との間に接続さ
   れ、入力信号を反転させる機能を有する第１の論理ゲー
   ト回路と、 同じく前記第１の電源電位と第２の電源電位との間に接
   続され、前記第１の論理ゲート回路の出力信号を反転さ
   せる第２の論理ゲート回路と、前記第１の電源電位と前
   記第１の論理ゲート回路の出力端との間で、ゲートに前
   記第２の論理ゲート回路の出力が与えられるＰチャネル
   トランジスタＰ５およびゲートが前記第１の電源電位に
   接続されると共に基板・ソース相互が接続されたＮチャ
   ネルトランジスタＮ６が直列に接続された第１の直列回
   路と、 前記第１の論理ゲート回路の出力端と前記第２の電源電
   位との間で、ゲートが前記第２の電源電位に接続された
   ＰチャネルトランジスタＰ６およびゲートに前記第２の
   論理ゲート回路の出力が与えられるＮチャネルトランジ
   スタＮ５が直列に接続された第２の直列回路 とを具備することを特徴とするシュミットトリガー回路
   。 （２）第１の電源電位と第２の電源電位との間に接続さ
   れ、入力信号を反転させる機能を有する第１の論理ゲー
   ト回路と、 同じく前記第１の電源電位と第２の電源電位との間に接
   続され、前記第１の論理ゲート回路の出力信号を反転さ
   せる第２の論理ゲート回路と、前記第１の電源電位と前
   記第１の論理ゲート回路の出力端との間で、ゲートに前
   記第２の論理ゲート回路の出力が与えられるＰチャネル
   トランジスタＰ５およびゲートが前記第１の電源電位に
   接続されると共に基板・ソース相互が接続されたＮチャ
   ネルトランジスタＮ６が直列に接続された直列回路 とを具備することを特徴とするシュミットトリガー回路
   。 （３）第１の電源電位と第２の電源電位との間に接続さ
   れ、入力信号を反転させる機能を有する第１の論理ゲー
   ト回路と、 同じく前記第１の電源電位と第２の電源電位との間に接
   続され、前記第１の論理ゲート回路の出力信号を反転さ
   せる第２の論理ゲート回路と、前記第１の論理ゲート回
   路の出力端と前記第２の電源電位との間で、ゲートが前
   記第２の電源電位に接続されたＰチャネルトランジスタ
   Ｐ６およびゲートに前記第２の論理ゲート回路の出力が
   与えられるＮチャネルトランジスタＮ５が直列に接続さ
   れた直列回路 とを具備することを特徴とするシュミットトリガー回路
   。 （４）第１の電源電位と第２の電源電位との間に直列に
   接続された第１のＰチャネルトランジスタおよび第２の
   Ｐチャネルトランジスタおよび第１のＮチャネルトラン
   ジスタを有し、それぞれのゲートに共通に入力信号が与
   えられ、入力信号を反転させる機能を有する第１の論理
   ゲート回路と、同じく前記第１の電源電位と第２の電源
   電位との間に接続され、前記第１の論理ゲート回路の第
   ２のＰチャネルトランジスタおよび第１のＮチャネルト
   ランジスタの直列接続ノードの出力信号を反転させる第
   ２の論理ゲート回路と、 同じく前記第１の電源電位と第２の電源電位との間に接
   続され、前記第２の論理ゲート回路の出力信号を反転さ
   せる第３の論理ゲート回路と、前記第１の論理ゲート回
   路の第１のＰチャネルトランジスタおよび第２のＰチャ
   ネルトランジスタの直列接続ノードと前記第２の電源電
   位との間に接続され、ゲートに前記第３の論理ゲート回
   路の出力が与えられる第３のＰチャネルトランジスタＰ
   ３と、 前記第１の電源電位と前記第１の論理ゲート回路の出力
   端との間で、ゲートに前記第２の論理ゲート回路の出力
   が与えられるＰチャネルトランジスタＰ５およびゲート
   が前記第１の電源電位に接続されると共に基板・ソース
   相互が接続されたＮチャネルトランジスタＮ６が直列に
   接続された直列回路 とを具備することを特徴とするシュミットトリガー回路
   。 （５）請求項４記載のシュミットトリガー回路において
   、さらに、前記第２のＰチャネルトランジスタＰ２に並
   列に接続され、ゲートが前記第１の電源電位に接続され
   ると共に基板・ソース相互が接続されたＮチャネルトラ
   ンジスタＮ４とを具備することを特徴とするシュミット
   トリガー回路。 （８）第１の電源電位と第２の電源電位との間に直列に
   接続された第１のＰチャネルトランジスタおよび第１の
   Ｎチャネルトランジスタおよび第２のＮチャネルトラン
   ジスタを有し、それぞれのゲートに共通に入力信号が与
   えられ、入力信号を反転させる機能を有する第１の論理
   ゲート回路と、同じく前記第１の電源電位と第２の電源
   電位との間に接続され、前記第１の論理ゲート回路の第
   １のＰチャネルトランジスタおよび第１のＮチャネルト
   ランジスタの直列接続ノードの出力信号を反転させる第
   ２の論理ゲート回路と、 同じく前記第１の電源電位と第２の電源電位との間に接
   続され、前記第２の論理ゲート回路の出力信号を反転さ
   せる第３の論理ゲート回路と、前記第１の電源電位と前
   記第１の論理ゲート回路の第１のＮチャネルトランジス
   タＮ１および第２のＮチャネルトランジスタＮ２の直列
   接続ノードとの間に接続され、ゲートに前記第３の論理
   ゲート回路の出力が与えられる第３のＮチャネルトラン
   ジスタＮ３と、 前記第１の論理ゲート回路の出力端と前記第２の電源電
   位との間で、ゲートが前記第２の電源電位に接続された
   ＰチャネルトランジスタＰ６およびゲートに前記第２の
   論理ゲート回路の出力が与えられるＮチャネルトランジ
   スタＮ５が直列に接続された直列回路 とを具備することを特徴とするシュミットトリガー回路
   。 （７）請求項６記載のシュミットトリガー回路において
   、さらに、前記第１のＮチャネルトランジスタＮ１に並
   列に接続され、ゲートが前記第２の電源電位に接続され
   たＰチャネルトランジスタＰ４とを具備することを特徴
   とするシュミットトリガー回路。