KR920005358B1 - 버퍼회로 - Google Patents

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Abstract

내용 없음.

Description

버퍼회로
제1도는 본 발명에 따른 버퍼회로의 일실시예를 나타낸 회로도.
제2도는 제1도에 도시된 회로의 동작을 나타낸 파형도.
제3도는 제1도에 도시된 회로의 전원전압 및 접지전압이 현저히 나쁜 조건에서의 동작을 나타낸 파형도.
제4도 및 제5도는 각각 종래의 버퍼회로를 나타낸 회로도.
제6도 및 제7도는 제4도의 회로 및 제5도의 회로에 각각 대응되는 동작을 나타낸 파형도이다.
* 도면의 주요부분에 대한 부호의 설명
1 : 제1CMOS전류미러회로 2 : 제2CMOS전류미러회로
P1∼P4 : P형 트랜지스터 N1∼N2 : N형 트랜지스터
VCC: 전원전압 VSS: 접지전압
Vref : 기준전압 Din : 입력데이터
Dout : 출력데이터
[산업상의 이용분야]
본 발명은 반도체집적회로의 입력버퍼단과 같은 곳에 사용되는 바퍼회로에 관한 것으로, 특히 상보적(相補的)인 2개의 CMOS전류미러회로(Current Mirror Circuit)를 이용한 상호보상형 버퍼회로에 관한 것이다.
[종래기술 및 그 문제점]
종래 CMOS반도체집적회로의 입력버퍼단과 같은 곳에 사용되는 버퍼회로로서는 제4도에 나타낸 바와 같은 CMOS전류 미러회로, 또는 제5도에 나타낸 바와 같은 CMOS전류미러회로가 이용되고 있다. 여기서 P1 및 P2는 입력용 P형 MOS트랜지스터이고 N3 및 N4는 전류미러접속된 부하용 N형 MOS트랜지스터, N1 및 N2는 입력용 N형 MOS트랜지스터, P3 및 P4는 전류미러접속된 부하용 P형 MOS트랜지스터, VCC는 제1전원 전압, VSS는 제2전원전압(접지전압), Vref는 기준전압, Din은 입력데이터, Dout은 출력데이터이다.
상기 각 CMOS전류미러회로는 예컨대 TTL(Transistor Tran-sistor Logic)레벨의 입력데이터(Din)에 대해서 정적(static)으로 반전된 MOS레벨의 출력데이터(Dout)가 나타나도록 동작하는 것으로, 제4도의 전류미러회로의 동작파형을 제6도에, 제5도의 전류미러회로의 동작파형을 제7도에 각각 나타냈다.
그러나 제4도의 전류미러회로는 전원전압(VCC)이 잡음과 같은 것에 의해 저하되면, 입력데이터(Din)가 로우레벨 "L"에서 하이레벨 "H"로 천이하는 경우에 출력데이터(Dout)가 "H"(VCC레벨)에서 "L"(VCC레벨)로 천이해가지만 이 천이속도가 현저하게 느려진다. 이는 VCC전압의 저하에 의해 P형 트랜지스터(P1)의 소오스측 전위가 낮아져서 그 컨덕턱스가 저하하고 이에따라 N형 트랜지스터(N4)의 게이트전위가 저하해서 그 컨덕턴스가 저하하여 출력데이터(Dout)의 전위를 접지전위(VSS)까지 낮추는 시간이 지연되기 때문이다.
또한 제5도의 전류미러회로는 접지전위(VSS)가 잡음과 같은 것에 의해 상승하거나 기준전위(Vref)가 설정치보다 저하되며, 입력데이터(Din)가 "H"에서 "L"로 천이하는 경우에 출력데이터(Dout)는 "L"(VSS레벨)에서 "H"(VCC레벨)로 천이해가지만 이 천이속도가 현저하게 느려진다. 이는 VSS전위의 상승 또는 Vref전위의 저하에 의해 N형 트랜지스터(N1)의 컨덕턴스가 저하하고, 이에따라 P형 트랜지스터(P4)의 게이트전위가 상승하며(최악의 경우에는 VCC전위로 된다) 그 컨덕턴스가 저하하여 출력데이터(Dout)의 전위 상승이 지연되기 때문이다.
이와 같이 출력데이터(Dout)의 상승 또는 하강이 지연되면 회로의 오동작이 생긴다거나 출력데이터(Dout)가 안정되게 얻어지지 않게 된다.
[발명의 목적]
이에 본 발명은 상기한 바와 같은 종래 CMOS커렌트미러형 버퍼회로에 있어서 전원전압(VCC)이라든지 접지전압(VSS), 기준전압(Vref)이 잡음과 같은 것에 의해 변동된 경우에 출력데이터(Dout)의 상승 또는 하강이 지연된다고 하는 문제점을 해결하기 위해 발명된 것으로, 출력데이터의 상승 또는 하강이 전원전압(VCC)이라든가 접지전압(VSS), 기준전위(Vref)의 변동에 의존하지 않고서 그속으로 이루어지도록 된 버퍼회로를 제공함에 그 목적이 있다.
[발명의 구성]
상기와 같은 목적을 달성하기 위한 본 발명의 버퍼회로는, 게이트에 기준전위가 입력되고 제1전원전압노드에 소오스가 접속된 입력용 제1P형 트랜지스터와 게이트에 입력데이터가 입력되고 상기 제1전원전압노드에 소오스가 접속된 입력용 제2P형 트랜지스터 및 이 한쌍의 p형 트랜지스터의 드레인과 제2전원전압노드간에 접속된 N형 전류미러부하를 갖춘 제1CMOS전류미러회로와, 게이트에 상기 기준전위가 입력되고 상기 제2전원전압노드에 소오스가 접속된 입력용 제1N형 트랜지스터와 게이트에 상기 입력데이터가 입력되고, 상기 제2전원전압노드에 소오스가 접속된 입력용 제2N형 트랜지스터 및 이 한쌍의 N형 트랜지스터의 드레인과 상기 제1전원전압노드간에 접속된 P형 전류미러부하를 갖춘 제2CMOS전류미러회로를 구비하고, 상기 제2P형 트랜지스터와 상기 제2N형 트랜지스터의 드레인끼리 접속되어서 그 접속점에서 출력데이터가 출력되도록 된 것을 특징으로 하고 있다.
[작용]
상기한 구성으로 된 본 발명에 의하면, 제1전원전압이 변동된 경우, 입력데이터가 제1레벨로부터 제2레벨로 반전변화할때 제1CMOS전류미러회로의 출력천이속도가 느려지더라도 제2CMOS전류미러회로의 출력천이속도가 빨라지므로 그 신호지연이 보상되어 출력데이터의 반전속도는 빠르게 된다. 또한 기준전위라든가 제2전원전압이 변동된 경우, 입력데이터가 제2레벨로부터 제1레벨로 반전변화할때에 제2CMOS전류미러회로의 출력천이속도가 지연되더라도 제1CMOS전류미러회로의 출력천이속도가 빨라지므로 그 신호지연이 보상되어 출력데이터의 반전속도는 빠르게 된다.
[실시예]
이하, 도면을 참조하여 본 발명의 일실시예를 상세히 설명한다. 제1도는 본 발명에 따라 예컨대 CMOS 반도체집적회로에 사용되는 입력버퍼회로를 나타낸 것으로, 제4도에 나타낸 회로와 같은 제1CMOS전류미러회로(1)와 제5도에 나타낸 회로와 같은 제2CMOS전류미러회로(2)로 이루어져 이 두회로(1, 2)의 각 데이터입력노드끼리 접속됨과 더불어 각 데이터 출력노드끼리 접속된 구성으로 되어 있다.
즉, 제1CMOS전류미러회로(1)는 게이트에 기준전위(Vref)가 입력되고 제1전원전압(VCC)노드에 소오스가 접속된 입력용 제1p형 트랜지스터(P1)와, 게이트에 입력데이터(Din)가 입력되고 상기 제1전원전압(VCC)노드에 소오스가 접속된 입력용 제2P형 트랜지스터(P2), 이 한쌍의 P형 트랜지스터(P1, P2)의 드레인과 제2전원전압(VSS)노드간에 접속된 N형 전류미러부하로 이루어져 있는데, 이 N형 전류미러부하는 드레인·소오스가 상호접속됨과 더불어 상기 제1P형 트랜지스터(P1)의 드레인에 접속된 N형 MOS트랜지스터(N3)와 이 트랜지스터(N3)에 전류미러접속된 N형 MOS트랜지스터(N4)로 이루어져 있다.
또한 제2CMOS전류미러회로(2)는 게이트에 상기 기준전압(Vref)이 입력되고 상기 제2전원전압(VSS)노드에 소오스가 접속된 입력용 제1N형 트랜지스터(N1)와 게이트에 상기 입력데이터가 입력되고 상기 제2전원전압(VSS)노드에 소오스가 접속된 입력용 제2N형 트랜지스터(N2), 이 한쌍의 N형 트랜지스터(N1, N2)의 드레인과 상기 제1전원전압(VCC)노드간에 접속된 P형 전류미러부하로 이루어져 있는데, 이 P형 전류미러부하는 드레인·게이트가 상호접속됨과 더불어 상기 제1N형 트랜지스터(N1)의 드레인에 접속된 P형 MOS트랜지스터(P3)와 이 트랜지스터(P3)에 전류미러접속된 P형 MOS트랜지스터(P4)로 이루어져 있다.
그리고 상기 제2P형 트랜지스터(P2)와 상기 제2N형 트랜지스터(N)의 드레인끼리 접속되어 출력데이터(Dout)가 출력되도록 되어 있다.
다음에 상기 입력버퍼회로에 있어서, VCC=5V, VSS=0V, Vref=1.6V의 경우에 대한 동작을 제2도를 참조해서 설명한다. TTL레벨의 입력데이터(Din)가 로우레벨 "L"에서 하이레벨 "H"로 천이하는 경우, 제1CMOS전류미러회로(1)에서는 트랜지스터(P2)의 컨덕턴스가 저하해 가서 결국은 트랜지스터(N4)의 컨덕턴스를 밑돌기 때문에 출력데이터(Dout)는 "H"(VCC레벨)에서 "L"(VSS)레벨로 천이해 간다. 이때 제2CMOS전류미러회로(2)에서는 트랜지스터(N2)의 컨덕턴스가 상승해가서 트랜지스터(P4)의 컨덕턴스를 상회하게 되어 출력데이터(Dout)가 "H"(VCC레벨)에서 "L"(VSS레벨)로 천이해 간다. 따라서 출력데이터(Dout)의 "H"(VCC레벨)에서 "L"(VSS레벨)로의 반전속도가 빠르다.
상기와는 반대로 입력데이터(Din)가 "H"에서 "L"로 천이하는 경우, 제1CMOS전류미러회로(1)에서는 트랜지스터(P2)의 컨덕턴스가 상승하고 결국은 트랜지스터(N4)의 컨덕턴스를 상회하여 출력데이터(Dout)는 "L"(VSS레벨)에서 "H"(VSS레벨)로 천이해 간다. 이때 제2CMOS전류미러회로(2)에서는 트랜지스터(N2)의 컨덕턴스가 하강하여 트랜지스터(P4)의 컨덕턴스를 밑돌게 되므로 출력데이터(Dout)는 "L"(VSS레벨)에서 "H"(VCC레벨)로 천이해 간다. 따라서 출력데이터(Dout)의 "L"(VSS레벨)에서 "H"(VSS레벨)에서 "H"(VCC레벨)로의 반전속도가 빠르다.
다음에 상기 입력버퍼회로에 있어서 VCC전압 및 VSS전압이 현저히 변동된 경우, 예컨대 VCC=3V, VSS=1V, Vref=1.6V와 같은 악조건의 경우에 대한 동작을 제3도를 참조하여 설명한다. TTL레벨의 입력데이터(Din)가 로우레벨 "L"에서 하이레벨 "H"로 천이할때, 제6도를 참조하여 전술한 바와 같이, 제1CMOS전류미러회로(1)의 출력데이터(Dout)가 "H"(VCC레벨)에서 "L"(VSS레벨)로 천이해가는 속도가 지연되더라는 속도는 빠르므로 신호지연이 보상되어 출력데이터의 반전속도가 빨라진다.
또한, TTL레벨의 입력데이터(Din)가 하이레벨 "H"에서 로우레벨 "L"로 천이할때, 제7도를 참조해서 전술한 바와 같이, 제2CMOS전류미러회로(2)의 출력데이터(Dout)가 "L"(VSS레벨)에서 "H"(VCC레벨)로 천이해가는 속도가 지연되더라도 이때 제1CMOS전류미러회로(1)의 출력데이터(Dout)가 "L"(VSS레벨)에서 "H"(VCC레벨)로 천이해가는 속도는 빠르므로 그 신호지연이 보상되어 출력데이터의 반전속도가 빨라진다.
[발명의 효과]
상술한 것처럼 본 발명의 버퍼회로에 의하면, 출력데이터의 상승 또는 하강이 전원전압(VCC)이라든가 접지전압(VSS)의 변동에 의존하지 않고서 고속으로 이루어지므로 회로의 오동작이 생기지 않게 되고 출력데이터가 안정되게 얻어지게 된다.

Claims (1)

  1. 게이트에 기준전위(Vref)가 입력되고 제1전원전압(VCC)노드에 소오스가 접속된 입력용 제1P용 트랜지스터(P1), 게이트에 입력데이터(Din)가 입력되고 상기 제1전원전압(VCC)노드에 소오스가 접속된 입력용 제2P형 트랜지스터(P2) 및 이 한쌍의 P형 트랜지스터(P1, P2)의 드레인과 제2전원전압(VSS)노드간에 접속된 N형 전류미러부하(N3, N4)를 갖춘 제1CMOS전류미러회로(1)와, 게이트에 상기 기준전위(Vref)가 입력되고 상기 제2전원전압(VSS)노드에 소오스가 접속된 입력용 제1N형 트랜지스터(N1)와 게이트에 상기 입력데이터(Din)가 입력되고 상기 제2전원전압(VSS)노드에 소오스가 접속된 입력용 제2N형 트랜지스터(N2) 및 이 한쌍의 N형 트랜지스터(N1, N2)의 드레인과 상기 제1전원전압노드가에 접속된 P형 전류미러부하(P3, P4)를 갖춘 제2CMOS전류미러회로(2)를 구비하고, 상기 제2P형 트랜지스터(P2)와 상기 제2N형 트랜지스터(N2)의 드레인끼리 접속되어 그 접속점으로부터 출력데이터(Dout)가 출력되도록 된 것을 특징으로 하는 버퍼회로.
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