JPS63132526A - 入力バツフア回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、半導体集積回路で使用される入力バッファ
回路に関する。

（従来の技術） 半導体集積回路は年々高集積化、高速化の道をたどって
いるが、これに伴ってチップ自体が発生する自己ノイズ
の問題も増加する一方である。

この自己ノイズは、チップ内部の配線におけるインダク
タンス成分等によって引き起こされるものであり、特に
高集積化が施されるダイナツクＲＡＭにおいては、この
自己ノイズよる電源線のレベル変動が大きい。

このようなダイナミックＲＡＭ等に使用されている入力
バッファ回路は、例えば第２図に示されているような構
成のもので、内部で発生させた基準電位Ｖ　ｒｅｆと入
力信号Ｖｌｎの電位とをフリップフロップ部１１で比較
および増幅して次段の回路へ出力するようになっている
。

上記フリップフロップ部１１は、Ｐチャンネル型トラン
ジスタＱｌ　、、Ｑ２とＮチャンネル型トランジスタＱ
３　、Ｑ４とを備えており、直列接続されたトランジス
タＱｌ　、Ｑ３の電流通路とトランジスタＱ２　、Ｑ４
の電流通路が電源ＶＣＣと、ラッチ信号ＬＴＣが供給さ
れる制御端子間に並列に接続されている。

トランジスタＱｌとＱ３の接続点Ｎｌには、トランジス
タＱ２およびＱ４のゲートがそれぞれ接続されると共に
、電源ｖｃｃと接地端子Ｖｓｓとの間に直列接続された
Ｐチャンネル型トランジスタＱ５とＮチャンネル型トラ
ンジスタＱ６との接続点も接続されている。トランジス
タＱ５のゲートは接地されており、トランジスタＱ６の
ゲートには上記入力信号Ｖｉｎが供給される。

一方、トランジスタＱ２とＱ４との接続点Ｎ２には、ト
ランジスタＱ１およびＱ３のゲートがそれぞれ接続され
ると共に、電源Ｖｃｃと接地端子ＶＳＳとの間に直列接
続されたＰチャンネル型トランジスタＱ７とＮチャンネ
ル型トランジスタＱ８との接続点も接続されている。ト
ランジスタ７のゲートは接地されており、トランジスタ
Ｑ８のゲートには、上記基準信号Ｖ　ｒｅｌ’が供給さ
れている。

すなわち、入力信号Ｖｌｎの電位が基準信号Ｖ　ｒｅｒ
の電位よりも大きい場合には、トランジスタＱ６のコン
ダクタンスがトランジスタＱ８のコンダクタンスよりも
大きくなるので、接続点Ｎ１の電位は接続点Ｎ２の電位
よりも低くなる。この結果、トランジスタＱ２のコンダ
クタンスがトランジスタＱ１よりも大きくなると共に、
トランジスタＱ３のコンダクタンスがトランジスタＱ４
よりも大きくなるので、接続点Ｎ２の電位は電源ｖｃｃ
のレベルすなわち“１”レベルに近付き、接続点Ｎｌの
電位はこの時のラッチ信号ＬＴＣのレベルすなわち°０
°レベルに近付く。

したがって、接続点Ｎ１を出力ノードとすれば“０°レ
ベルとなる反転出力信号子が得られ、接続点Ｎ２を出力
ノードとすれば“１ルベルとなる出力信号ａが得られる
。

また、入力信号Ｖｌｎの電位が基準信号Ｖ　ｒａｔ’の
電位よりも小さい場合には、トランジスタＱ６のコンダ
クタンスがトランジスタＱ８よりも小さくなるので、接
続点Ｎｌの電位は接続点Ｎ２の電位よりも高くなる。こ
の結果、トランジスタＱｌのコンダクタンスがトランジ
スタＱ２よりも大きくなると共に、トランジスタＱ４の
°コンダクタンスがトランジスタＱ３よりも大きくなる
ので、接続点Ｎｌの電位は電源Ｖｃｃのレベルすなわち
ａｌ”レベルに近付き、接続点Ｎ２の電位はこの時のラ
ッチ信号ＬＴＣのレベルすなわち“０”レベルに近付く
。

したがって、接続点Ｎｌを出力ノードとすれば“１“レ
ベルとなる反転出力信号ｉが得られ、接続点Ｎ２を出力
ノードとすれば“０”レベルとなる出力信号ａが得られ
る。

このように、第２図に示した人力バッファ回路は、入力
信号Ｖ１ｎの電位が基■信号Ｖ　ｒｏｒの電位に比べて
大きいか小さいかを比較判断して次段への出力を決定す
る形式のものであるので、自己ノイズによる接地電位Ｖ
ｓｓのレベル変動が発生してもその変動には直接影響さ
れずに出力信号を得ることができる。

しかしながら、この人力バッフ７回路にあっては、フリ
ップフロップ部１１に保持された出力ノードＮＩ　ＳＮ
２の電位をリセットするためにラッチ信号ＬＴＣをハイ
レベルにして出力ノードＮ１、Ｎ２を初期状態の電位に
プリチャージする必要があるため、常にクロックと同期
させてしか入力信号Ｖｉｎを入力できないと云う欠点が
ある。このため、スタティックＲＡＭ等の非同期なデバ
イスには使えないし、ダイナミックＲＡＭでも最近では
カラム方向を非同期に動作させるモード（スタティック
・カラムモード）が要求されており、この場合のカラム
アドレスバッファとしては使用することができない。

第３図はメタティクＲＡＭ等の非同期なデバイスに使用
されている入力バッファ回路を示すもので、これはＣＭ
ＯＳインバータ回路から構成されている。

すなわち、電源Ｖｃｃと接地端子Ｖｓｓとの間にはＰチ
ャンネル型トランジスタＱ９とＮチャンネル型トランジ
スタＱＩＯの電流通路が直列接続されており、これらの
トランジスタＱ９、ＱＩＯのゲートには入力信号Ｖｉｎ
が供給され、トランジスタＱ９とＱＩＯとの接続点から
出力信号ａを取出す構成になっている。

このような人力バッファ回路にあっては、プリチャージ
動作が必要ないのでクロックと同期させる必要はなくな
る。しかしながら、自己ノイズ等による電源Ｖｃｃまた
は接地電位Ｖｓｓの変動が発生した場合には、このイン
バータ回路のしきい値も変動してしまうため、自己ノイ
ズに直接その動作が影響されて誤動作を起す場合がある
。

（発明が解決しようとする問題点） この発明は上記のような点に鑑みなされたもので、従来
の入力バッファ回路ではプリチャージ動作が必要で非同
期に動作させることができなかった点、また非同期に動
作する入力バッファ回路では電源（Ｖ　ｃｃ、　Ｖ　ｓ
ｓ）のレベル変動が発生した際にそのしきい値も変動し
てしまい正常に動作させることが困難であった点を改汲
し、非同期に動作することができ、且つ電源のレベル変
動に強く動作の信頼性の高い入力バッファ回路を提供し
ようとするものである。

［発明の構成］ （問題点を解決するための手段） すなわち、この発明に係る入力バッファ回路にあっては
、しきい値が基準信号Ｖ　ｒｅｌ’のみによって決定さ
れるため電源の変動には強いがそのコンダクタンスが変
動してしまう差動増幅器と、電源の変動によりしきい値
が変動してしまうがそのコンダクタンスは変動されない
インバータ回路とを入力信号Ｖｌｎに対して並列に接続
して入力バッフ７回路を構成し、この差動増幅器とイン
バータ回路とを相補的に動作させるようにしたものであ
る。

（作用） 上記差動増幅器は、非同期に動作し、そのしきい値が基
準信号のみによって決定される構造のためブａセスのバ
ラツキや電源のレベル変動に強いと云う特徴がある。ま
た、差動増幅器のコンダクタンスが極めて小さくなるよ
うな大きな電源ノイズが発生した場合には、上記インバ
ータ回路が作用し、入力バッファ回路全体としての最低
限のコンダクタンスは確保される。したがって、電源の
レベル変動に強く、しかも安定した動作が得られるよう
になる。

（実施例） 以下、図面を参照してこの発明の詳細な説明する。第１
図はこの発明の一実施例に係る入力バッファ回路を示す
もので、この人カバツア回路にあっては、差動増幅器１
２とインバータ回路１３が相補的に動作する構造となっ
ている。

非同期に動作する差動増幅器１２は、Ｐチャンネル型Ｍ
ＯＳ）ランジスタＱｌｌＳＱ１２と、Ｎチャンネル型Ｍ
ＯＳトランジスタＱ１３、Ｑ１４とを備えており、トラ
ンジスタＱｌｌおよびＱ１２のソースは電源Ｖｃｅ（第
２の電位供給源）にそれぞれ接続され、これらのトラン
ジスタＱｌｌ、Ｑ１２のゲートは互いに接続されている
。またトランジスタＱｌｌのゲートはそのドレインに接
続されている。すなわち、トランジスタＱｌｌとＱ１２
から成るカレントミラー回路がこの差動増幅器Ｉ２の定
電流源として動作する。

上記トランジスタＱｌｌのドレインにはＮチャンネル型
ＭＯＳトランジスタＱ１３のドレインが接続され、この
トランジスタＱ１３のソースは接地すなわち第１の電位
供給源となる接地電源Ｖｓｓに接続されでいる。また、
上記トランジスタＱ１２のドレインには、Ｎチャンネル
型ＭＯＳ）ランジスタＱ１４のドレインが接続されてお
り、このトランジスタＱ１４のソースは接地されている
。すなわち、トランジスタ０１３、Ｑ１４は差動トラン
ジスタ対として動作するもので、トランジスタＱＬ３の
ゲートには内部で発生した基準信号Ｖ　ｒａ「が供給さ
れ、トランジスタＱ１４のゲートには外部からの入力信
号Ｖｉｎが供給される。この差動増幅器１２の出力は、
トランジスタＱ１２とトランジスタＱ１４との接続点を
出力ノードとして取出される。

上記インバータ回路１３は、電？ｆ１．Ｖｃｃと接地電
源ＶＳＳとの間にｔＦ５′／ｉＬ通路が直列接続された
Ｐチャンネル型ＭＯＳランジスタＱ１５とＮチャンネル
型ＭＯＳ）ランジスタＱ１Ｂとから構成されるＣＭＯＳ
インバータであり、これらのトランジスタＱ１５、Ｑｌ
［ｉのゲートにも入力信号Ｖｌｎが供給される。

このインバータ回路１３の出力ノードとなるトランジス
タＱ１５とＱＩＢとの接続点は、差動増幅器１２の出力
ノードに接続されている。したがって、この人力バッフ
ァ回路の出力信号ａは、差動増幅器１２からの出力とイ
ンバータ回路１３からの出力との和になっている。

すなわち、入力信号Ｖｌｎの電位が基準信号Ｖ　ｒｅｆ
’よりも小さい場合には、トランジスタＱ１３のコンダ
クタンスがトランジスタＱ１４よりも大きくなり、トラ
ンジスタＱｌｌおよびＱｌ３に流れる電流値と等しい電
流が電源Ｖｃｃから出力ノードＮＯＩに流れ込む。この
結果、出力ノードＮＯＩの電位は電源Ｖｃｃの値に近付
き“１“レベルとなる。自己ノイズにより接地電位の値
が大きくなっている場合には、トランジスタＱ１３のコ
ンダクタンスが減少するため、電源ＶＣＣから出力ノー
ドＮＯＩに流れる電流が減少して、この差動増幅器１２
の動作速度が著しく減少する。しかしながら、この時に
は、インバータ回路１３のトランジスタＱ１５がオン状
態となっているため、トランジスタＱ１５を介して電源
Ｖｃｃから出力へ電流が流れ込むので、差動増幅器１２
とインバータ回路１３とから成る入力バッファ回路全体
として見れば、最低限の動作速度は確保される。

また、入力信号Ｖｌｎの電位が基準信号Ｖ　ｒｅｌ’の
値よりも大きい場合には、トランジスタＱＬ４のコンダ
クタンスがトランジスタＱ１３のコンダクタンスよりも
大きくなり、出力ノードＮｏｔの電位は接地電源Ｖｓｓ
すなわち“０”レベルとなるが、接地電源ＶＳＳに正の
ノイズがのっている時には、出力ノードＮＯＩから引抜
かれる電流が減少する。しかしながら、この時には、イ
ンバータ回路１３のトランジスタＱ１Ｂがオン状態とな
っているため、このトランジスタＱｌｅ側へも電流が引
抜かれる。したかって、この場合にも最低限の動作速度
は確保される。

このように、インバータ回路１３は、ノイズ発生時にお
ける差動増幅器１２のコンダクタンス変動を補うための
ものであるので、その素子面積は比較的小さなもので良
い。もちろん、差動増幅器１２とインバータ回路１３と
の大きさの関係は、使用する内部回路の特性に合せて決
定すれば良い。

［発明の効果］ 以上のようにこの発明によれば、カレントミラー回路を
負荷とする差動増幅器とインバータ回路とが相補的に動
作することによって、非同期に動作し、且つ電源のレベ
ル変動に強く、シかもコンダクタンスの安定した入力バ
ッファ回路が得られる。

【図面の簡単な説明】

第１図はこの発明の一実施例に係る入力バッファ回路を
説明する回路構成図、第２図および第３図゛はそれぞれ
従来の人力バッファ回路を説明する回路構成図である。 １２・・・差動増幅器、１３・・・インバータ回路、Ｑ
　１１゜Ｑｌ２．　Ｑｌ５・・・Ｐチャンネル型ＭＯＳ
トランジスタ、Ｑｌ３．　　Ｑｌ４．　　Ｑｌ５・・・
Ｎチャンネ、ル型ＭＯＳ）ランジスタ。

Claims (2)

【特許請求の範囲】
1. （１）一端が第１の電位供給源に共通接続され、それぞ
   れのゲートに基準信号および入力信号が供給される第１
   および第２のトランジスタと、これらのトランジスタの
   他端と第２の電位 供給源間に設けられるカレントミラー回路と、上記入力
   信号が供給され、その出力端が上 記第１あるいは第２のトランジスタの他端側に接続され
   るインバータ回路とを具備し、 上記インバータ回路の出力端から上記入力 信号に対応した出力信号を得ることを特徴とする入力バ
   ッファ回路。
2. （２）上記インバータ回路はＣＭＯＳ構成である特許請
   求の範囲第１項記載の入力バッファ回路。