JPH0513360B2 - - Google Patents
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- JPH0513360B2 JPH0513360B2 JP59024577A JP2457784A JPH0513360B2 JP H0513360 B2 JPH0513360 B2 JP H0513360B2 JP 59024577 A JP59024577 A JP 59024577A JP 2457784 A JP2457784 A JP 2457784A JP H0513360 B2 JPH0513360 B2 JP H0513360B2
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- 238000003199 nucleic acid amplification method Methods 0.000 description 5
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、例えば半導体メモリにおけるセン
ス回路に関するもので、特にその動作速度の高速
化および動作の高安定化に係る。 〔発明の技術的背景とその問題点〕 従来、CMOS半導体メモリにおけるセンス回
路は、例えば第１図に示すように構成されてい
る。この回路は、いわゆるカレントミラー型セン
ス回路と呼ばれるもので、図において、Q1，Q2
は一対のＮチヤネル型差動入力MOSトランジス
タ、Q3，Q4はカレントミラー回路を構成するＰ
チヤネル型MOSトランジスタである。上記MOS
トランジスタQ1，Q2の一端は共通接続され、こ
の共通接続点と接地点GND間には、ゲートが電
源電圧Vccで導通設定されて定電流源として働く
Ｎチヤネル型のMOSトランジスタQ5が挿接され
る。また、上記MOSトランジスタQ1，Q2のゲー
トにはそれぞれビツト線，BL（あるいはデー
タ線，Ｄ）が接続され、他端にはそれぞれ上記
MOSトランジスタ、Q3，Q4を介して電源電圧
Vccが印加される端子１１1，１１2が接続され
る。さらに、上記MOSトランジスタ、Q3，Q4の
ゲートは共通接続され、この共通接続点には上記
MOSトランジスタQ1とQ3との接続点Ａが接続さ
れる。そして、ビツト線，BLの電位に基づい
てMOSトランジスタQ1，Q2が導通制御され、
MOSトランジスタQ2とQ4との接続点Ｂから差動
増幅出力D0を得る。 上記のような構成において、例えば、MOSト
ランジスタQ1に入力されるビツト線（あるい
はデータ線）の電位が一定で、ビツト線BL（あ
るいはデータ線Ｄ）の電位のみが変化する場合
は、MOSトランジスタQ2の相互コンダクタンス
gnの変化により出力信号D0を得、また、ビツト
線BLの電位が一定でビツト線の電位のみが変
化する場合は、MOSトランジスタQ1の相互コン
ダクタンスgnの変化により接続点Ａの電位が変
化し、この電位変化に基づいてMOSトランジス
タQ3，Q4から成るカレントミラー回路の供給電
流が変化することによりセンス出力を得ている。 しかし、このような構成ではセンス速度が遅い
欠点があり、特に、ビツト線，BLの電位レベ
ルが電源電圧Vccに近いレベルで変化する場合に
はこれが顕著となる。 このような欠点を除去してセンス動作の高速化
を図るため、本出願人による特願昭58−134149号
に、第２図に示すような、上記カレントミラー型
センス回路を２段縦続接続した回路が提案されて
いる。この回路は、MOSトランジスタQ1〜Q5か
ら成る一段目のセンスアンプSA1で差動増幅した
出力を、MOSトランジスタQ6〜Q10から成る二
段目のセンス回路SA2でさらに差動増幅するもの
で、一段目のセンスアンプSA1の出力が充分なハ
イ（“Ｈ”）レベルあるいはロー（“Ｌ”）レベルに
設定される以前の小さいレベル差の状態を二段目
のセンスアンプSA2で増幅することによる出力D0
を得る。これによつて、センスアンプが一段の場
合よりも高速で高感度なセンス動作を実現してい
る。 しかし、上記第２図に示すような構成では、非
選択時において、電源電圧Vccが印加される端子
１１1からMOSトランジスタQ3，Q1およびQ5を
介して接地点GND（あるいは端子１１2からMOS
トランジスタQ4，Q2およびQ5を介して接地点
GND）へ流れる直流貫通電流、および電源端子
１１4からMOSトランジスタQ10，Q7およびQ8を
介して接地点GND（あるいは端子１１3からMOS
トランジスタQ9，Q6およびQ8を介して接地点
GND）へ流れる直流貫通電流が存在する。この
ため、一段構成のものもより電力消費が大きくな
る欠点があつた。 〔発明の目的〕 この発明は上記のような事情に鑑みてなされた
もので、その目的とするところは、高速、高感度
でありながら低消費電力で安定な動作が得られる
すぐれたセンス回路を提供することである。 ［発明の概要］ すなわち、この発明においては、上記の目的を
達成するために、差動の関係にある第１、第２の
入力信号が提供されるカレントミラー型の第１の
センスアンプと、この第１のセンスアンプによる
差動増幅出力が供給される第２のセンスアンプと
を備え、上記第１のセンスアンプで上記第１、第
２の入力信号を差動増幅し、この差動増幅信号の
出力レベルが確定する前で且つ出力にレベル差が
生じた時点で、上記第２のセンスアンプを動作さ
せて差動増幅を行ない、この第２のセンスアンプ
から出力を得る二段構成のセンス回路において、
上記第１のセンスアンプの電源から接地点に至る
電流路に設けられ、この電流路を導通／遮断制御
することにより、上記第１のセンスアンプのイネ
ーブル状態とデイセーブル状態とを切り換える第
１のスイツチング手段と、上記第２のセンスアン
プの電源から接地点に至る電流路に設けられ、こ
の電流路を導通／遮断制御することにより、上記
第２のセンスアンプのイネーブル状態とテイセー
ブル状態とを切り換える第２のスイツチング手段
と、上記第１、第２のスイツチング手段の導通／
遮断制御を行ない、上記第１のスイツチング手段
を導通状態に設定して上記第１のセンスアツプを
イネーブル状態にした後、所定時間遅らせて上記
第２のスイツチング手段を導通状態に設定して上
記第２のセンスアンプをイネーブル状態に設定す
る制御手段とを具備し、上記第１のセンスアンプ
がデイセーブル状態の時、上記第１のスイツチ手
段で上記第１のセンスアンプの電源から接地点に
至る電流路を遮断し、上記第２のセンスアンプが
デイセーブル状態の時、上記第２のスイツチ手段
で上記第２のセンスアンプの電源から接地点に至
る電流路を遮断することにより、上記第１のセン
スアンプの差動出力端を上記第２のセンスアンプ
の差動入力端に直接的に接続した二段構成のセン
ス回路における直流貫通電流を防止するように構
成したことを特徴とする。 ［発明の実施例］ 以下、この発明の一実施例について図面を参照
にして説明する。第３図は基本構成を示してい
る。第１のセンスアンプSA1には、差動入力信号
IN1，IN2（例えばビツト線，BLの電位）が供
給され、その差動増幅出力OUT1，OUT2は第２
のセンスアンプSA2の差動入力端にそれぞれ供給
される。上記第１、第２のセンスアンプSA1，
SA2にはそれぞれ、制御回路１２から制御信号
SE1，SE2が供給されており、まず制御信号SE1
によりセンスアンプSA1がイネーブル状態とな
り、１段目の差動増幅出力OUT1，OUT2にレベ
ル差がついてから制御信号SE2によりセンスアン
プSA2をイネーブル状態とし、センスアンプSA2
から差動増幅出力D0を得る。 第４図は、上記第３図の回路の構成例を示して
いる。図において、前記第２図と同一構成部には
同じ符号を付し、第３図に対応する部分に同じ符
号を付してその説明は省略する。すなわち、前記
第２図におけるMOSトランジスタQ3とQ1との間
に、Ｎチヤネル型のMOSトランジスタQ11を挿接
するとともに、MOSトランジスタQ4，Q2との間
にＮチヤネル型のMOSトランジスタQ12を挿接
し、上記MOSトランジスタQ11，Q12のゲートを
共通接続し、制御回路１２から制御信号SE1を供
給して導通制御する。さらに、MOSトランジス
タQ9とQ6との間にＮチヤンネル型のMOSトラン
ジスタQ13を挿接するとともに、MOSトランジス
タQ10とQ7との間にＮチヤネル型のMOSトラン
ジスタQ14を挿接し、上記MOSトランジスタQ13，
Q14のゲートを共通接続し、制御回路１２から制
御信号SE2を供給して導通制御するようにして成
る。 次に、上記のような構成において、第５図のタ
イミングチヤートを参照しつつ動作を説明する。
まず、時刻t0において、ビツト線，BLの電位
が設定され、変化を開始（ここでは、ビツト線
BLが“Ｌ”レベルに低下するものとする）し、
ビツト線とBLとの電位に差がつき出した時刻
t1において、制御信号SE1が“Ｈ”レベルとなる。
これによつて、MOSトランジスタQ11，Q12がオ
ン状態となり、センスアンプSA1がイネーブル状
態となる。この時、制御信号SE2は“Ｌ”レベル
であるので、MOSトランジスタQ13，Q14はオフ
状態であり、センスアンプSA2はデイセーブル状
態である。センスアンプSA1の差動増幅出力，
msは、まず所定レベル低下し、その後の時刻t2
においてmsが“Ｈ”レベル、が“Ｌ”レベル
に変化を開始する。そして、上記センスアンプ
SE1の出力ms，のレベルに差が出て来た時刻
t3において、制御信号SE2が“Ｈ”レベルとなり、
MOSトランジスタQ13，Q14がオン状態となつて、
センスアンプSA2がイネーブル状態となる。従つ
て、センスアンプSA1による差動増幅出力ms，
msをセンスアンプSA2によつて増幅し、時刻t4に
おいて出力D0が“Ｌ”レベルとなる。なお、上
記実施例においては、制御信号SE1とSE2とをそ
れぞれ制御回路１２によつて発生するようにした
が、制御信号SE1を所定時間遅延した信号をSE2
として用いるようにしても良い。 ところで、センスアンプSA1とSA2とを時間的
にずらしてイネーブル状態とするのは、センスア
ンプSA1とSA2とを同時にイネーブル状態にする
と、一段目のセンスアンプSA1の出力が定まらな
いうちに２段目のセンスアンプSA2が作動してし
まい、出力D0が不安定となるためである。すな
わち、第６図のタイミングチヤートに示すよう
に、ビツト線，BLの電位に差がつき出し始め
た時刻t1において、MOSトランジスタQ1，Q2の
オンあるいはオフが定まらない状態となり、セン
スアンプSA1の出力ms，の電位がともに低下
する。これによつてMOSトランジスタQ6，Q7が
オフ状態となるため、差動増幅出力ms，が定
まるまでの時刻t1，t2間において、出力D0に
“Ｈ”レベルが出力される。この“Ｈ”レベルの
信号がノイズとして次段の回路に供給されるた
め、動作の不安定および信頼性の低下を招く。 第７図は、この発明の他の実施例を示すもの
で、テイセーブル時に出力がハイインピーダンス
となるセンス回路にこの発明を適用したものであ
る。図において、前記第４図と同一構成部には同
じ符号を付してその説明は省略する。すなわち、
前記第４図におけるMOSトランジスタQ6とQ13
との接続点Ｃと電源電圧Xccが供給される端子１
１5との間にＰチヤネル型のMOSトランジスタ
Q15と挿接し、このMOSトランジスタQ15のゲー
トに制御信号SE2を供給して導通制御する。ま
た、センスアンプSA2の出力ノードとしての
MOSトランジスタQ10とQ14との接続点に、入力
端と出力端どうしがそれぞれ接続されたインバー
タ１３1，１３2から成るラツチ回路１４を配設し
たものである。 上記のような構成において、センスアンプSE2
のイネーブル時には、MOSトランジスタQ15はオ
フ状態であるので、前記第４図の回路と同じよう
にセンス動作が行なわれる。一方、デイセーブル
時には、上記MOSトランジスタQ15がＧオン状態
となり、接続点Ｃが“Ｈ”レベルとなるため、
MOSトランジスタQ9，Q10がオフ状態となる。
従つて、出力端（MOSトランジスタQ10とQ14と
の接続点）はハイインピーダンス状態となる。な
お、ラツチ回路１４には前回の出力がラツチされ
ている。このような構成においても上記実施例と
同様な効果が得られるのはもちろんである。 第８図は、この発明の他の実施例を示すもの
で、上記各実施例においては、カレントミラー回
路を構成するMOSトランジスタと差動入力MOS
トランジスタとの間に、制御信号で導通制御され
るスイツチ素子としてのMOSトランジスタを設
けていたのに対し、前記第２図における電流源と
してのMOSトランジスタQ5，Q6をそれぞれ、制
御回路１２から出力される制御信号SE1，SE2で
導通するようにしたものである。図において、前
記第２図と同一構成部には同じ符号を付してその
説明は省略する。なお、ここでは、出力をハイイ
ンピーダンスに設定するためのMOSトランジス
タQ15とラツチ回路１４を設けているが、これら
はセンス回路に要求される特性に応じて設ければ
良い。 上記のような構成において、制御回路１２から
制御信号SE1（“Ｈ”レベル）がMOSトランジス
タQ5に供給されてこのMOSトランジスタQ5がオ
ン状態となると、センスアンプSA1がイネーブル
状態となりセンス動作が行なわれる。そして、こ
のセンスアンプSA1の出力ms，にレベル差が
生じた時点で、制御信号SE2（“Ｈ”レベル）を供
給するとMOSトランジスタQ5がオン状態とな
り、センスアンプSA2のセンス動作が開始され
る。 従つて、このような構成においても上記各実施
例と同様なセンス動作を行ない、同様な効果が得
られる。 第９図および第１０図はそれぞれ、さらにこの
発明の他の実施例を説明するためのもので、上記
各実施例においては負荷がカレントミラー型のも
のについて説明したが、負荷として制御信号SE
とSEの反転信号で導通制御されるＰチヤネル
型のMOSトランジスタQ16，Q17およびＮチヤネ
ル型のMOSトランジスタQ18，Q19を設けたもの
である。上記第９図の回路（センスアンプSA）
を、前記各実施例と同様に２段構成とし、それぞ
れ制御回路から制御信号を供給して、まず一段目
のセンスアンプをイネーブル状態にしてそのセン
ス出力ms，にレベル差が生じてから二段目の
センスアンプをイネーブル状態に設定して出力を
得る。 このような構成においても上記各実施例と同様
な動作を行なうのはもちろんである。 第１０図は、さらにこの発明の他の実施例を示
すもので、二段目のセンスアンプとしてラツチ型
センスアンプSALを設けたものである。すなわ
ち、例えば一段目のセンスアンプSA1をカレント
ミラー型で構成し、入力信号IN1，IN2の差動増
幅出力OUT1，OUT2を、二段目のラツチ型セン
スアンプSALに供給する。このラツチ型センスア
ンプSALは、Ｐチヤネル型のMOSトランジスタ
Q20とＮチヤネル型のMOSトランジスタQ21とか
ら成るCMOSインバータ１５と、Ｐチヤネル型
のMOSトランジスタQ22とＮチヤネル型のMOS
トランジスタQ23とから成るCMOSインバータ１
６の入力端と出力端どうしをそれぞれ接続する。
そして、上記MOSトランジスタQ20とQ22との共
通接続点をラツチ信号ΦLで制御されるチヤネル
型のMOSトランジスタQ24を介して電源電圧Vcc
が印加される端子１１6に接続し、上記MOSトラ
ンジスタQ21とQ23との接続点を、上記ラツチ信
号ΦLの反転信号Lで制御されるＮチヤネル型の
MOSトランジスタQ25を介して接地点GNDに接
続して成る。上記CMOSインバータ１６の入力
端とCMOSインバータ１５ の出力端との接続
点には、前記センスアンプSA1の一方の出力端が
接続されて差動増幅出力OUT1が供給され、上記
CMOSインバータ１５の入力端とCMOSインバ
ータ１６の出力端との接続点には、前記センスア
ンプSA1の他方の出力端が接続されて差動増幅出
力OUT2が供給される。また、上記CMOSインバ
ータ１５の入力端とCMOSインバータ１６の出
力端との接続点に、チツプイネーブル信号CEで
制御されるＮチヤネル型のMOSトランジスタQ26
と、チツプイネーブル信号で制御されるＰチ
ヤネル型のMOSトランジスタQ27とを並列接続し
て成るトランスミツシヨンゲート１７を介してラ
ツチ回路１４を接続し、このラツチ回路１４から
出力D0を得る。前記ラツチ信号ΦL，Lは、制御
回路１２から供給されるもので、まず、制御信号
SE1がセンスアンプSA1に供給されてこのセンス
アンプSA1の出力にレベル差が生じた状態で、ラ
ツチ信号ΦL，Lを供給して二段目のセンスアン
プSALのセンス動作を行なう。そして、そのセン
ス出力をトランスミツシヨンゲート１７を介して
ラツチ回路１４でラツチする。 このような構成においても基本的な動作は上述
した各実施例と同様であり、同じ効果が得られ
る。 〔発明の効果〕 以上説明したようにこの発明によれば、高速、
高感度でありながら低消費電力で安定な動作が得
られるすぐれたセンス回路を提供できる。
ス回路に関するもので、特にその動作速度の高速
化および動作の高安定化に係る。 〔発明の技術的背景とその問題点〕 従来、CMOS半導体メモリにおけるセンス回
路は、例えば第１図に示すように構成されてい
る。この回路は、いわゆるカレントミラー型セン
ス回路と呼ばれるもので、図において、Q1，Q2
は一対のＮチヤネル型差動入力MOSトランジス
タ、Q3，Q4はカレントミラー回路を構成するＰ
チヤネル型MOSトランジスタである。上記MOS
トランジスタQ1，Q2の一端は共通接続され、こ
の共通接続点と接地点GND間には、ゲートが電
源電圧Vccで導通設定されて定電流源として働く
Ｎチヤネル型のMOSトランジスタQ5が挿接され
る。また、上記MOSトランジスタQ1，Q2のゲー
トにはそれぞれビツト線，BL（あるいはデー
タ線，Ｄ）が接続され、他端にはそれぞれ上記
MOSトランジスタ、Q3，Q4を介して電源電圧
Vccが印加される端子１１1，１１2が接続され
る。さらに、上記MOSトランジスタ、Q3，Q4の
ゲートは共通接続され、この共通接続点には上記
MOSトランジスタQ1とQ3との接続点Ａが接続さ
れる。そして、ビツト線，BLの電位に基づい
てMOSトランジスタQ1，Q2が導通制御され、
MOSトランジスタQ2とQ4との接続点Ｂから差動
増幅出力D0を得る。 上記のような構成において、例えば、MOSト
ランジスタQ1に入力されるビツト線（あるい
はデータ線）の電位が一定で、ビツト線BL（あ
るいはデータ線Ｄ）の電位のみが変化する場合
は、MOSトランジスタQ2の相互コンダクタンス
gnの変化により出力信号D0を得、また、ビツト
線BLの電位が一定でビツト線の電位のみが変
化する場合は、MOSトランジスタQ1の相互コン
ダクタンスgnの変化により接続点Ａの電位が変
化し、この電位変化に基づいてMOSトランジス
タQ3，Q4から成るカレントミラー回路の供給電
流が変化することによりセンス出力を得ている。 しかし、このような構成ではセンス速度が遅い
欠点があり、特に、ビツト線，BLの電位レベ
ルが電源電圧Vccに近いレベルで変化する場合に
はこれが顕著となる。 このような欠点を除去してセンス動作の高速化
を図るため、本出願人による特願昭58−134149号
に、第２図に示すような、上記カレントミラー型
センス回路を２段縦続接続した回路が提案されて
いる。この回路は、MOSトランジスタQ1〜Q5か
ら成る一段目のセンスアンプSA1で差動増幅した
出力を、MOSトランジスタQ6〜Q10から成る二
段目のセンス回路SA2でさらに差動増幅するもの
で、一段目のセンスアンプSA1の出力が充分なハ
イ（“Ｈ”）レベルあるいはロー（“Ｌ”）レベルに
設定される以前の小さいレベル差の状態を二段目
のセンスアンプSA2で増幅することによる出力D0
を得る。これによつて、センスアンプが一段の場
合よりも高速で高感度なセンス動作を実現してい
る。 しかし、上記第２図に示すような構成では、非
選択時において、電源電圧Vccが印加される端子
１１1からMOSトランジスタQ3，Q1およびQ5を
介して接地点GND（あるいは端子１１2からMOS
トランジスタQ4，Q2およびQ5を介して接地点
GND）へ流れる直流貫通電流、および電源端子
１１4からMOSトランジスタQ10，Q7およびQ8を
介して接地点GND（あるいは端子１１3からMOS
トランジスタQ9，Q6およびQ8を介して接地点
GND）へ流れる直流貫通電流が存在する。この
ため、一段構成のものもより電力消費が大きくな
る欠点があつた。 〔発明の目的〕 この発明は上記のような事情に鑑みてなされた
もので、その目的とするところは、高速、高感度
でありながら低消費電力で安定な動作が得られる
すぐれたセンス回路を提供することである。 ［発明の概要］ すなわち、この発明においては、上記の目的を
達成するために、差動の関係にある第１、第２の
入力信号が提供されるカレントミラー型の第１の
センスアンプと、この第１のセンスアンプによる
差動増幅出力が供給される第２のセンスアンプと
を備え、上記第１のセンスアンプで上記第１、第
２の入力信号を差動増幅し、この差動増幅信号の
出力レベルが確定する前で且つ出力にレベル差が
生じた時点で、上記第２のセンスアンプを動作さ
せて差動増幅を行ない、この第２のセンスアンプ
から出力を得る二段構成のセンス回路において、
上記第１のセンスアンプの電源から接地点に至る
電流路に設けられ、この電流路を導通／遮断制御
することにより、上記第１のセンスアンプのイネ
ーブル状態とデイセーブル状態とを切り換える第
１のスイツチング手段と、上記第２のセンスアン
プの電源から接地点に至る電流路に設けられ、こ
の電流路を導通／遮断制御することにより、上記
第２のセンスアンプのイネーブル状態とテイセー
ブル状態とを切り換える第２のスイツチング手段
と、上記第１、第２のスイツチング手段の導通／
遮断制御を行ない、上記第１のスイツチング手段
を導通状態に設定して上記第１のセンスアツプを
イネーブル状態にした後、所定時間遅らせて上記
第２のスイツチング手段を導通状態に設定して上
記第２のセンスアンプをイネーブル状態に設定す
る制御手段とを具備し、上記第１のセンスアンプ
がデイセーブル状態の時、上記第１のスイツチ手
段で上記第１のセンスアンプの電源から接地点に
至る電流路を遮断し、上記第２のセンスアンプが
デイセーブル状態の時、上記第２のスイツチ手段
で上記第２のセンスアンプの電源から接地点に至
る電流路を遮断することにより、上記第１のセン
スアンプの差動出力端を上記第２のセンスアンプ
の差動入力端に直接的に接続した二段構成のセン
ス回路における直流貫通電流を防止するように構
成したことを特徴とする。 ［発明の実施例］ 以下、この発明の一実施例について図面を参照
にして説明する。第３図は基本構成を示してい
る。第１のセンスアンプSA1には、差動入力信号
IN1，IN2（例えばビツト線，BLの電位）が供
給され、その差動増幅出力OUT1，OUT2は第２
のセンスアンプSA2の差動入力端にそれぞれ供給
される。上記第１、第２のセンスアンプSA1，
SA2にはそれぞれ、制御回路１２から制御信号
SE1，SE2が供給されており、まず制御信号SE1
によりセンスアンプSA1がイネーブル状態とな
り、１段目の差動増幅出力OUT1，OUT2にレベ
ル差がついてから制御信号SE2によりセンスアン
プSA2をイネーブル状態とし、センスアンプSA2
から差動増幅出力D0を得る。 第４図は、上記第３図の回路の構成例を示して
いる。図において、前記第２図と同一構成部には
同じ符号を付し、第３図に対応する部分に同じ符
号を付してその説明は省略する。すなわち、前記
第２図におけるMOSトランジスタQ3とQ1との間
に、Ｎチヤネル型のMOSトランジスタQ11を挿接
するとともに、MOSトランジスタQ4，Q2との間
にＮチヤネル型のMOSトランジスタQ12を挿接
し、上記MOSトランジスタQ11，Q12のゲートを
共通接続し、制御回路１２から制御信号SE1を供
給して導通制御する。さらに、MOSトランジス
タQ9とQ6との間にＮチヤンネル型のMOSトラン
ジスタQ13を挿接するとともに、MOSトランジス
タQ10とQ7との間にＮチヤネル型のMOSトラン
ジスタQ14を挿接し、上記MOSトランジスタQ13，
Q14のゲートを共通接続し、制御回路１２から制
御信号SE2を供給して導通制御するようにして成
る。 次に、上記のような構成において、第５図のタ
イミングチヤートを参照しつつ動作を説明する。
まず、時刻t0において、ビツト線，BLの電位
が設定され、変化を開始（ここでは、ビツト線
BLが“Ｌ”レベルに低下するものとする）し、
ビツト線とBLとの電位に差がつき出した時刻
t1において、制御信号SE1が“Ｈ”レベルとなる。
これによつて、MOSトランジスタQ11，Q12がオ
ン状態となり、センスアンプSA1がイネーブル状
態となる。この時、制御信号SE2は“Ｌ”レベル
であるので、MOSトランジスタQ13，Q14はオフ
状態であり、センスアンプSA2はデイセーブル状
態である。センスアンプSA1の差動増幅出力，
msは、まず所定レベル低下し、その後の時刻t2
においてmsが“Ｈ”レベル、が“Ｌ”レベル
に変化を開始する。そして、上記センスアンプ
SE1の出力ms，のレベルに差が出て来た時刻
t3において、制御信号SE2が“Ｈ”レベルとなり、
MOSトランジスタQ13，Q14がオン状態となつて、
センスアンプSA2がイネーブル状態となる。従つ
て、センスアンプSA1による差動増幅出力ms，
msをセンスアンプSA2によつて増幅し、時刻t4に
おいて出力D0が“Ｌ”レベルとなる。なお、上
記実施例においては、制御信号SE1とSE2とをそ
れぞれ制御回路１２によつて発生するようにした
が、制御信号SE1を所定時間遅延した信号をSE2
として用いるようにしても良い。 ところで、センスアンプSA1とSA2とを時間的
にずらしてイネーブル状態とするのは、センスア
ンプSA1とSA2とを同時にイネーブル状態にする
と、一段目のセンスアンプSA1の出力が定まらな
いうちに２段目のセンスアンプSA2が作動してし
まい、出力D0が不安定となるためである。すな
わち、第６図のタイミングチヤートに示すよう
に、ビツト線，BLの電位に差がつき出し始め
た時刻t1において、MOSトランジスタQ1，Q2の
オンあるいはオフが定まらない状態となり、セン
スアンプSA1の出力ms，の電位がともに低下
する。これによつてMOSトランジスタQ6，Q7が
オフ状態となるため、差動増幅出力ms，が定
まるまでの時刻t1，t2間において、出力D0に
“Ｈ”レベルが出力される。この“Ｈ”レベルの
信号がノイズとして次段の回路に供給されるた
め、動作の不安定および信頼性の低下を招く。 第７図は、この発明の他の実施例を示すもの
で、テイセーブル時に出力がハイインピーダンス
となるセンス回路にこの発明を適用したものであ
る。図において、前記第４図と同一構成部には同
じ符号を付してその説明は省略する。すなわち、
前記第４図におけるMOSトランジスタQ6とQ13
との接続点Ｃと電源電圧Xccが供給される端子１
１5との間にＰチヤネル型のMOSトランジスタ
Q15と挿接し、このMOSトランジスタQ15のゲー
トに制御信号SE2を供給して導通制御する。ま
た、センスアンプSA2の出力ノードとしての
MOSトランジスタQ10とQ14との接続点に、入力
端と出力端どうしがそれぞれ接続されたインバー
タ１３1，１３2から成るラツチ回路１４を配設し
たものである。 上記のような構成において、センスアンプSE2
のイネーブル時には、MOSトランジスタQ15はオ
フ状態であるので、前記第４図の回路と同じよう
にセンス動作が行なわれる。一方、デイセーブル
時には、上記MOSトランジスタQ15がＧオン状態
となり、接続点Ｃが“Ｈ”レベルとなるため、
MOSトランジスタQ9，Q10がオフ状態となる。
従つて、出力端（MOSトランジスタQ10とQ14と
の接続点）はハイインピーダンス状態となる。な
お、ラツチ回路１４には前回の出力がラツチされ
ている。このような構成においても上記実施例と
同様な効果が得られるのはもちろんである。 第８図は、この発明の他の実施例を示すもの
で、上記各実施例においては、カレントミラー回
路を構成するMOSトランジスタと差動入力MOS
トランジスタとの間に、制御信号で導通制御され
るスイツチ素子としてのMOSトランジスタを設
けていたのに対し、前記第２図における電流源と
してのMOSトランジスタQ5，Q6をそれぞれ、制
御回路１２から出力される制御信号SE1，SE2で
導通するようにしたものである。図において、前
記第２図と同一構成部には同じ符号を付してその
説明は省略する。なお、ここでは、出力をハイイ
ンピーダンスに設定するためのMOSトランジス
タQ15とラツチ回路１４を設けているが、これら
はセンス回路に要求される特性に応じて設ければ
良い。 上記のような構成において、制御回路１２から
制御信号SE1（“Ｈ”レベル）がMOSトランジス
タQ5に供給されてこのMOSトランジスタQ5がオ
ン状態となると、センスアンプSA1がイネーブル
状態となりセンス動作が行なわれる。そして、こ
のセンスアンプSA1の出力ms，にレベル差が
生じた時点で、制御信号SE2（“Ｈ”レベル）を供
給するとMOSトランジスタQ5がオン状態とな
り、センスアンプSA2のセンス動作が開始され
る。 従つて、このような構成においても上記各実施
例と同様なセンス動作を行ない、同様な効果が得
られる。 第９図および第１０図はそれぞれ、さらにこの
発明の他の実施例を説明するためのもので、上記
各実施例においては負荷がカレントミラー型のも
のについて説明したが、負荷として制御信号SE
とSEの反転信号で導通制御されるＰチヤネル
型のMOSトランジスタQ16，Q17およびＮチヤネ
ル型のMOSトランジスタQ18，Q19を設けたもの
である。上記第９図の回路（センスアンプSA）
を、前記各実施例と同様に２段構成とし、それぞ
れ制御回路から制御信号を供給して、まず一段目
のセンスアンプをイネーブル状態にしてそのセン
ス出力ms，にレベル差が生じてから二段目の
センスアンプをイネーブル状態に設定して出力を
得る。 このような構成においても上記各実施例と同様
な動作を行なうのはもちろんである。 第１０図は、さらにこの発明の他の実施例を示
すもので、二段目のセンスアンプとしてラツチ型
センスアンプSALを設けたものである。すなわ
ち、例えば一段目のセンスアンプSA1をカレント
ミラー型で構成し、入力信号IN1，IN2の差動増
幅出力OUT1，OUT2を、二段目のラツチ型セン
スアンプSALに供給する。このラツチ型センスア
ンプSALは、Ｐチヤネル型のMOSトランジスタ
Q20とＮチヤネル型のMOSトランジスタQ21とか
ら成るCMOSインバータ１５と、Ｐチヤネル型
のMOSトランジスタQ22とＮチヤネル型のMOS
トランジスタQ23とから成るCMOSインバータ１
６の入力端と出力端どうしをそれぞれ接続する。
そして、上記MOSトランジスタQ20とQ22との共
通接続点をラツチ信号ΦLで制御されるチヤネル
型のMOSトランジスタQ24を介して電源電圧Vcc
が印加される端子１１6に接続し、上記MOSトラ
ンジスタQ21とQ23との接続点を、上記ラツチ信
号ΦLの反転信号Lで制御されるＮチヤネル型の
MOSトランジスタQ25を介して接地点GNDに接
続して成る。上記CMOSインバータ１６の入力
端とCMOSインバータ１５ の出力端との接続
点には、前記センスアンプSA1の一方の出力端が
接続されて差動増幅出力OUT1が供給され、上記
CMOSインバータ１５の入力端とCMOSインバ
ータ１６の出力端との接続点には、前記センスア
ンプSA1の他方の出力端が接続されて差動増幅出
力OUT2が供給される。また、上記CMOSインバ
ータ１５の入力端とCMOSインバータ１６の出
力端との接続点に、チツプイネーブル信号CEで
制御されるＮチヤネル型のMOSトランジスタQ26
と、チツプイネーブル信号で制御されるＰチ
ヤネル型のMOSトランジスタQ27とを並列接続し
て成るトランスミツシヨンゲート１７を介してラ
ツチ回路１４を接続し、このラツチ回路１４から
出力D0を得る。前記ラツチ信号ΦL，Lは、制御
回路１２から供給されるもので、まず、制御信号
SE1がセンスアンプSA1に供給されてこのセンス
アンプSA1の出力にレベル差が生じた状態で、ラ
ツチ信号ΦL，Lを供給して二段目のセンスアン
プSALのセンス動作を行なう。そして、そのセン
ス出力をトランスミツシヨンゲート１７を介して
ラツチ回路１４でラツチする。 このような構成においても基本的な動作は上述
した各実施例と同様であり、同じ効果が得られ
る。 〔発明の効果〕 以上説明したようにこの発明によれば、高速、
高感度でありながら低消費電力で安定な動作が得
られるすぐれたセンス回路を提供できる。
第１図および第２図はそれぞれ従来のセンス回
路を示す図、第３図はこの発明の一実施例に係る
センス回路を説明するためのブロツク図、第４図
は上記第３図の回路の構成例を示す図、第５図お
よび第６図はそれぞれ上記第３図の回路の動作を
説明するためのタイミングチヤート、第７図ない
し第１０図はそれぞれこの発明の他の実施例を説
明するための図である。 IN1，IN2……差動入力信号、SA1……第１の
センスアンプ、OUT1，OUT2……第１のセンス
アンプの差動増幅出力、SA2……第２のセンスア
ンプ、１２……制御回路（制御手段）、D0……出
力信号。
路を示す図、第３図はこの発明の一実施例に係る
センス回路を説明するためのブロツク図、第４図
は上記第３図の回路の構成例を示す図、第５図お
よび第６図はそれぞれ上記第３図の回路の動作を
説明するためのタイミングチヤート、第７図ない
し第１０図はそれぞれこの発明の他の実施例を説
明するための図である。 IN1，IN2……差動入力信号、SA1……第１の
センスアンプ、OUT1，OUT2……第１のセンス
アンプの差動増幅出力、SA2……第２のセンスア
ンプ、１２……制御回路（制御手段）、D0……出
力信号。
Claims (1)
- 【特許請求の範囲】 １ 差動の関係にある第１、第２の入力信号が供
給されるカレントミラー型の第１のセンスアンプ
と、この第１のセンスアンプによる差動増幅出力
が供給される第２のセンスアンプとを備え、上記
第１のセンスアンプで上記第１、第２の入力信号
を差動増幅し、この差動増幅信号の出力レベルが
確定する前で且つ出力にレベル差が生じた時点
で、上記第２のセンスアンプを動作させて差動増
幅を行ない、この第２のセンスアンプから出力を
得る二段構成のセンス回路において、 上記第１のセンスアンプの電源から接地点に至
る電流路に設けられ、この電流路を導通／遮断制
御することにより、上記第１のセンスアンプのイ
ネーブル状態とデイセーブル状態とを切り換える
第１のスイツチング手段と、上記第２のセンスア
ンプの電源から接地点に至る電流路に設けられ、
この電流路を導通／遮断制御することにより、上
記第２のセンスアンプのイネーブル状態とデイセ
ーブル状態とを切り換える第２のスイツチング手
段と、上記第１、第２のスイツチング手段の導
通／遮断制御を行ない、上記第１のスイツチング
手段を導通状態に設定して上記第１のセンスアン
プをイネーブル状態にした後、所定時間遅らせて
上記第２のスイツチング手段を導通状態に設定し
て上記第２のセンスアンプをイネーブル状態に設
定する制御手段とを具備し、 上記第１のセンスアンプがデイセーブル状態の
時、上記第１のスイツチ手段で上記第１のセンス
アンプの電源から接地点に至る電流路を遮断し、
上記第２のセンスアンプがデイセーブル状態の
時、上記第２のスイツチ手段で上記第２のセンス
アンプの電源から接地点に至る電流路を遮断する
ことにより、上記第１のセンスアンプの差動出力
端を上記第２のセンスアンプの差動入力端に直接
的に接続した二段構成のセンス回路における直流
貫通電流を防止するように構成したことを特徴と
するセンス回路。 ２ 前記第２のセンスアンプは、カレントミラー
型センスアンプであることを特徴とする特許請求
の範囲第１項記載のセンス回路。 ３ 前記第２のセンスアンプは、ラツチ型センス
アンプであることを特徴とする特許請求の範囲第
１項記載のセンス回路。 ４ 前記第２のセンスアンプは、デイセーブル時
に出力をハイインピーダンスに設定する手段と、
出力をラツチするラツチ手段とを有することを特
徴とする特許請求の範囲第１項ないし第３項のい
ずれか１つの項記載のセンス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59024577A JPS60170091A (ja) | 1984-02-13 | 1984-02-13 | センス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59024577A JPS60170091A (ja) | 1984-02-13 | 1984-02-13 | センス回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60170091A JPS60170091A (ja) | 1985-09-03 |
| JPH0513360B2 true JPH0513360B2 (ja) | 1993-02-22 |
Family
ID=12142019
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59024577A Granted JPS60170091A (ja) | 1984-02-13 | 1984-02-13 | センス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60170091A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5587952A (en) * | 1984-12-17 | 1996-12-24 | Hitachi, Ltd. | Dynamic random access memory including read preamplifiers activated before rewrite amplifiers |
| JPS62140292A (ja) * | 1985-12-13 | 1987-06-23 | Toshiba Corp | 半導体メモリ |
| US4845675A (en) * | 1988-01-22 | 1989-07-04 | Texas Instruments Incorporated | High-speed data latch with zero data hold time |
| ES2022698B3 (es) * | 1988-02-26 | 1991-12-01 | Ibm | Amplificador de sentido de doble fase para memorias de acceso aleatorias. |
| JPH0294096A (ja) * | 1988-09-29 | 1990-04-04 | Mitsubishi Electric Corp | 半導体記憶回路 |
| JPWO2009157489A1 (ja) * | 2008-06-25 | 2011-12-15 | 日本電気株式会社 | 半導体記憶装置のセンスアンプ回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59132489A (ja) * | 1983-01-19 | 1984-07-30 | Hitachi Ltd | 半導体記憶装置 |
-
1984
- 1984-02-13 JP JP59024577A patent/JPS60170091A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59132489A (ja) * | 1983-01-19 | 1984-07-30 | Hitachi Ltd | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60170091A (ja) | 1985-09-03 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |