JP2894821B2 - 出力バッファ回路 - Google Patents
出力バッファ回路Info
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、半導体集積回路に用いられる出力バッファ
回路に係り、特に半導体メモリ等において小振幅の差動
信号を大振幅レベルに変換して出力する出力バッファ回
路に関する。
回路に係り、特に半導体メモリ等において小振幅の差動
信号を大振幅レベルに変換して出力する出力バッファ回
路に関する。
（従来の技術） DRAM等の半導体メモリは、大容量化に伴うチップ面積
の増大により、メモリセルから読出した信号を出力ピン
に転送する間の配線遅延の影響が大きい問題になってい
る。この配線遅延の影響を軽減して高速のデータ転送を
行う方法として、従来のCMOSインバータを用いた大振幅
の信号転送系に代って、差動増幅回路を用いた小振幅の
差動信号系でデータ転送回路を構成することが提案され
ている。
の増大により、メモリセルから読出した信号を出力ピン
に転送する間の配線遅延の影響が大きい問題になってい
る。この配線遅延の影響を軽減して高速のデータ転送を
行う方法として、従来のCMOSインバータを用いた大振幅
の信号転送系に代って、差動増幅回路を用いた小振幅の
差動信号系でデータ転送回路を構成することが提案され
ている。
ところでMOSトランジスタを用いて構成されたメモリ
では、一般に入出力レベルとしてTTLとのコンパチビリ
ティを保証している。したがって上述のように小振幅の
差動信号系でデータ転送回路を構成した場合、出力のTT
L負荷を駆動するために出力バッファ部では小振幅差動
信号を大振幅信号に変換するレベル変換回路が必要にな
る。
では、一般に入出力レベルとしてTTLとのコンパチビリ
ティを保証している。したがって上述のように小振幅の
差動信号系でデータ転送回路を構成した場合、出力のTT
L負荷を駆動するために出力バッファ部では小振幅差動
信号を大振幅信号に変換するレベル変換回路が必要にな
る。
第９図はその様な従来の出力バッファ回路の例であ
る。微小信号RD,▲▼をカレントミラー型差動増幅
回路100で受けて、ここである程度の振幅まで増幅し、
その出力VGをCMOSインバータ101で増幅する。CMOSイン
バータ102,103は、電流駆動能力を高めるためのバッフ
ァ段である。カレントミラー型差動増幅回路100の出力V
GがCMOSインバータ100の回路しきい値を中心として振幅
するように各トランジスタの寸法等を調整することによ
って、この回路により電源電圧までフル振幅する出力信
号Doutが得られる。
る。微小信号RD,▲▼をカレントミラー型差動増幅
回路100で受けて、ここである程度の振幅まで増幅し、
その出力VGをCMOSインバータ101で増幅する。CMOSイン
バータ102,103は、電流駆動能力を高めるためのバッフ
ァ段である。カレントミラー型差動増幅回路100の出力V
GがCMOSインバータ100の回路しきい値を中心として振幅
するように各トランジスタの寸法等を調整することによ
って、この回路により電源電圧までフル振幅する出力信
号Doutが得られる。
しかしこの様な従来の出力バッファ回路には次のよう
な問題があった。前述のようにこの従来の回路では、カ
レントミラー型差動増幅回路100の出力振幅の中心をCMO
Sインバータ101の回路しきい値付近に設定することが必
要である。しかしながら、両者の回路構成は異なるた
め、トランジスタのしきい電圧や電源電位，温度等のパ
ラメータ変動があった場合、カレントミラー型差動増幅
回路100の出力振幅中心とCMOSインバータ101の回路しき
い値の間にずれが生じる。入出力信号系が完全に非同期
系であって、常に一方が“H"レベルで他方が“L"レベル
という差動信号が入力として与えられる場合は、それ程
問題はない。ところが通常のDRAMのように信号転送系を
同期系として、差動信号が到来する前の所定時間、入力
信号線をイコライズして同電位に保持する場合、その間
差動増幅回路100の出力は中間レベルとなる。この中間
レベルは丁度CMOSインバータ101の回路しきい値付近に
なるため、インバータの出力は不安定になる。またこの
状態ではCMOSインバータに貫通電流が流れるため、消費
電力が増大する。
な問題があった。前述のようにこの従来の回路では、カ
レントミラー型差動増幅回路100の出力振幅の中心をCMO
Sインバータ101の回路しきい値付近に設定することが必
要である。しかしながら、両者の回路構成は異なるた
め、トランジスタのしきい電圧や電源電位，温度等のパ
ラメータ変動があった場合、カレントミラー型差動増幅
回路100の出力振幅中心とCMOSインバータ101の回路しき
い値の間にずれが生じる。入出力信号系が完全に非同期
系であって、常に一方が“H"レベルで他方が“L"レベル
という差動信号が入力として与えられる場合は、それ程
問題はない。ところが通常のDRAMのように信号転送系を
同期系として、差動信号が到来する前の所定時間、入力
信号線をイコライズして同電位に保持する場合、その間
差動増幅回路100の出力は中間レベルとなる。この中間
レベルは丁度CMOSインバータ101の回路しきい値付近に
なるため、インバータの出力は不安定になる。またこの
状態ではCMOSインバータに貫通電流が流れるため、消費
電力が増大する。
（発明が解決しようとする課題） 以上のように従来の出力バッファ回路では、各種パラ
メータ変動に対して不安定であり、貫通電流も大きい、
といった問題があった。
メータ変動に対して不安定であり、貫通電流も大きい、
といった問題があった。
本発明はこの様な点に鑑みなされたもので、各種パラ
メータ変動に対して安定で貫通電流が少なく、高速に小
振幅信号をレベル変換して出力することを可能とした出
力バッファ回路を提供することを目的とする。
メータ変動に対して安定で貫通電流が少なく、高速に小
振幅信号をレベル変換して出力することを可能とした出
力バッファ回路を提供することを目的とする。
［発明の構成］ （課題を解決するための手段） 本発明に係る出力バッファ回路は、カレントミラー型
差動増幅回路と、その出力を受けるCMOS構成のレベル変
換回路を基本とする。カレントミラー型差動増幅回路
は、ソースが共通接続されてそれぞれのゲートを差動入
力端子とする一対の第１導電型ドライバMOSトランジス
タ、これらドライバMOSトランジスタのドレイン側に設
けられた第２導電型MOSトランジスタからなるカンレト
ミラー型負荷、および前記ドライバMOSトランジスタの
共通ソース側に設けられてゲートに一定のバイアスが与
えられた第１導電型の電流源MOSトランジスタにより構
成される。レベル変換回路は、CMOS構成ではあるがゲー
トは共通ではない。すなわち差動増幅回路の出力がゲー
トに入力される第２導電型のドライバMOSトランジスタ
と、差動増幅回路の電流源MOSトランジスタと同じゲー
トバイアスが与えられた第１導電型の負荷MOSトランジ
スタによりレベル変換回路が構成される。またこのレベ
ル変換回路は、ドライバMOSトランジスタと負荷MOSトラ
ンジスタの間の負荷MOSトランジスタ側に出力レベル反
転を検出して電極パスを遮断する第１導電型のスイッチ
ングMOSトランジスタが挿入されている。レベル変換回
路の出力にはこれにより駆動される出力MOSトランジス
タが設けられる。
差動増幅回路と、その出力を受けるCMOS構成のレベル変
換回路を基本とする。カレントミラー型差動増幅回路
は、ソースが共通接続されてそれぞれのゲートを差動入
力端子とする一対の第１導電型ドライバMOSトランジス
タ、これらドライバMOSトランジスタのドレイン側に設
けられた第２導電型MOSトランジスタからなるカンレト
ミラー型負荷、および前記ドライバMOSトランジスタの
共通ソース側に設けられてゲートに一定のバイアスが与
えられた第１導電型の電流源MOSトランジスタにより構
成される。レベル変換回路は、CMOS構成ではあるがゲー
トは共通ではない。すなわち差動増幅回路の出力がゲー
トに入力される第２導電型のドライバMOSトランジスタ
と、差動増幅回路の電流源MOSトランジスタと同じゲー
トバイアスが与えられた第１導電型の負荷MOSトランジ
スタによりレベル変換回路が構成される。またこのレベ
ル変換回路は、ドライバMOSトランジスタと負荷MOSトラ
ンジスタの間の負荷MOSトランジスタ側に出力レベル反
転を検出して電極パスを遮断する第１導電型のスイッチ
ングMOSトランジスタが挿入されている。レベル変換回
路の出力にはこれにより駆動される出力MOSトランジス
タが設けられる。
（作用） 本発明の出力バッファ回路では、CMOS構成のレベル変
換回路部は負荷側のMOSトランジスタがカレントミラー
型差動増幅回路の電流源MOSトランジスタと同じ一定の
ゲートバイアスが与えられて、一定の負荷電流が流れ得
る状態になっている。従って、カレントミラー型差動増
幅回路の出力が中間電位にあっても、レベル変換回路の
出力が不安定になることはない。またカレントミラー型
差動増幅回路が所定の出力を出し、レベル変換回路のド
ライバ側MOSトランジスタがオンすると、これを検知し
てスイッチングMOSトランジスタがオフ制御されて負荷
電流が遮断される。従って無用な貫通電流も流れない。
換回路部は負荷側のMOSトランジスタがカレントミラー
型差動増幅回路の電流源MOSトランジスタと同じ一定の
ゲートバイアスが与えられて、一定の負荷電流が流れ得
る状態になっている。従って、カレントミラー型差動増
幅回路の出力が中間電位にあっても、レベル変換回路の
出力が不安定になることはない。またカレントミラー型
差動増幅回路が所定の出力を出し、レベル変換回路のド
ライバ側MOSトランジスタがオンすると、これを検知し
てスイッチングMOSトランジスタがオフ制御されて負荷
電流が遮断される。従って無用な貫通電流も流れない。
（実施例） 以下、本発明の実施例を説明する。
第１図は一実施例の出力バッファの等価回路である。
図において、１は電源端子（Vcc）、２は接地端子（Vs
s）である。３は小振幅の差動信号RD,▲▼が入る入
力端子、４は“H"レベルがVcc,“L"レベルがVssまでフ
ル振幅する出力信号Doutが得られる出力端子である。入
力端子３は、二つのカレントミラー型CMOS差動増幅回路
10,11に入力されている。第１のカレントミラー型CMOS
差動増幅回路10は、ソースが共通接続されたPMOSドライ
バ・トランジスタQ2,Q3、これらドライバ・トランジス
タQ2,Q3の共通ソースと電源Vccの間に接続されたPMOS電
流源トランジスタQ1、およびドライバ・トランジスタQ
2,Q3のドレイン側に設けられたNMOSトランジスタQ4,Q5
からなるカレントミラー型負荷により構成されている。
PMOS電流源トランジスタQ1のゲート端子５には、このト
ランジスタQ1を５極管動作させて電流源とするため一定
のバイアス電圧VBPが与えられている。第２のカレント
ミラー型CMOS差動増幅回路11は、第１のカレントミラー
型CMOS差動増幅回路10とは相補的な構成である。すなわ
ち第２のカレントミラー型差動増幅回路11は、ソースが
共通接続されたNMOSドライバ・トランジスタQ7,Q8、そ
れらの共通ソースと接地Vss間に接続されたNMOS電流源
トランジスタQ6、およびドレイン側に設けられたPMOSト
ランジスタQ9,Q10からなるカレントミラー型負荷により
構成されている。NMOS電流源トランジスタQ6のゲート端
子６には、このトランジスタQ6を５極管動作させて電流
源とするため一定のバイアス電圧VBNが与えられてい
る。
図において、１は電源端子（Vcc）、２は接地端子（Vs
s）である。３は小振幅の差動信号RD,▲▼が入る入
力端子、４は“H"レベルがVcc,“L"レベルがVssまでフ
ル振幅する出力信号Doutが得られる出力端子である。入
力端子３は、二つのカレントミラー型CMOS差動増幅回路
10,11に入力されている。第１のカレントミラー型CMOS
差動増幅回路10は、ソースが共通接続されたPMOSドライ
バ・トランジスタQ2,Q3、これらドライバ・トランジス
タQ2,Q3の共通ソースと電源Vccの間に接続されたPMOS電
流源トランジスタQ1、およびドライバ・トランジスタQ
2,Q3のドレイン側に設けられたNMOSトランジスタQ4,Q5
からなるカレントミラー型負荷により構成されている。
PMOS電流源トランジスタQ1のゲート端子５には、このト
ランジスタQ1を５極管動作させて電流源とするため一定
のバイアス電圧VBPが与えられている。第２のカレント
ミラー型CMOS差動増幅回路11は、第１のカレントミラー
型CMOS差動増幅回路10とは相補的な構成である。すなわ
ち第２のカレントミラー型差動増幅回路11は、ソースが
共通接続されたNMOSドライバ・トランジスタQ7,Q8、そ
れらの共通ソースと接地Vss間に接続されたNMOS電流源
トランジスタQ6、およびドレイン側に設けられたPMOSト
ランジスタQ9,Q10からなるカレントミラー型負荷により
構成されている。NMOS電流源トランジスタQ6のゲート端
子６には、このトランジスタQ6を５極管動作させて電流
源とするため一定のバイアス電圧VBNが与えられてい
る。
これら第1,第２のカレントミラー型差動増幅回路10,1
1の出力ノードN1,N4にはそれぞれ、相補的に構成された
レベル変換回路12,13が接続されている。第１のレベル
変換回路12は、第１の差動増幅回路10の出力ノードN1に
ゲートが接続されたNMOSドライバ・トランジスタQ13、
第１の差動増幅回路10の電流源トランジスタQ1と同じゲ
ート・バイアスが与えられたPMOS負荷トランジスタQ1
1、これらの間に挿入されたPMOSスイッチング・トラン
ジスタQ12により構成されている。このPMOSスイッチン
グ・トランジスタQ12のゲートは、この第１のレベル変
換回路12の出力ノードN2すなわちNMOSドライバ・トラン
ジスタQ13のドレイン出力をインバータ14で反転した信
号により制御される。第２のレベル変換回路13は、第２
の差動増幅回路11の出力ノードN4にゲートが接続された
PMOSドライバ・トランジスタQ16、第２の差動増幅回路1
1の電流源トランジスタQ6と同じゲート・バイアスが与
えられたNMOS負荷トランジスタQ14、これらの間に挿入
されたNMOSスイッチング・トランジスタQ15により構成
されている。このNMOSスイッチング・トランジスタQ15
のゲートは、この第２のレベル変換回路13の出力ノード
N5すなわちPMOSドライバ・トランジスタQ16のドレイン
出力をインバータ15で反転した信号により制御される。
1の出力ノードN1,N4にはそれぞれ、相補的に構成された
レベル変換回路12,13が接続されている。第１のレベル
変換回路12は、第１の差動増幅回路10の出力ノードN1に
ゲートが接続されたNMOSドライバ・トランジスタQ13、
第１の差動増幅回路10の電流源トランジスタQ1と同じゲ
ート・バイアスが与えられたPMOS負荷トランジスタQ1
1、これらの間に挿入されたPMOSスイッチング・トラン
ジスタQ12により構成されている。このPMOSスイッチン
グ・トランジスタQ12のゲートは、この第１のレベル変
換回路12の出力ノードN2すなわちNMOSドライバ・トラン
ジスタQ13のドレイン出力をインバータ14で反転した信
号により制御される。第２のレベル変換回路13は、第２
の差動増幅回路11の出力ノードN4にゲートが接続された
PMOSドライバ・トランジスタQ16、第２の差動増幅回路1
1の電流源トランジスタQ6と同じゲート・バイアスが与
えられたNMOS負荷トランジスタQ14、これらの間に挿入
されたNMOSスイッチング・トランジスタQ15により構成
されている。このNMOSスイッチング・トランジスタQ15
のゲートは、この第２のレベル変換回路13の出力ノード
N5すなわちPMOSドライバ・トランジスタQ16のドレイン
出力をインバータ15で反転した信号により制御される。
ここで、第１の差動増幅回路10のPMOS電流トランジス
タQ1,NMOS負荷トランジスタQ5、第１のレベル変換回路1
2のPMOS負荷トランジスタQ11,NMOSドライバ・トランジ
スタQ13の寸法関係は、Q11の電流駆動能力I11とQ1の電
流駆動能力I1の比I11/I1が、Q13の電流駆動能力I13とQ5
の電流駆動能力I5の比I13/I5より大きくなるように、す
なわち、 I11/I1＞I13/I5 …（１） を満たすように設計されている。但しここで電流駆動能
力I1,I5,I11,I13は、それぞれ、トランジスタQ1,Q5,Q1
1,Q13の同じゲートバイアスでのドレイン電流で表して
いる。第２の差動増幅回路11のNMOS電流源トランジスタ
Q6,PMOS負荷トランジスタQ10、第２のレベル変換回路13
のNMOS負荷トランジスタQ14,PMOSドライバ・トランジス
タQ16の寸法関係についても同様に、Q14の電流駆動能力
I14とQ6の電流駆動能力I6の比I14/I6が、Q16の電流駆動
能力I16とQ10の電流駆動能力I10の比I16/I10より大きく
なるように、すなわち、 I14/I6＞I16/I10 …（２） を満たすように設計されている。
タQ1,NMOS負荷トランジスタQ5、第１のレベル変換回路1
2のPMOS負荷トランジスタQ11,NMOSドライバ・トランジ
スタQ13の寸法関係は、Q11の電流駆動能力I11とQ1の電
流駆動能力I1の比I11/I1が、Q13の電流駆動能力I13とQ5
の電流駆動能力I5の比I13/I5より大きくなるように、す
なわち、 I11/I1＞I13/I5 …（１） を満たすように設計されている。但しここで電流駆動能
力I1,I5,I11,I13は、それぞれ、トランジスタQ1,Q5,Q1
1,Q13の同じゲートバイアスでのドレイン電流で表して
いる。第２の差動増幅回路11のNMOS電流源トランジスタ
Q6,PMOS負荷トランジスタQ10、第２のレベル変換回路13
のNMOS負荷トランジスタQ14,PMOSドライバ・トランジス
タQ16の寸法関係についても同様に、Q14の電流駆動能力
I14とQ6の電流駆動能力I6の比I14/I6が、Q16の電流駆動
能力I16とQ10の電流駆動能力I10の比I16/I10より大きく
なるように、すなわち、 I14/I6＞I16/I10 …（２） を満たすように設計されている。
第1,第２のレベルへ変換回路12,13の出力ノードN2,N5
はそれぞれ、大容量負荷を駆動するための最終段のPMOS
出力トランジスタQ19,NMOSトランジスタQ20のゲートに
接続されている。これら出力トランジスタQ19,Q20のゲ
ートにはそれぞれ、リセット信号▲▼，φRにより
制御されるPMOSリセット・トランジスタQ17,NMOSリセッ
ト・トランジスタQ18が設けられている。これらのリセ
ット・トランジスタQ17,Q18は、レベル変換回路12,13で
スイッチング・トランジスタQ12,Q15により負荷電流が
遮断された後、これらスイッチング・トランジスタQ12,
Q15を元の導通状態に復帰させるために用いられるもの
である。
はそれぞれ、大容量負荷を駆動するための最終段のPMOS
出力トランジスタQ19,NMOSトランジスタQ20のゲートに
接続されている。これら出力トランジスタQ19,Q20のゲ
ートにはそれぞれ、リセット信号▲▼，φRにより
制御されるPMOSリセット・トランジスタQ17,NMOSリセッ
ト・トランジスタQ18が設けられている。これらのリセ
ット・トランジスタQ17,Q18は、レベル変換回路12,13で
スイッチング・トランジスタQ12,Q15により負荷電流が
遮断された後、これらスイッチング・トランジスタQ12,
Q15を元の導通状態に復帰させるために用いられるもの
である。
このように構成された出力バッファ回路の動作を、第
２図のタイミング図を参照して説明する。時刻t0におい
ては、差動入力信号RD,▲▼はまだ到来しておら
ず、入力端子３はイコライズ状態にある。そのレベルは
例えば、Vcc/2である。このとき第1,第２の差動増幅回
路10,11の出力ノードN1,N4は、それぞれの電流源トラン
ジスタQ1,Q6と、カレントミラー型負荷を構成するMOSト
ランジスタQ4,Q5,Q9,Q10の寸法で決まる中間電位にな
る。ここで、第１の差動増幅回路10のPMOS電流源トラン
ジスタQ1,NMOSドライバトランジスタQ5、第１のレベル
変換回路12のPMOS負荷トランジスタQ11,NMOSドライバ・
トランジスタQ13の寸法関係は、Q1,Q5,Q11,Q13の電流駆
動能力の比が前述のように（１）式を満たすように設定
されている。このため、第１の差動増幅回路10の出力が
中間電位のとき、第１のレベル変換回路12の出力ノード
N2は、Vccに近い“H"レベルに設定される。第２の差動
増幅回路11,第２のレベル変換回路13側も、トランジス
タQ6,Q14,Q10,Q16の寸法が（２）式を満たすように調整
されているため、第２の差動増幅回路11の出力が中間電
位のとき第２のレベル変換回路13の出力ノードN5はVss
に近い“L"レベルに設定される。この間、レベル変換回
路12,13内のスイッチング・トランジスタQ12,Q15は共に
導通状態である。またこの間、出力トランジスタQ19,Q2
0はゲート電圧がそれぞれのしきい値電圧以下であり、
したがって出力端子４は高インピーダンス状態に保持さ
れる。
２図のタイミング図を参照して説明する。時刻t0におい
ては、差動入力信号RD,▲▼はまだ到来しておら
ず、入力端子３はイコライズ状態にある。そのレベルは
例えば、Vcc/2である。このとき第1,第２の差動増幅回
路10,11の出力ノードN1,N4は、それぞれの電流源トラン
ジスタQ1,Q6と、カレントミラー型負荷を構成するMOSト
ランジスタQ4,Q5,Q9,Q10の寸法で決まる中間電位にな
る。ここで、第１の差動増幅回路10のPMOS電流源トラン
ジスタQ1,NMOSドライバトランジスタQ5、第１のレベル
変換回路12のPMOS負荷トランジスタQ11,NMOSドライバ・
トランジスタQ13の寸法関係は、Q1,Q5,Q11,Q13の電流駆
動能力の比が前述のように（１）式を満たすように設定
されている。このため、第１の差動増幅回路10の出力が
中間電位のとき、第１のレベル変換回路12の出力ノード
N2は、Vccに近い“H"レベルに設定される。第２の差動
増幅回路11,第２のレベル変換回路13側も、トランジス
タQ6,Q14,Q10,Q16の寸法が（２）式を満たすように調整
されているため、第２の差動増幅回路11の出力が中間電
位のとき第２のレベル変換回路13の出力ノードN5はVss
に近い“L"レベルに設定される。この間、レベル変換回
路12,13内のスイッチング・トランジスタQ12,Q15は共に
導通状態である。またこの間、出力トランジスタQ19,Q2
0はゲート電圧がそれぞれのしきい値電圧以下であり、
したがって出力端子４は高インピーダンス状態に保持さ
れる。
次に時刻t1で入力端子３に差動信号RD,▲▼が入
力されると（第２図の21）、信号RDが“H"レベルのと
き、第１の差動増幅回路10の出力ノードN1の電位が引き
上げられる（第２図の22）。これにより、第１のレベル
変換回路12の出力ノードN2の電位が引き下げられ（第２
図の23）、PMOS出力トランジスタQ19がオンすることに
より、出力端子４に“H"レベルの出力Doutが得られる
（第２図の27）。このとき、ノードN2のレベルがインバ
ータ14のしきい値電圧を下回ると、インバータ14の出力
ノードN3が“H"レベルになり、PMOSスイッチング・トラ
ンジスタQ12がオフになる。これにより第１のレベル変
換回路12の負荷トランジスタQ11が切り離され、これ以
降第１のレベル変換回路12で貫通電流は流れなくなる。
したがってドライバ・トランジスタQ13によってPMOS出
力トランジスタQ19のゲートは高速に放電される電位が
引き下げられる（第２図の24）。一方、第２の差動増幅
回路11の出力ノードN4は、同じ入力に対して“H"レベル
を出力し（第２図の25）、これにより第２のレベル変換
回路13のPMOSドライバ・トランジスタQ16を完全にオフ
にする。したがって第２のレベル変換回路13の出力ノー
ドN5は“L"レベルになり（第２図の26）、NMOS出力トラ
ンジスタQ20はオフ状態に保持される。そしてこの出力D
outの“H"レベル状態は、入力信号がイコライズ状態に
戻っても保持される（第２図の29）。そこでリセット信
号φRを立ち上げることにより（第２図の32）、強制的
にノード２の電位を引き上げ（第２図の30）、第１のレ
ベル変換回路12のスイッチング・トランジスタQ12を導
通状態に戻す。これにより、リセット信号を解除（第２
図の31）した後も、出力端子４の高インピーダンス状態
は保持される。
力されると（第２図の21）、信号RDが“H"レベルのと
き、第１の差動増幅回路10の出力ノードN1の電位が引き
上げられる（第２図の22）。これにより、第１のレベル
変換回路12の出力ノードN2の電位が引き下げられ（第２
図の23）、PMOS出力トランジスタQ19がオンすることに
より、出力端子４に“H"レベルの出力Doutが得られる
（第２図の27）。このとき、ノードN2のレベルがインバ
ータ14のしきい値電圧を下回ると、インバータ14の出力
ノードN3が“H"レベルになり、PMOSスイッチング・トラ
ンジスタQ12がオフになる。これにより第１のレベル変
換回路12の負荷トランジスタQ11が切り離され、これ以
降第１のレベル変換回路12で貫通電流は流れなくなる。
したがってドライバ・トランジスタQ13によってPMOS出
力トランジスタQ19のゲートは高速に放電される電位が
引き下げられる（第２図の24）。一方、第２の差動増幅
回路11の出力ノードN4は、同じ入力に対して“H"レベル
を出力し（第２図の25）、これにより第２のレベル変換
回路13のPMOSドライバ・トランジスタQ16を完全にオフ
にする。したがって第２のレベル変換回路13の出力ノー
ドN5は“L"レベルになり（第２図の26）、NMOS出力トラ
ンジスタQ20はオフ状態に保持される。そしてこの出力D
outの“H"レベル状態は、入力信号がイコライズ状態に
戻っても保持される（第２図の29）。そこでリセット信
号φRを立ち上げることにより（第２図の32）、強制的
にノード２の電位を引き上げ（第２図の30）、第１のレ
ベル変換回路12のスイッチング・トランジスタQ12を導
通状態に戻す。これにより、リセット信号を解除（第２
図の31）した後も、出力端子４の高インピーダンス状態
は保持される。
入力信号RDが“L"レベルになって出力端子４に“L"レ
ベルが出る場合にも、相補的な２系統の回路動作が逆に
なるだけで、同様に説明される。
ベルが出る場合にも、相補的な２系統の回路動作が逆に
なるだけで、同様に説明される。
以上のようにこの実施例の出力バッファ回路では、差
動増幅回路の入力がイコライズされた状態でも従来のよ
うに回路が不安定になることはない。またレベル変換回
路内に挿入されたスイッチング・トランジスタの働きで
貫通電流は効果的に抑制される。
動増幅回路の入力がイコライズされた状態でも従来のよ
うに回路が不安定になることはない。またレベル変換回
路内に挿入されたスイッチング・トランジスタの働きで
貫通電流は効果的に抑制される。
第３図は本発明の他の実施例の出力バッファ回路であ
る。第１図と対応する部分には第１図と同一符号を付し
て詳細な説明は省略する。この実施例では、第1,第２の
差動増幅回路10,11の出力リセットを速めるため、制御
信号φR，▲▼で制御される短絡用MOSトランジスタ
Q30,Q31が設けられている。また第1,第２のレベル変換
回路12,13には、それらの出力ノードN2,N5のレベルを保
持するためラッチ回路31,32が設けられている。これら
のラッチ回路31,32はたとえば、第４図に示すようなラ
ッチ信号φLにより制御されるクロックドCMOSインバー
タにより構成される。クロックドCMOSインバータは良く
知られているように、二つのPMOSトランジスタQ40,Q41
と二つのNMOSトランジスタQ42,Q43により構成される。
さらに出力トランジスタQ19,Q20のゲート部には、これ
らのスイッチングを制御する制御回路33,34が付加され
ている。一方の制御回路33は、PMOS出力トランジスタQ1
9のゲートと電源端子Vccの間に設けられて信号φEによ
り制御されるPMOSトランジスタQ32、ノードN2とPMOS出
力トランジスタQ19のゲートの間に並列に接続されてそ
れぞれ信号φE，▲▼により制御されるたNMOSトラ
ンジスタQ34とPMOSトランジスタQ35により構成されてい
る。また制御回路34は、NMOS出力トランジスタQ20のゲ
ートと接地端子Vssの間に設けられて信号▲▼によ
り制御されるNMOSトランジスタQ33、ノードN5とNMOS出
力トランジスタQ20のゲートの間に並列に接続されてそ
れぞれ信号φE，▲▼により制御されるたNMOSトラ
ンジスタQ36とPMOSトランジスタQ37により構成されてい
る。
る。第１図と対応する部分には第１図と同一符号を付し
て詳細な説明は省略する。この実施例では、第1,第２の
差動増幅回路10,11の出力リセットを速めるため、制御
信号φR，▲▼で制御される短絡用MOSトランジスタ
Q30,Q31が設けられている。また第1,第２のレベル変換
回路12,13には、それらの出力ノードN2,N5のレベルを保
持するためラッチ回路31,32が設けられている。これら
のラッチ回路31,32はたとえば、第４図に示すようなラ
ッチ信号φLにより制御されるクロックドCMOSインバー
タにより構成される。クロックドCMOSインバータは良く
知られているように、二つのPMOSトランジスタQ40,Q41
と二つのNMOSトランジスタQ42,Q43により構成される。
さらに出力トランジスタQ19,Q20のゲート部には、これ
らのスイッチングを制御する制御回路33,34が付加され
ている。一方の制御回路33は、PMOS出力トランジスタQ1
9のゲートと電源端子Vccの間に設けられて信号φEによ
り制御されるPMOSトランジスタQ32、ノードN2とPMOS出
力トランジスタQ19のゲートの間に並列に接続されてそ
れぞれ信号φE，▲▼により制御されるたNMOSトラ
ンジスタQ34とPMOSトランジスタQ35により構成されてい
る。また制御回路34は、NMOS出力トランジスタQ20のゲ
ートと接地端子Vssの間に設けられて信号▲▼によ
り制御されるNMOSトランジスタQ33、ノードN5とNMOS出
力トランジスタQ20のゲートの間に並列に接続されてそ
れぞれ信号φE，▲▼により制御されるたNMOSトラ
ンジスタQ36とPMOSトランジスタQ37により構成されてい
る。
この実施例の出力バッファ回路の基本的な入出力動作
は先の実施例と同様である。但し、短絡用トランジスタ
Q30,Q31は、ラッチ回路31,32および制御回路33,34の付
加によって、特性の改善が図られている。これを第５図
を参照して説明する。
は先の実施例と同様である。但し、短絡用トランジスタ
Q30,Q31は、ラッチ回路31,32および制御回路33,34の付
加によって、特性の改善が図られている。これを第５図
を参照して説明する。
第５図は、この実施例の出力バッファ回路における制
御信号φR，φL，φEと入出力信号RD,▲▼,Dout、
およびレベル変換回路12,13の出力ノードN2,N5の関係を
示している。制御信号φEはイネーブル信号であり、こ
れが“H"レベルのときに出力トランジスタQ19,Q20のゲ
ートはそれぞれ、制御回路33,34内の転送ゲートQ34,Q3
5,Q36,Q37を介してノードN2,N5に接続される。制御信号
φEが“L"レベルのときは、制御回路33,34内のトランジ
スタQ32,Q33がオンで、出力トランジスタQ19,Q20のゲー
トはそれぞれVcc,Vssに接続されて強制的にカットオフ
となり、出力端子は高インピーダンス状態になる。した
がって第５図に示すように、制御信号φEが入力信号到
来前に“H"レベルになった場合（51）、出力端子４に
は、入力信号RD,▲▼に応じた出力信号Doutが得ら
れる。信号入力よりも制御信号φEの立上がりが遅い場
合（52）は、レベル変換回路の出力ノードN2,N5に信号
が得られた後、制御信号φEが立ち上がることによって
初めて出力信号Doutが得られる。
御信号φR，φL，φEと入出力信号RD,▲▼,Dout、
およびレベル変換回路12,13の出力ノードN2,N5の関係を
示している。制御信号φEはイネーブル信号であり、こ
れが“H"レベルのときに出力トランジスタQ19,Q20のゲ
ートはそれぞれ、制御回路33,34内の転送ゲートQ34,Q3
5,Q36,Q37を介してノードN2,N5に接続される。制御信号
φEが“L"レベルのときは、制御回路33,34内のトランジ
スタQ32,Q33がオンで、出力トランジスタQ19,Q20のゲー
トはそれぞれVcc,Vssに接続されて強制的にカットオフ
となり、出力端子は高インピーダンス状態になる。した
がって第５図に示すように、制御信号φEが入力信号到
来前に“H"レベルになった場合（51）、出力端子４に
は、入力信号RD,▲▼に応じた出力信号Doutが得ら
れる。信号入力よりも制御信号φEの立上がりが遅い場
合（52）は、レベル変換回路の出力ノードN2,N5に信号
が得られた後、制御信号φEが立ち上がることによって
初めて出力信号Doutが得られる。
ラッチ信号φLは、入力信号RD,▲▼が入った後、
所定時間経過後に“H"レベルになり、次の新たな入力信
号が入るまでその“H"レベルが保持される。したがっ
て、入力信号RD,▲▼がイコライズされた後（54）
でも、再度イネーブル制御信号φEを立ち上げることに
より（53）、ラッチ回路31,32によりノードN2,N5に保持
されていたデータが出力される。またラッチ信号φLの
入力により、例えば入力信号RDが“H"レベルでノードN2
が“L"レベルになるとき、このノードN2は第１のレベル
変換回路12のドライバ・トランジスタQ13だけでなく、
ラッチ回路31内のトランジスタQ42,Q43によっても放電
される。したがって上述した入力信号イコライズ後の制
御信号φEの立ち上げに対して、PMOS出力トランジスタQ
19のゲート電位を高速に引き下げることができる。NMOS
出力トランジスタQ20のゲート電位引上げの場合も同様
に高速化される。
所定時間経過後に“H"レベルになり、次の新たな入力信
号が入るまでその“H"レベルが保持される。したがっ
て、入力信号RD,▲▼がイコライズされた後（54）
でも、再度イネーブル制御信号φEを立ち上げることに
より（53）、ラッチ回路31,32によりノードN2,N5に保持
されていたデータが出力される。またラッチ信号φLの
入力により、例えば入力信号RDが“H"レベルでノードN2
が“L"レベルになるとき、このノードN2は第１のレベル
変換回路12のドライバ・トランジスタQ13だけでなく、
ラッチ回路31内のトランジスタQ42,Q43によっても放電
される。したがって上述した入力信号イコライズ後の制
御信号φEの立ち上げに対して、PMOS出力トランジスタQ
19のゲート電位を高速に引き下げることができる。NMOS
出力トランジスタQ20のゲート電位引上げの場合も同様
に高速化される。
以上のような制御信号φEによる出力制御は、例えばD
RAMにおけるカラム・アドレス・ストローブ信号（▲
▼）に要求される一般的な制御機能を実現するため
に不可欠である。
RAMにおけるカラム・アドレス・ストローブ信号（▲
▼）に要求される一般的な制御機能を実現するため
に不可欠である。
またこの実施例では、第1,第２の差動増幅回路10,11
にそれぞれ付加した短絡用MOSトランジスタQ30,Q31によ
り、それらの出力ノードN2,N5のリセット時間を短縮す
ることができる。これにより、高速のデータ切替えが可
能になる。
にそれぞれ付加した短絡用MOSトランジスタQ30,Q31によ
り、それらの出力ノードN2,N5のリセット時間を短縮す
ることができる。これにより、高速のデータ切替えが可
能になる。
第１図および第３図の出力バッファ回路では、差動増
幅回路部およびレベル変換回路部に貫通電流が流れる
が、その消費電力が問題になる場合には、データ転送時
以外は貫通電流パスを断ち切るようにすればよい。
幅回路部およびレベル変換回路部に貫通電流が流れる
が、その消費電力が問題になる場合には、データ転送時
以外は貫通電流パスを断ち切るようにすればよい。
第６図はその様な実施例を示す。これは、第１図の回
路を基本としてこれに貫通電流パスを断ち切る回路要素
を付加した実施例につき、出力プルダウン側、すなわち
第２の差動増幅回路11側の構成を示している。図に示す
ように、差動増幅回路11のドライバ・トランジスタQ7,Q
8の共通ソースと電流源トランジスタQ6の間に、NMOSス
イッチング・トランジスタQ61が挿入されている。また
差動増幅回路11の出力ノードN4と電源端子間にPMOSスイ
ッチング・トランジスタQ60が設けられている。これら
のスイッチング・トランジスタQ60,Q61のゲートは、活
性化制御信号φSにより制御される。
路を基本としてこれに貫通電流パスを断ち切る回路要素
を付加した実施例につき、出力プルダウン側、すなわち
第２の差動増幅回路11側の構成を示している。図に示す
ように、差動増幅回路11のドライバ・トランジスタQ7,Q
8の共通ソースと電流源トランジスタQ6の間に、NMOSス
イッチング・トランジスタQ61が挿入されている。また
差動増幅回路11の出力ノードN4と電源端子間にPMOSスイ
ッチング・トランジスタQ60が設けられている。これら
のスイッチング・トランジスタQ60,Q61のゲートは、活
性化制御信号φSにより制御される。
活性化制御信号φSが“H"レベルのとき、差動増幅回
路11のスイッチング・トランジスタQ61はオン、差動増
幅回路11の出力ノードN4のスイッチング・トランジスタ
Q60はオフであり、先の実施例と同様にデータ転送が行
われる。データ転送時以外は活性化制御信号φSは“L"
レベルとされる。このとき、スイッチング・トランジス
タQ60はオフであるから、差動増幅回路11の貫通電流パ
スは遮断される。またこの時、スイッチング・トランジ
スタQ60がオンになって差動増幅回路11の出力ノードN4
は“H"レベルに保たれるため、レベル変換回路13のPMOS
ドライバ・トランジスタQ16がオフであり、レベル変換
回路13での貫通電流が流れなくなる。この時、レベル変
換回路13の出力ノードN5は“L"レベルに保たれる。
路11のスイッチング・トランジスタQ61はオン、差動増
幅回路11の出力ノードN4のスイッチング・トランジスタ
Q60はオフであり、先の実施例と同様にデータ転送が行
われる。データ転送時以外は活性化制御信号φSは“L"
レベルとされる。このとき、スイッチング・トランジス
タQ60はオフであるから、差動増幅回路11の貫通電流パ
スは遮断される。またこの時、スイッチング・トランジ
スタQ60がオンになって差動増幅回路11の出力ノードN4
は“H"レベルに保たれるため、レベル変換回路13のPMOS
ドライバ・トランジスタQ16がオフであり、レベル変換
回路13での貫通電流が流れなくなる。この時、レベル変
換回路13の出力ノードN5は“L"レベルに保たれる。
出力プルアップ側も、同様の回路要素を付加すること
によって、無用な貫通電流をなくすことができる。
によって、無用な貫通電流をなくすことができる。
以上においては、出力段のPMOSトランジスタQ19とNMO
SトランジスタQ20に対して、相補的な構成の差動増幅回
路とレベル変換回路を二系統設ける場合を説明したが、
本発明は、差動増幅回路とレベル変換回路が一系統のみ
の場合も有効である。
SトランジスタQ20に対して、相補的な構成の差動増幅回
路とレベル変換回路を二系統設ける場合を説明したが、
本発明は、差動増幅回路とレベル変換回路が一系統のみ
の場合も有効である。
第７図及び第８図はその様な実施例の出力バッファ回
路である。第７図の実施例は、第１図におけるプルダウ
ン側の差動増幅回路11とレベル変換回路13により、PMOS
出力トランジスタQ19およびNMOS出力トランジスタQ20を
制御するようにした実施例である。第８図の実施例は、
第１図におけるプルアップ側の差動増幅回路10とレベル
変換回路12により、PMOS出力トランジスタQ19およびNMO
S出力トランジスタQ20を制御するようにした実施例であ
る。
路である。第７図の実施例は、第１図におけるプルダウ
ン側の差動増幅回路11とレベル変換回路13により、PMOS
出力トランジスタQ19およびNMOS出力トランジスタQ20を
制御するようにした実施例である。第８図の実施例は、
第１図におけるプルアップ側の差動増幅回路10とレベル
変換回路12により、PMOS出力トランジスタQ19およびNMO
S出力トランジスタQ20を制御するようにした実施例であ
る。
これらの実施例の回路は、先の実施例と異なり、２ス
テート・バッファとなるが、基本的に先の実施例と同様
の効果が得られる。またこれらの実施例の回路は、差動
信号をフル振幅信号に変換するレベル変換回路としても
有用である。そしてフル振幅で動作させれば、後段のCM
OS回路での貫通電流を低減することができる。
テート・バッファとなるが、基本的に先の実施例と同様
の効果が得られる。またこれらの実施例の回路は、差動
信号をフル振幅信号に変換するレベル変換回路としても
有用である。そしてフル振幅で動作させれば、後段のCM
OS回路での貫通電流を低減することができる。
［発明の効果］ 以上述べたように本発明によれば、微小入力信号を扱
う差動増幅回路の出力の振幅中心に対して、レベル変換
回路部の回路しきい値が自動的に適切な値に設定され、
各種パラメータの変動に対して安定でしかも高速動作が
可能な出力バッファ回路が得られる。またレベル変換回
路部には負荷電流遮断用のスイッチング・トランジスタ
を挿入することによって、効果的に貫通電流の低減が図
られる。
う差動増幅回路の出力の振幅中心に対して、レベル変換
回路部の回路しきい値が自動的に適切な値に設定され、
各種パラメータの変動に対して安定でしかも高速動作が
可能な出力バッファ回路が得られる。またレベル変換回
路部には負荷電流遮断用のスイッチング・トランジスタ
を挿入することによって、効果的に貫通電流の低減が図
られる。
第１図は本発明の一実施例の出力バッファ回路を示す
図、 第２図はその動作を説明するためのタイミング図、 第３図は他の実施例の出力バッファ回路を示す図、 第４図は第３図に用いるラッチ回路の構成を示す図、 第５図は第３図の実施例の回路動作を説明するためのタ
イミング図、 第６図は他の実施例の出力バッファ回路の要部構成を示
す図、 第７図はさらに他の実施例の出力バッファ回路を示す
図、 第８図はさらに他の実施例の出力バッファ回路を示す
図、 第９図は従来の出力バッファ回路を示す図である。 １…電源端子（Vcc）、２…接地端子（Vss）、３…入力
端子、４…出力端子、5,6…制御ゲート端子、10…第１
のカレントミラー型差動増幅回路、11…第２のカレント
ミラー型差動増幅回路、12…第１のレベル変換回路、13
…第２のレベル変換回路、14,15…インバータ、Q19…NM
OS出力トランジスタ、Q20…PMOS出力トランジスタ、Q1
2,Q15…スイッチング・トランジスタ、Q17,Q18…リセッ
ト・トランジスタ、31,32…ラッチ回路、33,34…ゲート
制御回路。
図、 第２図はその動作を説明するためのタイミング図、 第３図は他の実施例の出力バッファ回路を示す図、 第４図は第３図に用いるラッチ回路の構成を示す図、 第５図は第３図の実施例の回路動作を説明するためのタ
イミング図、 第６図は他の実施例の出力バッファ回路の要部構成を示
す図、 第７図はさらに他の実施例の出力バッファ回路を示す
図、 第８図はさらに他の実施例の出力バッファ回路を示す
図、 第９図は従来の出力バッファ回路を示す図である。 １…電源端子（Vcc）、２…接地端子（Vss）、３…入力
端子、４…出力端子、5,6…制御ゲート端子、10…第１
のカレントミラー型差動増幅回路、11…第２のカレント
ミラー型差動増幅回路、12…第１のレベル変換回路、13
…第２のレベル変換回路、14,15…インバータ、Q19…NM
OS出力トランジスタ、Q20…PMOS出力トランジスタ、Q1
2,Q15…スイッチング・トランジスタ、Q17,Q18…リセッ
ト・トランジスタ、31,32…ラッチ回路、33,34…ゲート
制御回路。
Claims (4)
- 【請求項１】ソースが共通接続されてそれぞれのゲート
を差動入力端子とする一対の第１導電型ドライバMOSト
ランジスタ、これらドライバMOSトランジスタのドレイ
ン側に設けられた第２導電型MOSトランジスタからなる
カンレトミラー型負荷、および前記ドライバMOSトラン
ジスタの共通ソース側に設けられてゲートに一定のバイ
アスが与えられた第１導電型の電流源MOSトランジスタ
により構成されたカレントミラー型差動増幅回路と、 前記差動増幅回路の出力がゲートに入力された第２導電
型のドライバMOSトランジスタと前記電流源MOSトランジ
スタと同じゲートバイアスが与えられた第１導電型の負
荷MOSトランジスタを有し、これらドライバMOSトランジ
スタと負荷MOSトランジスタの間の負荷MOSトランジスタ
側に出力レベル反転を検出して電流パスを遮断する第１
導電型のスイッチングMOSトランジスタが挿入されたレ
ベル変換回路と、 前記レベル変換回路の出力により駆動される出力MOSト
ランジスタと、 を備えたことを特徴とする出力バッファ回路。 - 【請求項２】ソースが共通接続されてそれぞれのゲート
を差動入力端子とする一対のPMOSドライバ・トランジス
タ、これらPMOSドライバ・トランジスタのドレイン側に
設けられたNMOSトランジスタからなるカレントミラー型
負荷、および前記PMOSドライバ・トランジスタの共通ソ
ース側に設けられてゲートに一定のバイアスが与えられ
たPMOS電流源トランジスタにより構成された第１のカレ
ントミラー型差動増幅回路と、 ソースが共通接続されてそれぞれのゲートを差動入力端
子とする一対のNMOSドライバ・トランジスタ、これらNM
OSドライバ・トランジスタのドレイン側に設けられたPM
OSトランジスタからなるカレントミラー型負荷、および
前記NMOSドライバ・トランジスタの共通ソース側に設け
られてゲートに一定のバイアスが与えられたNMOS電流源
トランジスタにより構成された第２のカレントミラー型
差動増幅回路と、 前記第１のカレントミラー型差動増幅回路の出力がゲー
トに入力されたNMOSドライバ・トランジスタと前記PMOS
電流源トランジスタと同じゲートバイアスが与えられた
PMOS負荷トランジスタを有し、これらドライバ・トラン
ジスタと負荷トランジスタの間の負荷トランジスタ側に
出力レベル反転を検出して電流パスを遮断するPMOSスイ
ッチング・トランジスタが挿入された第１のレベル変換
回路と、 前記第２ののカレントミラー型差動増幅回路の出力がゲ
ートに入力されたPMOSドライバ・トランジスタと前記NM
OS電流源トランジスタと同じゲートバイアスが与えられ
たNMOS負荷トランジスタを有し、これらドライバ・トラ
ンジスタと負荷トランジスタの間の負荷トランジスタ側
に出力レベル反転を検出して電流パスを遮断するNMOSス
イッチング・トランジスタが挿入された第２のレベル変
換回路と、 前記第１のレベル変換回路の出力により駆動されるPMOS
出力トランジスタと、 前記第２のレベル変換回路の出力により駆動される、前
記PMOS出力トランジスタと直列接続されたNMOS出力トラ
ンジスタと、 を備えたことを特徴とする出力バッファ回路。 - 【請求項３】前記第１のレベル変換回路は、その出力が
前記第１のカレントミラー型差動増幅回路の入力信号対
の電位が等しいときに“H"レベルに設定されるように、
第１のカレントミラー型差動増幅回路のPMOS電流源トラ
ンジスタ,NMOS負荷トランジスタ、第１のレベル変換回
路のPMOS負荷トランジスタおよびNMOSドライバ・トラン
ジスタの寸法関係が設定され、 前記第２のレベル変換回路は、その出力が前記第２のカ
レントミラー型差動増幅回路の入力信号対の電位が等し
いときに“L"レベルに設定されるように、第２のカレン
トミラー型差動増幅回路のNMOS電流源トランジスタ,PMO
S負荷トランジスタ、第２のレベル変換回路のNMOS負荷
トランジスタおよびPMOSドライバ・トランジスタの寸法
関係が設定されていることを特徴とする請求項２記載の
出力バッファ回路。 - 【請求項４】前記PMOS出力トランジスタのゲートに、オ
フされた前記PMOSスイッチング・トランジスタを強制的
に導通させるためのPMOSリセット・トランジスタが設け
られ、前記NMOS出力トランジスタのゲートに、オフされ
た前記NMOSスイッチング・トランジスタを強制的に導通
させるためのNMOSリセット・トランジスタが設けられて
いることを特徴とする請求項２記載の出力バッファ回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2285784A JP2894821B2 (ja) | 1990-10-25 | 1990-10-25 | 出力バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2285784A JP2894821B2 (ja) | 1990-10-25 | 1990-10-25 | 出力バッファ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04160815A JPH04160815A (ja) | 1992-06-04 |
| JP2894821B2 true JP2894821B2 (ja) | 1999-05-24 |
Family
ID=17696026
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2285784A Expired - Fee Related JP2894821B2 (ja) | 1990-10-25 | 1990-10-25 | 出力バッファ回路 |
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|---|---|---|---|---|
| JP2864949B2 (ja) * | 1993-06-30 | 1999-03-08 | 日本電気株式会社 | レベル変換回路 |
| JP3662438B2 (ja) * | 1999-03-31 | 2005-06-22 | 株式会社ルネサステクノロジ | 半導体集積回路装置 |
| JP4514945B2 (ja) * | 2000-12-22 | 2010-07-28 | 富士通セミコンダクター株式会社 | 半導体装置 |
| JP2002298582A (ja) * | 2001-03-29 | 2002-10-11 | Oki Electric Ind Co Ltd | 半導体記憶装置 |
| JP2004274719A (ja) * | 2003-02-18 | 2004-09-30 | Fujitsu Hitachi Plasma Display Ltd | プリドライブ回路、容量性負荷駆動回路及びプラズマディスプレイ装置 |
| JP4731333B2 (ja) * | 2006-01-25 | 2011-07-20 | ルネサスエレクトロニクス株式会社 | レベルシフト回路 |
| JP4772885B2 (ja) * | 2009-03-17 | 2011-09-14 | 株式会社日立製作所 | 信号レベル変換回路および位相同期回路 |
-
1990
- 1990-10-25 JP JP2285784A patent/JP2894821B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH04160815A (ja) | 1992-06-04 |
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