JP3346044B2 - センスアンプ - Google Patents

センスアンプ

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JP3346044B2
JP3346044B2 JP21081694A JP21081694A JP3346044B2 JP 3346044 B2 JP3346044 B2 JP 3346044B2 JP 21081694 A JP21081694 A JP 21081694A JP 21081694 A JP21081694 A JP 21081694A JP 3346044 B2 JP3346044 B2 JP 3346044B2
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徹 古賀
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体メモリに使用さ
れるセンスアンプ、より詳しくは、対をなすデータ伝送
路に流れ込む電流の差を検出することにより、データ伝
送路が伝送するデータを検出する電流検出型のセンスア
ンプに関する。
【０００２】
【従来の技術】従来、半導体メモリ、たとえば、スタテ
ィック・ランダム・アクセス・メモリ（static random
access memory．以下、ＳＲＡＭという）として、図５
にその一部分を示すようなものが知られている。
【０００３】図５中、１はメモリセルが配列されてなる
メモリセルアレイ部であり、ＷＬ1はワード線、ＢＬ1、
／ＢＬ1はビット線である。
【０００４】また、２はメモリセルであり、ＶＣＣは電
源電圧、３、４は駆動用トランジスタをなすｎＭＯＳト
ランジスタ、５、６はｎＭＯＳトランジスタ３、４の負
荷をなす抵抗、７、８はワード線ＷＬ1を介してＯＮ
（導通）、ＯＦＦ（非導通）が制御されるデータ転送用
トランジスタをなすｎＭＯＳトランジスタである。
【０００５】また、９はコラム選択回路を構成するコラ
ムスイッチであり、ＣＬ1はコラム選択信号、１０、１
１はコラム選択信号ＣＬ1によりＯＮ、ＯＦＦが制御さ
れるｎＭＯＳトランジスタである。
【０００６】また、ＤＢ、／ＤＢは各コラムに共通に設
けられたデータバス、１２はデータバスＤＢ、／ＤＢに
流れ込む電流の差を検出することによりメモリセルから
読出したデータを検出する電流検出型のセンスアンプで
あり、ＳＯＵＴ、／ＳＯＵＴはセンスアンプ出力であ
る。
【０００７】また、１３はセンスアンプ出力ＳＯＵＴ、
／ＳＯＵＴに基づく出力データＤＯＵＴを外部に出力す
るためのデータ出力バッファ、１４は出力データＤＯＵ
Ｔが出力されるデータ出力端子である。
【０００８】ここに、センスアンプ１２は、従来、たと
えば、図６に示すように構成されていた。
【０００９】図６中、１６はデータバスＤＢに流れ込む
電流を検出する電流検出回路であり、１７は負荷素子を
なすｐＭＯＳトランジスタ、１８はノード１９の電圧Ｖ
19の電圧値により電流駆動能力を可変されるｐＭＯＳト
ランジスタ、２０はセンスアンプ活性化信号ＳＥを反転
してなる反転センスアンプ活性化信号／ＳＥによりＯ
Ｎ、ＯＦＦが制御されるｐＭＯＳトランジスタである。
【００１０】また、２１はデータバス／ＤＢに流れ込む
電流を検出する電流検出回路であり、２２は負荷素子を
なすｐＭＯＳトランジスタ、２３はノード２４の電圧Ｖ
24の電圧値により電流駆動能力を可変されるｐＭＯＳト
ランジスタ、２５は反転センスアンプ活性化信号／ＳＥ
によりＯＮ、ＯＦＦが制御されるｐＭＯＳトランジスタ
である。
【００１１】また、２６は差動増幅回路であり、２７は
ノード２４の電圧Ｖ24の電圧値により電流駆動能力を可
変されるｐＭＯＳトランジスタ、２８、２９はノード１
９の電圧Ｖ19の電圧値により電流駆動能力を可変される
ｐＭＯＳトランジスタ、３０はノード２４の電圧Ｖ24の
電圧値により電流駆動能力を可変されるｐＭＯＳトラン
ジスタである。
【００１２】また、３１、３２はカレントミラー回路を
なすｎＭＯＳトランジスタ、３３、３４もカレントミラ
ー回路をなすｎＭＯＳトランジスタ、３５〜３８はセン
スアンプ活性化信号ＳＥによりＯＮ、ＯＦＦが制御され
るｎＭＯＳトランジスタである。
【００１３】また、３９、４０はバッファ回路であり、
４１、４２はセンスアンプ活性化信号ＳＥによりＯＮ、
ＯＦＦが制御されるｐＭＯＳトランジスタである。
【００１４】また、４３〜４６はインバータであり、４
７〜５０はプルアップ素子をなすｐＭＯＳトランジス
タ、５１〜５４はプルダウン素子をなすｎＭＯＳトラン
ジスタである。
【００１５】このセンスアンプを非活性状態とする場合
には、図７に示すように、センスアンプ活性化信号ＳＥ
＝Ｌレベル、反転センスアンプ活性化信号／ＳＥ＝Ｈレ
ベルとする。
【００１６】この場合、電流検出回路１６、２１におい
ては、ｐＭＯＳトランジスタ２０、２５＝ＯＦＦ、差動
増幅回路２６においては、ｎＭＯＳトランジスタ３５〜
３８＝ＯＦＦ、バッファ回路３９、４０においては、ｐ
ＭＯＳトランジスタ４１、４２＝ＯＮとなる。
【００１７】したがって、この場合には、インバータ４
３の入力＝Ｈレベル、インバータ４３の出力＝Ｌレベ
ル、センスアンプ出力ＳＯＵＴ＝Ｈレベル、インバータ
４５の入力＝Ｈレベル、インバータ４５の出力＝Ｌレベ
ル、センスアンプ出力／ＳＯＵＴ＝Ｈレベルとされる。
【００１８】これに対して、このセンスアンプを活性状
態とする場合には、図８に示すように、センスアンプ活
性化信号ＳＥ＝Ｈレベル、反転センスアンプ活性化信号
／ＳＥ＝Ｌレベルとする。
【００１９】この場合、電流検出回路１６、２１におい
ては、ｐＭＯＳトランジスタ２０、２５＝ＯＮ、差動増
幅回路２６においては、ｎＭＯＳトランジスタ３５〜３
８＝ＯＮ、バッファ回路３９、４０においては、ｐＭＯ
Ｓトランジスタ４１、４２＝ＯＦＦとなる。
【００２０】ここに、例えば、図５に示すメモリセル２
においては、ノード５６のレベル＝Ｈレベル、ノード５
７のレベル＝Ｌレベルで、ｎＭＯＳトランジスタ３＝Ｏ
ＦＦ、ｎＭＯＳトランジスタ４＝ＯＮとされている場合
において、このメモリセル２が選択されたとする。
【００２１】この場合、図８に示すように、ｐＭＯＳト
ランジスタ２２からデータバス／ＤＢに電流ｉ/DBが流
れ込み、ｐＭＯＳトランジスタ１７からデータバスＤＢ
には電流は流れ込まない。
【００２２】この結果、電流検出回路１６、２１では、
ｐＭＯＳトランジスタ１８に流れる電流ｉ18＞ｐＭＯＳ
トランジスタ２３に流れる電流ｉ23となり、ノード２４
の電圧Ｖ24＞ノード１９の電圧Ｖ19となる。
【００２３】また、この結果、差動増幅回路２６では、
ｐＭＯＳトランジスタ２８に流れる電流ｉ28＞ｎＭＯＳ
トランジスタ３０に流れる電流ｉ30となり、ノード６０
のレベル＝Ｈレベル、ノード５９のレベル＝Ｌレベルと
なる。
【００２４】この結果、バッファ回路３９、４０におい
ては、インバータ４３の出力＝Ｌレベル、センスアンプ
出力ＳＯＵＴ＝Ｈレベル、インバータ４５の出力＝Ｌレ
ベル、センスアンプ出力／ＳＯＵＴ＝Ｌレベルとなり、
メモリセル２のノード５６、５７のレベルに対応したレ
ベルのセンスアンプ出力ＳＯＵＴ、／ＳＯＵＴが出力さ
れる。
【００２５】
【発明が解決しようとする課題】この場合、ノード１９
の電圧Ｖ 19 は、ｐＭＯＳトランジスタ２２、２３、２５
の電流比により決定され、ｐＭＯＳトランジスタ２５の
オン抵抗値をＲ２５とすると、Ｖ 19 ＝ｉ 23 ×Ｒ２５とな
る。したがって、ｐＭＯＳトランジスタ２３に流れる電
流ｉ23が極端に小さくなり、ノード１９の電圧Ｖ 19 が極
端に下がると、即ち、ｐＭＯＳトランジスタ２５のソー
ス電圧が極端に下がると、ｐＭＯＳトランジスタ２５の
ゲート・ソース間電圧Ｖ GS が取れなくなり、ｐＭＯＳト
ランジスタ２５がオフ状態となり、このため、ｐＭＯＳ
トランジスタ２５のソース電圧が降下の途中で上昇し、
差動増幅回路２６が誤動作を起こしてしまう場合がある
という問題点があった。
【００２６】また、ｐＭＯＳトランジスタ１７からデー
タバスＤＢに電流ｉDBが流れ込み、ｐＭＯＳトランジス
タ２２からデータバス／ＤＢに電流ｉ/DBが流れ込まな
い場合には、ノード２４の電圧Ｖ 24 は、ｐＭＯＳトラン
ジスタ１７、１８、２０の電流比により決定され、ｐＭ
ＯＳトランジスタ２０のオン抵抗値をＲ２０とすると、
Ｖ 24 ＝ｉ 18 ×Ｒ２０となる。したがって、ｐＭＯＳトラ
ンジスタ１８に流れる電流ｉ18が極端に小さくなり、ノ
ード２４の電圧Ｖ 24 が極端に下がると、即ち、ｐＭＯＳ
トランジスタ２０のソース電圧が極端に下がると、ｐＭ
ＯＳトランジスタ２０のゲート・ソース間電圧Ｖ GS が取
れなくなり、ｐＭＯＳトランジスタ２０がオフ状態とな
り、このため、ｐＭＯＳトランジスタ２０のソース電圧
が降下の途中で上昇し、この場合にも、差動増幅回路２
６が誤動作を起こしてしまう場合があるという問題点が
あった。
【００２７】本発明は、かかる点に鑑み、対をなすデー
タ伝送路の一方及び他方のデータ伝送路に流れ込む電流
のそれぞれを検出する第１及び第２の電流検出回路と、
これら第１及び第２の電流検出回路が検出した電流に基
づいて、データ伝送路が伝送するデータを検出する差動
増幅回路とを備えてなるセンスアンプであって、第１又
は第２の電流検出回路に流れる電流が小さくなることに
よる差動増幅回路の誤動作の発生を防止し、安定した動
作を確保することができるようにしたセンスアンプを提
供することを目的とする。
【００２８】
【課題を解決するための手段】図１は本発明の原理説明
図であり、本発明によるセンスアンプは、電流検出回路
６２、６３と、差動増幅回路６４と、電流補償回路６
５、６６とを含めて構成されるものである。
【００２９】また、６７、６８は対をなすデータ伝送路
であり、これらデータ伝送路６７、６８においては、デ
ータ伝送時、これらデータ伝送路６７、６８に電流差を
発生させることによりデータの伝送が行われる。
【００３０】ここに、電流検出回路６２は、負荷素子６
９と、電界効果トランジスタ、例えば、ｐチャネル絶縁
ゲート型電界効果トランジスタ７０、７１とを設けて構
成されており、負荷素子６９からデータ伝送路６７に流
れ込む電流を検出することができるようにされている。
【００３１】即ち、負荷素子６９は、一端６９Ａを電源
線７２に接続され、他端６９Ｂをデータ伝送路６７に接
続されており、ｐチャネル絶縁ゲート型電界効果トラン
ジスタ７０は、第１の被制御電極であるソース７０Ａを
負荷素子６９の他端６９Ｂに接続されている。
【００３２】また、ｐチャネル絶縁ゲート型電界効果ト
ランジスタ７１は、第１の被制御電極であるソース７１
Ａをｐチャネル絶縁ゲート型電界効果トランジスタ７０
の第２の被制御電極であるドレイン７０Ｂに接続され、
他方の被制御電極であるドレイン７１Ｂを接地され、所
定の制御信号ＣＬにより導通、非導通が制御されるよう
に構成されている。
【００３３】また、電流検出回路６３は、負荷素子７３
と、電界効果トランジスタ、例えば、ｐチャネル絶縁ゲ
ート型電界効果トランジスタ７４、７５とを設けて構成
されており、負荷素子７３からデータ伝送路６８に流れ
込む電流を検出することができるようにされている。
【００３４】即ち、負荷素子７３は、一端７３Ａを電源
線７２に接続され、他端７３Ｂをデータ伝送路６８に接
続されており、ｐチャネル絶縁ゲート型電界効果トラン
ジスタ７４は、第１の被制御電極であるソース７４Ａを
負荷素子７３の他端７３Ｂに接続されている。
【００３５】また、ｐチャネル絶縁ゲート型電界効果ト
ランジスタ７５は、第１の被制御電極であるソース７５
Ａをｐチャネル絶縁ゲート型電界効果トランジスタ７４
の第２の被制御電極であるドレイン７４Ｂに接続され、
第２の被制御電極であるドレイン７５Ｂを接地され、所
定の制御信号ＣＬにより導通、非導通が制御されるよう
に構成されている。
【００３６】また、差動増幅回路６４は、入力端６４Ａ
をｐチャネル絶縁ゲート型電界効果トランジスタ７１の
ソース７１Ａに接続され、入力端６４Ｂをｐチャネル絶
縁ゲート型電界効果トランジスタ７５のソース７５Ａに
接続され、出力端６４Ｃにセンスアンプ出力ＳＯＵＴを
出力し、出力端６４Ｄにセンスアンプ出力ＳＯＵＴと反
転関係にあるセンスアンプ出力／ＳＯＵＴを出力するよ
うにされている。
【００３７】なお、これらセンスアンプ出力ＳＯＵＴ、
／ＳＯＵＴはバッファ回路を介して出力させるように構
成することもできる。
【００３８】また、電流補償回路６５は、データ検出
時、ｐチャネル絶縁ゲート型電界効果トランジスタ７０
に流れる電流がｐチャネル絶縁ゲート型電界効果トラン
ジスタ７４に流れる電流よりも小さい場合、ｐチャネル
絶縁ゲート型電界効果トランジスタ７１のソース７１Ａ
の電圧が降下の途中で上昇しないように、ｐチャネル絶
縁ゲート型電界効果トランジスタ７１に流れる電流を補
償するものである。
【００３９】また、電流補償回路６６は、データ検出
時、ｐチャネル絶縁ゲート型電界効果トランジスタ７４
に流れる電流がｐチャネル絶縁ゲート型電界効果トラン
ジスタ７０に流れる電流よりも小さい場合、ｐチャネル
絶縁ゲート型電界効果トランジスタ７５のソース７５Ａ
の電圧が降下の途中で上昇しないように、ｐチャネル絶
縁ゲート型電界効果トランジスタ７５に流れる電流を補
償するものである。
【００４０】
【作用】本発明においては、データ検出時、ｐチャネル
絶縁ゲート型電界効果トランジスタ７０に流れる電流が
ｐチャネル絶縁ゲート型電界効果トランジスタ７４に流
れる電流よりも小さい場合、電流補償回路６５によっ
て、ｐチャネル絶縁ゲート型電界効果トランジスタ７１
のソース７１Ａの電圧が降下の途中で上昇しないよう
に、ｐチャネル絶縁ゲート型電界効果トランジスタ７１
に流れる電流が補償される。
【００４１】また、データ検出時、ｐチャネル絶縁ゲー
ト型電界効果トランジスタ７４に流れる電流がｐチャネ
ル絶縁ゲート型電界効果トランジスタ７０に流れる電流
よりも小さい場合、電流補償回路６６によって、ｐチャ
ネル絶縁ゲート型電界効果トランジスタ７５のソース７
５Ａの電圧が降下の途中で上昇しないように、ｐチャネ
ル絶縁ゲート型電界効果トランジスタ７５に流れる電流
が補償される。
【００４２】したがって、差動増幅回路６４は、ｐチャ
ネル絶縁ゲート型電界効果トランジスタ７０又はｐチャ
ネル絶縁ゲート型電界効果トランジスタ７４に流れる電
流が小さくなることによる誤動作を起こすことなく、安
定した動作を行い、データ伝送路６７、６８が伝送する
データをセンスアンプ出力ＳＯＵＴ、／ＳＯＵＴとして
出力することができる。
【００４３】
【実施例】以下、図２〜図４を参照して、本発明の一実
施例について、本発明を図５に示すセンスアンプ１２に
適用する場合を例にして説明する。なお、図２〜図４に
おいて、図６に対応する部分には同一符号を付し、その
重複説明は省略する。
【００４４】図２は本発明の一実施例を示す回路図であ
り、本実施例は、電流補償回路７６、７７を設け、その
他については、図６に示す従来のセンスアンプと同様に
構成したものである。
【００４５】ここに、電流補償回路７６は、データ検出
時、ｐＭＯＳトランジスタ１８に流れる電流ｉ18がｐＭ
ＯＳトランジスタ２３に流れる電流ｉ23よりも小さい場
合に、ｐＭＯＳトランジスタ２０のソース電圧が降下の
途中で上昇しないように、ｐＭＯＳトランジスタ２０に
流れる電流を補償するものであり、ｐＭＯＳトランジス
タ７８を設け、ソースをＶＣＣ電源線に接続し、ゲート
及びドレインをノード２４に接続して構成されている。
【００４６】また、電流補償回路７７は、データ検出
時、ｐＭＯＳトランジスタ２３に流れる電流ｉ23がｐＭ
ＯＳトランジスタ１８に流れる電流ｉ18よりも小さい場
合に、ｐＭＯＳトランジスタ２５のソース電圧が降下の
途中で上昇しないように、ｐＭＯＳトランジスタ２５に
流れる電流を補償するものであり、ｐＭＯＳトランジス
タ７９を設け、ソースをＶＣＣ電源線に接続し、ゲート
及びドレインをノード１９に接続して構成されている。
【００４７】本実施例のセンスアンプを非活性状態とす
る場合には、図３に示すように、センスアンプ活性化信
号ＳＥ＝Ｌレベル、反転センスアンプ活性化信号／ＳＥ
＝Ｈレベルとする。
【００４８】この場合、電流検出回路１６、２１におい
ては、ｐＭＯＳトランジスタ２０、２５＝ＯＦＦ、差動
増幅回路２６においては、ｎＭＯＳトランジスタ３５〜
３８＝ＯＦＦ、バッファ回路３９、４０においては、ｐ
ＭＯＳトランジスタ４１、４２＝ＯＮとなる。
【００４９】したがって、この場合には、インバータ４
３の入力＝Ｈレベル、インバータ４３の出力＝Ｌレベ
ル、センスアンプ出力ＳＯＵＴ＝Ｈレベル、インバータ
４５の入力＝Ｈレベル、インバータ４５の出力＝Ｌレベ
ル、センスアンプ出力／ＳＯＵＴ＝Ｈレベルとされる。
【００５０】これに対して、本実施例のセンスアンプを
活性状態とする場合には、図４に示すように、センスア
ンプ活性化信号ＳＥ＝Ｈレベル、反転センスアンプ活性
化信号／ＳＥ＝Ｌレベルとする。
【００５１】この場合、電流検出回路１６、２１におい
ては、ｐＭＯＳトランジスタ２０、２５＝ＯＮ、差動増
幅回路２６においては、ｎＭＯＳトランジスタ３５〜３
８＝ＯＮ、バッファ回路３９、４０においては、ｐＭＯ
Ｓトランジスタ４１、４２＝ＯＦＦとなる。
【００５２】ここに、例えば、図５に示すメモリセル２
においては、ノード５６のレベル＝Ｈレベル、ノード５
７のレベル＝Ｌレベルで、ｎＭＯＳトランジスタ３＝Ｏ
ＦＦ、ｎＭＯＳトランジスタ４＝ＯＮとされている場合
において、このメモリセル２が選択されたとする。
【００５３】この場合、図４に示すように、ｐＭＯＳト
ランジスタ２２からデータバス／ＤＢに電流ｉ/DBが流
れ込み、ｐＭＯＳトランジスタ１７からデータバスＤＢ
には電流が流れ込まない。
【００５４】この結果、電流検出回路１６、２１におい
ては、ｐＭＯＳトランジスタ１８に流れる電流ｉ18＞ｐ
ＭＯＳトランジスタ２３に流れる電流ｉ23となり、ノー
ド２４の電圧Ｖ24＞ノード１９の電圧Ｖ19となる。
【００５５】また、この結果、差動増幅回路２６におい
ては、ｐＭＯＳトランジスタ２８に流れる電流ｉ28＞ｎ
ＭＯＳトランジスタ３０に流れる電流ｉ30となり、ノー
ド６０のレベル＝Ｈレベル、ノード５９のレベル＝Ｌレ
ベルとなる。
【００５６】この場合、本実施例においては、ｐＭＯＳ
トランジスタ２５のソース電圧が降下の途中で上昇しな
いように、電流補償回路７７によって、ｐＭＯＳトラン
ジスタ２５に流れる電流が補償される。
【００５７】即ち、ｐＭＯＳトランジスタ２３に流れる
電流がある程度小さくなり、ｐＭＯＳトランジスタ２５
のソース電圧がある程度下がると、電流補償回路７７か
らｐＭＯＳトランジスタ２５に電流が供給され、ｐＭＯ
Ｓトランジスタ２５の電流駆動能力が低下することが防
止され、ｐＭＯＳトランジスタ２５のソース電圧が降下
の途中で上昇しないようにされる。
【００５８】また、バッファ回路３９、４０において
は、インバータ４３の出力＝Ｌレベル、センスアンプ出
力ＳＯＵＴ＝Ｈレベル、インバータ４５の出力＝Ｈレベ
ル、センスアンプ出力／ＳＯＵＴ＝Ｌレベルとなり、メ
モリセル２のノード５６、５７のレベルに対応したレベ
ルのセンスアンプ出力ＳＯＵＴ、／ＳＯＵＴが出力され
る。
【００５９】このように、本実施例においては、データ
検出時、ｐＭＯＳトランジスタ２３に流れる電流ｉ23が
ｐＭＯＳトランジスタ１８に流れる電流ｉ18よりも小さ
い場合には、ｐＭＯＳトランジスタ２５のソース電圧が
降下の途中で上昇しないように、電流補償回路７７によ
って、ｐＭＯＳトランジスタ２５に流れる電流が補償さ
れる。
【００６０】これに対して、データ検出時、ｐＭＯＳト
ランジスタ１８に流れる電流ｉ18がｐＭＯＳトランジス
タ２３に流れる電流ｉ23よりも小さい場合には、ｐＭＯ
Ｓトランジスタ２０のソース電圧が降下の途中で上昇し
ないように、電流補償回路７６によって、ｐＭＯＳトラ
ンジスタ２０に流れる電流が補償される。
【００６１】したがって、本実施例によれば、データ検
出時、ｐＭＯＳトランジスタ１８に流れる電流ｉ18又は
ｐＭＯＳトランジスタ２３に流れる電流ｉ23が小さくな
ることにより発生する差動増幅回路２６の誤動作を防止
し、安定した動作を確保することができる。
【００６２】
【発明の効果】以上のように、本発明によれば、対をな
すデータ伝送路（６７、６８）の一方及び他方のデータ
伝送路（６７、６８）に流れ込む電流のそれぞれを検出
する第１及び第２の電流検出回路（６２、６３）と、こ
れら第１及び第２の電流検出回路（６２、６３）が検出
した電流に基づいて、対をなすデータ伝送路（６７、６
８）が伝送するデータを検出する差動増幅回路（６４）
とを備えてなるセンスアンプに関し、第１又は第２の電
流検出回路（６２、６３）に流れる電流が小さくなるこ
とにより発生する差動増幅回路（６４）の誤動作を防止
し、安定した動作を確保することができる。
【図面の簡単な説明】
【図１】本発明の原理説明図である。
【図２】本発明の一実施例を示す回路図である。
【図３】本発明の一実施例の動作を説明するための回路
図である。
【図４】本発明の一実施例の動作を説明するための回路
図である。
【図５】ＳＲＡＭの一例の一部分を示す回路図である。
【図６】図５に示すＳＲＡＭを構成するセンスアンプの
従来の構成例を示す回路図である。
【図７】図６に示すセンスアンプの動作を説明するため
の回路図である。
【図８】図６に示すセンスアンプの動作を説明するため
の回路図である。
【符号の説明】
（図１） ７０、７１、７４、７５ 電界効果トランジスタ ７２ 電源線 （図２〜図４） １６、２１ 電流検出回路 ２６ 差動増幅回路 ３９、４０ バッファ回路 ７６、７７ 電流補償回路 （図６〜図８） １６、２１ 電流検出回路 ２６ 差動増幅回路 ３９、４０ バッファ回路
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平３−19198（ＪＰ，Ａ) 特開 平２−94096（ＪＰ，Ａ) 特開 平６−176580（ＪＰ，Ａ) 特開 平６−349276（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 11/419

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項１】一端を電源線に接続され、他端を第１のデ
    ータ伝送路に接続された第１の負荷素子と、第１の被制
    御電極を前記第１の負荷素子の他端に接続された第１の
    電界効果トランジスタと、第１の被制御電極を前記第１
    の電界効果トランジスタの第２の被制御電極に接続さ
    れ、第２の被制御電極を接地され、所定の制御信号によ
    り導通、非導通が制御される第２の電界効果トランジス
    タとを設けてなる第１の電流検出回路と、 一端を前記電源線に接続され、他端を前記第１のデータ
    伝送路と対をなす第２のデータ伝送路に接続された第２
    の負荷素子と、第１の被制御電極を前記第２の負荷素子
    の他端に接続された第３の電界効果トランジスタと、第
    １の被制御電極を前記第３の電界効果トランジスタの第
    ２の被制御電極に接続され、第２の被制御電極を接地さ
    れ、前記所定の制御信号により導通、非導通が制御され
    る第４の電界効果トランジスタとを設けてなる第２の電
    流検出回路と、 第１の入力端を前記第２の電界効果トランジスタの第１
    の被制御電極に接続され、第２の入力端を前記第４の電
    界効果トランジスタの第１の被制御電極に接続され、第
    １の出力端に第１のセンスアンプ出力、第２の出力端に
    前記第１のセンスアンプ出力と反転関係にある第２のセ
    ンスアンプ出力を得るようにされた差動増幅回路とを有
    し、 前記第１の電界効果トランジスタの制御電極を前記第４
    の電界効果トランジスタの第１の被制御電極に接続さ
    れ、前記第３の電界効果トランジスタの制御電極を前記
    第２の電界効果トランジスタの第１の被制御電極に接続
    されてなるセンスアンプにおいて、第１の被制御電極を前記電源線に接続され、制御電極及
    び第２の被制御電極を前記第２の電界効果トランジスタ
    の第１の被制御電極に接続された第５の電界効果トラン
    ジスタからなる第１の電流補償回路と、 第１の被制御電極を前記電源線に接続され、制御電極及
    び第２の被制御電極を前記第４の電界効果トランジスタ
    の第１の被制御電極に接続された第６の電界効果トラン
    ジスタからなる第２の電流補償回路とを有する ことを特
    徴とするセンスアンプ。
  2. 【請求項２】前記第１の負荷素子は、一端をソース、他
    端をドレインとし、ゲートを接地されたｐチャネル絶縁
    ゲート型電界効果トランジスタであり、 前記第１の電界効果トランジスタは、第１の被制御電極
    をソース、第２の被制御電極をドレインとするｐチャネ
    ル絶縁ゲート型電界効果トランジスタであり、 前記第２の電界効果トランジスタは、第１の被制御電極
    をソース、第２の被制御電極をドレインとするｐチャネ
    ル絶縁ゲート型電界効果トランジスタであり、 前記第２の負荷素子は、一端をソース、他端をドレイン
    とし、ゲートを接地されたｐチャネル絶縁ゲート型電界
    効果トランジスタであり、 前記第３の電界効果トランジスタは、第１の被制御電極
    をソース、第２の被制御電極をドレインとするｐチャネ
    ル絶縁ゲート型電界効果トランジスタであり、 前記第４の電界効果トランジスタは、第１の被制御電極
    をソース、第２の被制御電極をドレインとするｐチャネ
    ル絶縁ゲート型電界効果トランジスタであることを特徴
    とする請求項１記載のセンスアンプ。
  3. 【請求項３】前記差動増幅回路は、ソースを前記電源線
    に接続され、ゲートを前記第２の電界効果トランジスタ
    の第１の被制御電極に接続された第１のｐチャネル絶縁
    ゲート型電界効果トランジスタと、 ソースを前記電源線に接続され、ゲートを前記第４の電
    界効果トランジスタの第１の被制御電極に接続された第
    ２のｐチャネル絶縁ゲート型電界効果トランジスタと、 ドレインを前記第１のｐチャネル絶縁ゲート型電界効果
    トランジスタのドレインに接続され、ゲートをドレイン
    に接続された第１のｎチャネル絶縁ゲート型電界効果ト
    ランジスタと、 ドレインを前記第２のｐチャネル絶縁ゲート型電界効果
    トランジスタのドレインに接続され、ゲートを前記第１
    のｎチャネル絶縁ゲート型電界効果トランジスタのゲー
    トに接続された第２のｎチャネル絶縁ゲート型電界効果
    トランジスタと、 ドレインを前記第１のｎチャネル絶縁ゲート型電界効果
    トランジスタのソースに接続され、ソースを接地され、
    前記所定の制御信号と反転関係にある反転制御信号によ
    って導通、被導通が制御される第３のｎチャネル絶縁ゲ
    ート型電界効果トランジスタと、 ドレインを前記第２のｎチャネル絶縁ゲート型電界効果
    トランジスタのソースに接続され、ソースを接地され、
    前記反転制御信号によって導通、被導通が制御される第
    ４のｎチャネル絶縁ゲート型電界効果トランジスタと、 ソースを前記電源線に接続され、ゲートを前記第４の電
    界効果トランジスタの第１の被制御電極に接続された第
    ３のｐチャネル絶縁ゲート型電界効果トランジスタと、 ソースを前記電源線に接続され、ゲートを前記第２の電
    界効果トランジスタの第１の被制御電極に接続された第
    ４のｐチャネル絶縁ゲート型電界効果トランジスタと、 ドレインを前記第３のｐチャネル絶縁ゲート型電界効果
    トランジスタのドレインに接続され、ゲートをドレイン
    に接続された第５のｎチャネル絶縁ゲート型電界効果ト
    ランジスタと、 ドレインを前記第４のｐチャネル絶縁ゲート型電界効果
    トランジスタのドレインに接続され、ゲートを前記第５
    のｎチャネル絶縁ゲート型電界効果トランジスタのゲー
    トに接続された第６のｎチャネル絶縁ゲート型電界効果
    トランジスタと、 ドレインを前記第５のｎチャネル絶縁ゲート型電界効果
    トランジスタのソースに接続され、ソースを接地され、
    前記反転制御信号によって導通、被導通が制御される第
    ７のｎチャネル絶縁ゲート型電界効果トランジスタと、 ドレインを前記第６のｎチャネル絶縁ゲート型電界効果
    トランジスタのソースに接続され、ソースを接地され、
    前記反転制御信号によって導通、被導通が制御される第
    ８のｎチャネル絶縁ゲート型電界効果トランジスタとを
    設け、 前記第２のｎチャネル絶縁ゲート型電界効果トランジス
    タのドレインを前記第１の出力端、前記第６のｎチャネ
    ル絶縁ゲート型電界効果トランジスタのドレインを前記
    第２の出力端とされていることを特徴とする請求項１記
    載のセンスアンプ。
  4. 【請求項４】前記第５の電界効果トランジスタは、第１
    の被制御電極をソース、第２の被制御電極をドレインと
    するｐチャネル絶縁ゲート型電界効果トランジスタであ
    り、 前記第６の電界効果トランジスタは、第１の被制御電極
    をソース、第２の被制御電極をドレインとするｐチャネ
    ル絶縁ゲート型電界効果トランジスタである ことを特徴
    とする請求項１記載のセンスアンプ。
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