JP2002074958A - センスアンプ回路 - Google Patents

センスアンプ回路

Info

Publication number
JP2002074958A
JP2002074958A JP2000349413A JP2000349413A JP2002074958A JP 2002074958 A JP2002074958 A JP 2002074958A JP 2000349413 A JP2000349413 A JP 2000349413A JP 2000349413 A JP2000349413 A JP 2000349413A JP 2002074958 A JP2002074958 A JP 2002074958A
Authority
JP
Japan
Prior art keywords
sense amplifier
amplifier circuit
latch
coupled
voltage level
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2000349413A
Other languages
English (en)
Inventor
Kaber Hardy Kim
キム・カーバー・ハーディ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
United Memories Inc
Original Assignee
Sony Corp
United Memories Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp, United Memories Inc filed Critical Sony Corp
Publication of JP2002074958A publication Critical patent/JP2002074958A/ja
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/065—Differential amplifiers of latching type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)

Abstract

(57)【要約】 【課題】 改良された読出および書込速度を提供するＤ
ＲＡＭ装置のためのセンスアンプ回路を設計する。 【解決手段】 抵抗性経路として働く追加の回路素子６
４Ａ、６４Ｂをラッチノード６６Ａ、６６Ｂとビット線
６２Ａ、６２Ｂとの間に加える。機能的には、この追加
の回路素子は書込動作中の比較的大きなビット線キャパ
シタンスからラッチノードを分離させ、ラッチノードが
より早く状態を変化できるように働く。この追加の回路
素子は、ゲートをポンピングされた電圧レベルＶＣＣＰ
につないだＮチャネル型トランジスタ、抵抗器、デプレ
ッション型トランジスタやＣＭＯＳパスゲートのさまざ
まな構成の形をとってもよい。

Description

【発明の詳細な説明】
【０００１】
【関連の出願との相互参照】この発明は、同日出願の
「集積回路装置（Integrated Circuit Device）」と題
され、この出願の譲受人に譲渡された出願の目的に関す
る。その開示はここにこの引用により本願へ援用されて
いる。
【０００２】
【発明の分野】この発明は、一般的に集積回路メモリ装
置の分野に関する。特に、この発明は、比較的高い（ま
たは「ポンピングされた」）電源電圧レベルまで駆動さ
れなければならない余分の信号線の使用を要求せずに、
改良された読出書込速度を提供する、集積回路ダイナミ
ックランダムアクセスメモリ（「ＤＲＡＭ」）装置（埋
込型ＤＲＡＭを組み入れたものを含む）のためのセンス
アンプの設計に関する。
【０００３】ＤＲＡＭメモリ装置は、１つまたは２つ以
上のアレイを有するメモリを含み、それらは各々一般的
に単一のトランジスタとそれに関連のキャパシタから構
成される。トランジスタは一方の端子が関連のビット線
に結合され、そのゲートはワード線に結合される。別の
端子は、一般的にキャパシタを介して基準電圧レベル
（ＶＳＳまたは回路接地）に結合され、さらに、ワード
線を介してトランジスタをイネーブルすることにより、
キャパシタの上の電荷は関連のビット線の上に与えられ
るだろう。キャパシタに蓄積された電荷の動的性質のた
め、リークした電荷を補充するためにそれは周期的にリ
フレッシュされねばならない。
【０００４】キャパシタの電荷によるビット線電位の変
化は、まずセンスアンプによって増幅され、ビット線に
転送された電荷によって論理レベル「１」か「０」のい
ずれかとして読出される。一般的に、センスアンプはメ
モリセルからのデータと、対応する基準セルの中にスト
アされる基準レベルとを比較する。この時点で、読出さ
れたデータはプリチャージ動作中にメモリセルに再書込
され、データは内部の入力／出力（「Ｉ／Ｏ」）バスと
データアンプとによってメモリ装置外部の回路へ送られ
る。
【０００５】従来のセンスアンプの設計では、相補なラ
ッチノードは関連のビット線に直接接続されているか、
ラッチノードと対応するビット線を対に結合するために
トランジスタが使われている。後者の例では、トランジ
スタのゲートはセンスアンプの動作中に電圧レベルが変
化する信号により制御されてきた。
【０００６】
【発明の概要】ここで開示されているのは、センスアン
プのラッチノードを関連のビット線に結合するトランジ
スタのゲートへの余分の信号線を必要とせずに、改良さ
れた読出読込速度を提供するＤＲＡＭ装置（埋込型ＤＲ
ＡＭを組み入れたものを含む）のためのセンスアンプの
設計である。この発明では、ラッチノードとビット線と
の間にその間で抵抗性経路として働く追加の回路素子が
加えられる。機能的には、この追加の回路素子は、書込
動作中の比較的大きなビット線キャパシタンスからラッ
チノードを分離し、ラッチノードがより早く状態を変え
られるようにする。
【０００７】この回路素子の抵抗は、センスアンプ書込
速度とビット線リカバリタイムとの釣り合いをとるよう
注意深く選択される。一般的に、センスアンプ書込速度
にはより高い抵抗の方が好ましいが、ビット線リカバリ
タイムにはあまり望ましくない。有利に、この追加の回
路素子は制御または「クロックされる」必要がないの
で、高い（通常「ポンピングされた」）電源電圧レベル
まで駆動される信号線を必要としない。これは電力を節
約し、回路の複雑さを減じる。
【０００８】ここに開示されるこの発明の多様な実施例
において、この加えられた回路素子は、ゲートが高い電
源電圧レベル（すなわち通常の電源電圧より２倍高いＶ
ＣＣＰ）につながれたエンハンスメント型金属酸化膜半
導体（「ＭＯＳ」）トランジスタまたは抵抗器であって
もよいし、そのゲートは通常の電源電圧（ＶＣＣ）、ま
たはソース接続もしくはドレイン接続のいずれかにつな
がれたデプレッション型ＭＯＳトランジスタであっても
よいし、そのＰチャネル型トランジスタのゲートは基準
電圧レベル（回路接地またはＶＳＳ）につながれ、その
Ｎチャネル型トランジスタのゲートはＶＣＣにつながれ
た相補型ＭＯＳ（「ＣＭＯＳ」）伝送（または「パ
ス」）ゲートであってもよい。この回路素子の追加はま
た、センスアンプのラッチノードがセンシングの間によ
り早く分離されるという事実により、読出動作の速度も
改良することができる。
【０００９】特にここで開示されているのは、第１およ
び第２の相補なビット線と、第１および第２の相補なラ
ッチノードと、第１のビット線を第１のラッチノード
に、第２のビット線を第２のラッチノードにそれぞれ結
合する第１および第２のＭＯＳトランジスタとを含む、
集積回路メモリのためのセンスアンプ回路である。第１
および第２のＭＯＳトランジスタは、各々の制御端子が
定電圧源に結合される。この発明の他の実施例では、第
１および第２のＭＯＳトランジスタは抵抗器、デプレッ
ション型トランジスタまたはＣＭＯＳパスゲートに置換
えられてもよい。
【００１０】また特にここで開示されているのは、集積
回路メモリのためのセンスアンプ回路であって、第１お
よび第２の相補なビット線と、第１および第２の相補な
ラッチノードと、第１のビット線を第１のラッチノード
に、第２のビット線を第２のラッチノードにそれぞれ結
合する第１および第２の回路素子と、第１および第２の
ラッチノードの間に結合されたセンスアンプと、第１お
よび第２の相補なラッチ信号に応答する第１および第２
の交差結合されたインバータを含むラッチ回路、とを含
む回路である。
【００１１】以下に続く好ましい実施例の説明を、付属
の図面と関連して参照すると、前記および他のこの発明
の目的およびそれを達成する手段はさらに明らかにな
り、この発明自体も最良に理解されるであろう。
【００１２】
【代表的な実施例の説明】図１（Ａ）では、直接の電気
接続の使用を介して、センスアンプのラッチノードをビ
ット線に結合する、１つの従来の方法が例示されてい
る。例示されている回路１０は、単に相補なセンスアン
プのラッチノード（「ＬＡＴ」および「ＬＡＴＡ」「Ｌ
ＡＴＢ」）と、対応するビット線１２および１４（「Ｂ
ＩＴ」およびビット線バーであり後者は上付き線により
例示されている）との直接接続を含む。この構成は、実
現化するのは最も簡単であるが、書込動作中に比較的大
きなビット線キャパシタンスからラッチノードを分離さ
せるようには働かないため、状態を変化できる速度を妨
げる。
【００１３】加えて図１（Ｂ）では、センスアンプのラ
ッチノードをビット線に結合する、別の従来の方法が例
示されている。この例では、回路２０は１対のＮチャネ
ル型ＭＯＳトランジスタ２２、２４を含み、そのゲート
端子は別個の信号線２６により駆動される。この技法は
一般的にセンスアンプのラッチノードからビット線キャ
パシタンスを分離させるために働くが、この構成を実現
化するためには、信号線２６は配置されおよび経路づけ
られなければならず、制御された、または「クロックさ
れた」信号は発生されトランジスタ２２、２４のゲート
に与えなければならない。
【００１４】加えて図２は、以下により詳しく説明され
る、ラッチノード６６Ａ、６６Ｂおよびビット線６２
Ａ、６２Ｂと関連のラッチ回路４６とを含む回路６０の
詳細な概略図である。これもまた以下にさらに詳しく説
明されるように、回路６０は、センスアンプのラッチノ
ード６６Ａ、６６Ｂをビット線６２Ａ、６２Ｂに結合す
るために、対応する１対の追加された回路素子６４Ａ、
６４Ｂを使用する。この代表的な実施例では、追加され
た回路素子６４Ａ、６４ＢはそのゲートがＶＣＣＰのソ
ースに結びつけられたＮチャネル型ＭＯＳパストランジ
スタの形で与えられ、制御または「クロックされた」信
号を発生もしくはそこへ経路づけることを要しない。回
路６０は、ラッチノード６６Ａおよび６６Ｂをそれぞれ
ノードＤＷ７０ＡおよびＤＷＢ７０Ｂに結合するＮチャ
ネル型トランジスタ６８Ａ、６８Ｂを含む。
【００１５】ラッチ回路４６は、Ｐチャネル型トランジ
スタ８２を含み、その一方の端子はＶＣＣへ結合され、
そのゲート端子は線９０の上のラッチＰチャネルバー
（「ＬＰＢ」）信号を受取るように結合される。その残
りの端子は、Ｐチャネル型トランジスタ８４、９４の一
方の端子で１対の交差結合されたインバータの一方側と
結合されている。Ｐチャネル型トランジスタ８４はＮチ
ャネル型トランジスタ８６と直列に接続され、Ｎチャネ
ル型トランジスタ８６は他方の端子をＮチャネル型トラ
ンジスタ９８の一方の端子に結合されている。Ｐチャネ
ル型トランジスタ９４もまたＮチャネル型トランジスタ
９６に直列に接続され、Ｎチャネル型トランジスタ９６
は他方の端子が同様にＮチャネル型トランジスタ９８の
同じ端子に結合されている。トランジスタ８４および８
６のゲート端子は、ラッチノード６６Ｂと、Ｐチャネル
型トランジスタ９４とＮチャネル型トランジスタ９６と
を含むインバータの出力ノードとに結合され、トランジ
スタ９４、９６のゲート端子はラッチノード６６Ａと、
Ｐチャネル型トランジスタ８４およびＮチャネル型トラ
ンジスタ８６とを含むインバータの出力ノードとに結合
されている。追加されたＮチャネル型トランジスタ９８
はラッチ回路を回路接地に結合し、線１００上のラッチ
Ｎチャネルバー（「ＬＮＢ」）信号によって制御されて
いる。回路６０は、示されるようにＮチャネル型トラン
ジスタ６８Ａおよび６８Ｂのゲートに与えられたアクテ
ィブ「ハイ」の列選択書込（「ＹＷ」）信号によって選
択される。
【００１６】上述のようにＮチャネル型パストランジス
タの形の追加の回路素子６４Ａおよび６４Ｂは、それぞ
れラッチノード６６Ａ（ＬＡＴ）とビット線６２Ａ（Ｂ
Ｌ）との間およびラッチノード６６Ｂ（ＬＡＴＢ）とビ
ット線６２Ｂ（ＢＬＢ）との間に接続されている。これ
らのトランジスタのゲートはＶＣＣＰに接続されている
が、それはＶＣＣの電源電圧レベルの２倍に相当する一
定の電圧である。これらのトランジスタの目的は、ラッ
チノード６６Ａ、６６Ｂからビット線６２Ａ、６２Ｂの
大きなキャパシタンスを分離させることである。これに
よりラッチノード６６Ａ、６６Ｂは書込動作中にトラン
ジスタ６８Ａおよび６８Ｂを介して、早く駆動されるこ
とが可能となる。また、これはラッチノード６６Ａ、６
６Ｂがセンシングの間に早く遷移することを可能とし、
読出動作の速度を上げる。
【００１７】この特定の実施例では、Ｎチャネル回路素
子６４Ａおよび６４Ｂは常時「オン」に保持され、対応
するラッチノード６６Ａ、６６Ｂおよびビット線６２
Ａ、６２Ｂの間でルーチン経路として働く。図１（Ｂ）
に例示されるような従来の設計では、トランジスタ２
２、２４は「オン」または「オフ」にスイッチされるこ
とか、またはセンシングおよび／または書込速度を制御
するためにゲート電圧のレベルを変えることのいずれか
が要求された。トランジスタのゲートを一定のＶＣＣＰ
につなぐことにより、トランジスタのゲートまでのスイ
ッチング信号を発生または経路づけする必要をなくし、
またＶＣＣＰのポンピングされた高電圧電源から要求さ
れる電流の量も減少する。
【００１８】加えて図３（Ａ）から図３（Ｅ）には、セ
ンスアンプのラッチノード６６Ａ、６６Ｂをビット線６
２Ａ、６２Ｂに結合するのに利用できる追加の回路素子
６４Ａおよび６４Ｂの代表的な代替の実現化例が、前図
のＶＣＣＰにゲートをつないだＮチャネル型トランジス
タに代わり得る例として示されている。特に図３（Ａ）
を参照して、追加の回路素子６４Ａおよび６４Ｂは単純
な抵抗器または図３（Ｂ）に見られるようなゲートを電
源電圧ＶＣＣにつないだデプレッション型ＭＯＳトラン
ジスタを含んでもよい。または、この図のデプレッショ
ン型ＭＯＳトランジスタは、図３（Ｃ）に示されるよう
にゲートを対応するラッチノード６６Ａまたは６６Ｂの
いずれかにつないで構成されてもよいし、図３（Ｂ）に
説明されるように対応するビット線６２Ａまたは６２Ｂ
のいずれかにつないで構成されてもよい。追加の回路素
子６４Ａ、６４Ｂのさらなる可能な実現化例は、図３
（Ｅ）に示されており、ここでは並列結合されたＰチャ
ネル型およびＮチャネル型トランジスタを含み、Ｐチャ
ネル型装置のゲートが基準電圧レベル（ＶＳＳまたは回
路接地）につながれ、Ｎチャネル型装置のゲートが電源
電圧ＶＣＣに結合された、ＣＭＯＳパスゲートが利用さ
れ得る。
【００１９】この発明の原則は、特定の回路素子および
構成を参考に説明されたが、以上の説明は例示のために
なされたものであって、この発明の範囲を限定するもの
ではないことを明確に理解されたい。特に、以上の開示
の教示は、当業者に他の修正例を示唆することが認めら
れる。そのような修正例は、それ自体公知の特徴やここ
に既に説明された特徴の代わりにまたはそれに加えて使
用される、他の特徴を含む可能性がある。この出願では
請求項は特定の特徴の組合せについて作成されている
が、ここにおける開示の範囲は、恐らく当業者には明ら
かな、明示的にもしくは暗示的に、または一般化もしく
は修正されて開示された新規のある特徴もしくは新規の
ある組合せを含み、それらがいずれかの請求項中にクレ
ームされた同じ説明にかかわるか否か、またそれらがこ
の発明が直面する技術的問題のいずれかまたはすべてを
軽減するか否かにかかわらないことを理解すべきであ
る。出願人はこの出願またはこれより発生する出願すべ
ての審査手続期間において、そのような特徴および／ま
たはそのような特徴の組合せに対し、新しい請求項を作
成する権利をこれにより留保する。
【図面の簡単な説明】
【図１】 （Ａ）は直接接続を用いて、センスアンプの
ラッチノードをビット線に結合した従来の方法の一方を
示す図であり、（Ｂ）はそのゲート端子が別個の信号線
によって駆動される１対のＭＯＳトランジスタの使用に
より、センスアンプのラッチノードをビット線に結合す
る、別の従来の方法を示す図である。
【図２】 前図に示される実施例に従った、ラッチノー
ドおよびビット線および関連の列センスアンプであっ
て、この発明の開示に従って、ゲートがＶＣＣＰのソー
スに結びつけられたＮチャネル型ＭＯＳパストランジス
タの形で、センスアンプのラッチノードをビット線に結
合するために追加の回路素子が使用される、詳細な概略
図である。
【図３】 前図に示される、センスアンプのラッチノー
ドをビット線に結合するために使用される追加の回路素
子の、抵抗器、さまざまな構成によるデプレッション型
ＭＯＳトランジスタおよびＣＭＯＳパスゲートの形式で
の、代表的な置換え可能な実現化例の図である。
【符号の説明】
６６Ａ，６６Ｂ センスアンプのラッチノード、６２
Ａ，６２Ｂ ビット線、６４Ａ，６４Ｂ 追加の回路素
子、４６ ラッチ回路。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 キム・カーバー・ハーディ アメリカ合衆国、80920 コロラド州、コ ロラド・スプリングス、キット・カーソ ン・レーン、9760 Ｆターム(参考） 5B024 AA01 AA07 AA15 BA09 CA01 CA02 CA07

Claims (21)

    【特許請求の範囲】
  1. 【請求項１】 集積回路メモリのためのセンスアンプ回
    路であって、 第１および第２の相補なビット線と、 第１および第２の相補なラッチノードと、 前記第１のビット線を前記第１のラッチノードに、前記
    第２のビット線を前記第２のラッチノードにそれぞれ結
    合するクロックされていない第１および第２の回路素子
    と、 前記第１および第２のラッチノードの間に結合されたラ
    ッチ回路とを含み、前記センスアンプは第１および第２
    の相補なラッチ信号に応答する第１および第２の交差結
    合されたインバータを含む、センスアンプ回路。
  2. 【請求項２】 前記第１および第２のクロックされてい
    ない回路素子が、その各々の制御端子が定電圧源に結合
    された第１および第２のトランジスタを含む、請求項１
    に記載のセンスアンプ回路。
  3. 【請求項３】 前記第１および第２のトランジスタはＮ
    チャネル型ＭＯＳトランジスタを含む、請求項２に記載
    のセンスアンプ回路。
  4. 【請求項４】 前記定電圧源は前記センスアンプ回路に
    供給される電源電圧レベルよりも大きな電圧レベルを含
    む、請求項３に記載のセンスアンプ回路。
  5. 【請求項５】 前記定電圧源は実質的に前記電源電圧レ
    ベルの２倍大きい、請求項４に記載のセンスアンプ回
    路。
  6. 【請求項６】 前記第１および第２のクロックされてい
    ない回路素子は第１および第２の抵抗器を含む、請求項
    １に記載のセンスアンプ回路。
  7. 【請求項７】 前記第１および第２のクロックされてい
    ない回路素子は第１および第２のデプレッション型トラ
    ンジスタを含む、請求項１に記載のセンスアンプ回路。
  8. 【請求項８】 前記第１および第２のデプレッション型
    トランジスタは電源電圧レベルに結合された制御端子を
    含む、請求項７に記載のセンスアンプ回路。
  9. 【請求項９】 前記第１および第２のデプレッション型
    トランジスタは、前記第１および第２のラッチノードに
    それぞれ接続された制御端子を含む、請求項７に記載の
    センスアンプ回路。
  10. 【請求項１０】 前記第１および第２のデプレッション
    型トランジスタは、前記第１および第２のビット線にそ
    れぞれ結合された制御端子を含む、請求項７に記載のセ
    ンスアンプ回路。
  11. 【請求項１１】 前記第１および第２のクロックされて
    いない回路素子は、第１および第２のＣＭＯＳパスゲー
    トを含み、前記パスゲートは各々並列結合されたＰチャ
    ネル型およびＮチャネル型トランジスタを含む、請求項
    １に記載のセンスアンプ回路。
  12. 【請求項１２】 前記Ｐチャネル型およびＮチャネル型
    トランジスタの各々はその制御端子を含み、前記Ｐチャ
    ネル型トランジスタの前記制御端子は基準電圧レベルに
    結合し、前記Ｎチャネル型トランジスタの前記制御端子
    は電源電圧レベルに結合する、請求項１１に記載のセン
    スアンプ回路。
  13. 【請求項１３】 集積回路メモリのためのセンスアンプ
    回路であって、 第１および第２の相補なビット線と、 第１および第２の相補なラッチノードと、 それぞれ前記第１のビット線を前記第１のラッチノード
    へ、前記第２のビット線を前記第２のラッチノードへ結
    合する第１および第２のＭＯＳトランジスタとを含み、
    前記第１および第２のＭＯＳトランジスタはその制御端
    子が定電圧源に結合される回路。
  14. 【請求項１４】 前記定電圧源は前記センスアンプ回路
    に供給される電源電圧レベルより大きな電圧レベルを含
    む、請求項１３に記載のセンスアンプ回路。
  15. 【請求項１５】 前記定電圧源は実質的に前記電源電圧
    レベルの２倍大きい、請求項１４に記載のセンスアンプ
    回路。
  16. 【請求項１６】 集積回路メモリのためのセンスアンプ
    回路であって、 第１および第２の相補なビット線と、 第１および第２の相補なラッチノードと、 それぞれ前記第１のビット線を前記第１のラッチノード
    に、前記第２のビット線を前記第２のラッチノードに結
    合する第１および第２のデプレッション型トランジスタ
    とを含む、センスアンプ回路。
  17. 【請求項１７】 前記第１および第２のデプレッション
    型トランジスタが、電源電圧レベルに結合された制御端
    子を含む、請求項１６に記載のセンスアンプ回路。
  18. 【請求項１８】 前記第１および第２のデプレッション
    型トランジスタは前記第１および第２のラッチノードに
    それぞれ結合された制御端子を含む、請求項１７に記載
    のセンスアンプ回路
  19. 【請求項１９】 前記第１および第２のデプレッション
    型トランジスタは前記第１および第２のビット線にそれ
    ぞれ結合された制御端子を含む、請求項１７に記載のセ
    ンスアンプ回路。
  20. 【請求項２０】 集積回路メモリのためのセンスアンプ
    回路であって、 第１および第２の相補なビット線と、 第１および第２の相補なラッチノードと、 それぞれ前記第１のビット線を前記第１のラッチノード
    に、前記第２のビット線を前記第２のラッチノードに結
    合する、第１および第２のＣＭＯＳパスゲートとを含
    み、前記パスゲートの各々は並列結合されたＰチャネル
    型およびＮチャネル型トランジスタを含む、センスアン
    プ回路。
  21. 【請求項２１】 前記Ｐチャネル型およびＮチャネル型
    トランジスタの各々はその制御端子を含み、前記Ｐチャ
    ネル型トランジスタの前記制御端子は基準電圧レベルに
    結合し、前記Ｎチャネル型トランジスタの前記制御端子
    は電源電圧レベルに結合する、請求項２０に記載のセン
    スアンプ回路。
JP2000349413A 2000-08-31 2000-11-16 センスアンプ回路 Pending JP2002074958A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US09/652512 2000-08-31
US09/652,512 US6552943B1 (en) 2000-08-31 2000-08-31 Sense amplifier for dynamic random access memory (“DRAM”) devices having enhanced read and write speed

Publications (1)

Publication Number Publication Date
JP2002074958A true JP2002074958A (ja) 2002-03-15

Family

ID=24617091

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000349413A Pending JP2002074958A (ja) 2000-08-31 2000-11-16 センスアンプ回路

Country Status (2)

Country Link
US (1) US6552943B1 (ja)
JP (1) JP2002074958A (ja)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4660243B2 (ja) * 2005-03-28 2011-03-30 株式会社東芝 半導体記憶装置
US20070070756A1 (en) * 2005-09-29 2007-03-29 Hynix Semiconductor Inc. Semiconductor memory device sharing sense amplifier
JP6591220B2 (ja) * 2015-07-15 2019-10-16 ルネサスエレクトロニクス株式会社 半導体装置および電力制御装置
US10755767B2 (en) * 2019-01-16 2020-08-25 International Business Machines Corporation Sense amplifiers for wider I/O memory device

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB290404A (en) * 1927-03-18 1928-05-17 Edward Ezra Rosen Improvements in and relating to talking machines
US4804871A (en) * 1987-07-28 1989-02-14 Advanced Micro Devices, Inc. Bit-line isolated, CMOS sense amplifier
US5267197A (en) * 1990-12-13 1993-11-30 Sgs-Thomson Microelectronics, Inc. Read/write memory having an improved write driver
EP0852381B1 (en) * 1992-11-12 2005-11-16 ProMOS Technologies, Inc. Sense amplifier with local write drivers
JP3933769B2 (ja) * 1997-10-20 2007-06-20 富士通株式会社 半導体記憶装置
JP2000200489A (ja) * 1999-01-07 2000-07-18 Mitsubishi Electric Corp 半導体記憶装置

Also Published As

Publication number Publication date
US6552943B1 (en) 2003-04-22

Similar Documents

Publication Publication Date Title
US4973864A (en) Sense circuit for use in semiconductor memory
US7504695B2 (en) SRAM memory cell and method for compensating a leakage current flowing into the SRAM memory cell
JPS63293790A (ja) メモリ・アレイ・デバイス
JP3606951B2 (ja) 半導体記憶装置
US6396310B2 (en) Current sense amplifiers enabling amplification of bit line voltages provided by bit line sense amplifiers
US6424577B2 (en) Sense amplifier circuit for use in a semiconductor memory device
KR0129790B1 (ko) 개량된 증폭기 회로와 그것을 이용한 반도체 기억장치
US20060092701A1 (en) Nonvolatile memory circuit
KR100203717B1 (ko) 반도체 기억장치의 데이터버스 클램프회로
US6466501B2 (en) Semiconductor memory device having sense amplifier and method for driving sense amplifier
US6292418B1 (en) Semiconductor memory device
WO2003049119A2 (en) Cascode sense amp and column select circuit and method of operation
JPH06325573A (ja) 半導体メモリ
KR950005171B1 (ko) 전류 미러 증폭회로 및 그의 구동 방법
JPH076588A (ja) ランダムアクセスメモリ
JP2002074958A (ja) センスアンプ回路
US5412607A (en) Semiconductor memory device
JP2937719B2 (ja) 半導体記憶装置
KR980011488A (ko) 반도체 메모리 장치
KR100282761B1 (ko) I/o 클램프 회로를 구비한 반도체 메모리 장치
JPH054753B2 (ja)
US6414897B1 (en) Local write driver circuit for an integrated circuit device incorporating embedded dynamic random access memory (DRAM)
KR920001051Y1 (ko) 장벽트랜지스터를 갖춘 반도체기억장치
KR940005686B1 (ko) Dram용 감지 증폭기
JPH0877779A (ja) センスアンプ

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20040531

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20040914

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20050412