JPS63293790A - メモリ・アレイ・デバイス - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は、ＭＯＳ　（金属酸化半導体）メモリの動作の
改善に関し、特に、双対センス増幅器構成内で分割ビッ
ト線分離を使用することに関する。

Ｂ、従来技術 半導体技術分野の研究開発により、膨大なメモリ容量と
すぐれた性能特性をもつ半導体メモリが産み出されてき
ている。現在、半導体メモリは、スタチック・メモリと
ダイナミック・メモリの２つの類に分けることができる
。

尚、ここではスタチック・メモリは当面の課題ではない
のでこれ以上論じない。しかし、米国特許第４４０２０
６６号にはスタチック・メモリの例が記載されており、
これは読取アクセス時間が短い改善されたスタチック・
メモリを開示する。

第６図は、センス増幅器１０が対向配置されたビット線
５０及び５１にその両側を接している簡略化された従来
技術のダイナミック・メモリ・アレイを示すものである
。尚、センス増幅器１ｏの実際の回路は当面の関心では
ないのでここでは論じない。第６図に示すような典型的
なダイナミック・メモリにおいては、ディジタル・デー
タがメモリ・セルのマトリクス中に記憶され、各々のメ
モリ・セルは、論理１または０に対応する電荷を記憶す
るためのキャパシタをもっている。第６図においては、
メモリ・セル１００及び１１０のそれぞれに対してメモ
リ・セル・キャパシタＣＭが図示されている。

メモリ・セル・キヤパスタＣＭは、各メモリ・セリ１０
０及び１１０の分離トランジスタＴＭによって、対応ビ
ット線に接続可能である。メモリ・セル１００及び１１
０のメモリ・セル分離トランジスタＴ　は、それぞれワ
ード線１６０及び１８Ｏによって制御される。

この時点で、典型的なダイナミック・メモリにおいては
、各ビット線に多数のメモリ・セルが接続されているこ
とに留意されたい。しかし、説明の便宜のために、ビッ
ト線とメモリ・セルはわずかの個数しか示されていない
。

メモリ・セル１００及び１１０に加えて、第６図のセン
ス増幅器構成はまた、しばしばダミー・セルとも呼ばれ
る基準セルの使用を必要とする。

ダミー・セルは、メモリ・セルとは違って、典型的には
、任意のビット線に１個しか接続されていない、ダミー
・セルは、ビット線５０及び５１のそれぞれについて参
照番号１０５及び１１５で示されている。ダミー・セル
１０５及び１１５は。

それぞれワード線１７０及び１９０によって制御され、
メモリ・セルと同様の構成を有する。そして、ダミー・
キャパシタにだくわえられた電荷は、メモリ・セル・キ
ャパシタの電荷を比較するための基準電荷として使用さ
れる。

第６図のセンス増幅器構成のセンス動作のためには、２
本のビット線を使用しなくてはならない。

その第１のビット線は、アドレスされたメモリ・セル中
に記憶されたメモリ電荷にアクセスするために使用され
、第２のビット線は、基準電荷にアクセスするために使
用される。センス動作を開始するためには、適切なワー
ド線１６０または１８０に沿って入来する信号により、
アドレスされたメモリ・セルの分離トランジスタＴＭが
ターン・オンされる。分離トランジスタが−たんターン
・オンすると、そのメモリ・セル・キャパシタ上の電荷
が第１のビット線へ移行することが可能ならしめられる
。同様にして、ダミー・セル・キャパシタ上の電荷が第
２のビット線へ移行することが可能ならしめられる。そ
して、２つのビット線の間の結果の電圧差がセンス増幅
器１０によってセンスされ、そのことが、メモリ・セル
が論理１または０のどちらの情報を記憶していたかを示
す表示となる。

半導体技術及びメモリ・アレイ構成における研究開発に
より、ダイナミック・メモリ・アレイに多数の改善がな
し遂げられてきた。例えば、米国特許第４３７５６００
号は、漂遊キャパシタンスによって減衰されたビット信
号を、回路ノイズ電圧によって凌駕されるレベルから増
幅するためのＦＥＴ回路を採用したセンス増幅器を開示
する。

米国特許第４０７０５９０号は、電源とビット線の間に
電カドランジスＡが挿入され、センス増幅器と各ビット
線の間に分離トランジスタが挿入されてなるセンス回路
を開示する。この電力トランジスタは、はとんど電力を
消費することなく信号検出を行うことを可能ならしめ、
また、分離トランジスタは、デバイスの高速かつ高感度
検出動作を可能とする。米国特許第４３１２０４７号は
、ビット線対間、各ビット線及びそれに対応する列選択
回路間を分離するために、トランジスタに接続されたダ
イオードを使用するメモリ・アレイを開示する。この改
良により、センス増幅器によりセンスするための高い動
作速度とよりよい差動信号が得られる。１９８３年ＩＥ
ＥＥ国際固体回路会議刊行物、（１９８３、ＩＥＥＥ Ｉｎｔａｒｎｅｔｉｏｎａｌ　　５ｏｂｉｄ−５ｔａｔ
ｅｓ　　Ｃ１ｒｃｕｉｔｓＣｏｎｆｅｒｅｎｃｅ　Ｐｕ
ｂｌｉｃａｔｉｏｎ）　、　１９８３年２月２５日、２
３４及び２３５ページの“５ｅｓｓｉｏｎ　ＸＶ　Ｉ　
：２５６　Ｋ　ＤＲＡＭ　ｓ”と題する記事には、オン
・チップ・エラー・チック及び訂正（パリティ）回路と
しきい値差分補償増幅器をもつ２５６Ｋ　ＤＲＡＭの構
成が開示されている。

第６図のダイナミック・メモリ・アレイに関連して開発
された１つの改良としては、共有センス増幅器がある。

この共有センス増幅器の技法は、第７図により説明する
。第７図を第６図と比較すると、センス増幅器１０は同
一のままであるが、余分のビット線２５０，２５１．２
５５及び２５６が接続されている点で異なる。

ビット線２５０，２５１，２５５及び２５６に沿って、
ワード線２６０．２８０．２６５及び２８５によってそ
れぞれメモリ・セル２００．２１０．２２０及び２３０
が制御される。同様に、ダミー・セル２０５，２１５，
２２５及び２３５はそれぞれ、ダミー線２７０．２９０
．２７５及び２９５によって制御される。

ビット線のセンス増幅器との接続に関しては、各ビット
線２５０，２５１，２５５及び２５６を。

多重化スイッチ２９６，２９８，２９７及び２９９によ
って共通センス増幅器に接続することができる。第７図
に示す構成のセンス動作においては、多重化スイッチ２
９６，２９８．２９７または２９９のうちの２つが、１
つのビット線がメモリ・セル・ビット線として働き、第
２のビット線がダミー・セル・ビット線として動作する
ことができるように閉じられる。共通センス増幅器構成
をもつダイナミック・メモリについてのより詳しい説明
は、上述のＩＥＥＥ刊行物の２３０及び２３１ページに
ある。上述の刊行物の他に、米国特許第４３５１０３４
号もまた。上記の構成を折りかえしビット線の形式で利
用するさらなる改良を有する共有増幅器構成を開示する
。

この折りかえしビット線の改良は、第７図にも図示され
ている。第７図に示す共有センス増幅器構成においては
、初期には、ビット線対としては、対向し、あるいは対
角線的に対向するビット線が使用された。例えば、ビッ
ト線２５０は、ビット線２５１またはビット線２５６の
どちらかと接続されることになる。しかし、この対向ビ
ット線構成は１回路ノイズのために、望ましくないこと
が分かった。すなわち、対応対におけるおのおののビッ
ト線が分離されているので、おのおののビット線が、他
方のビット線とは異なる回路ノイズにさらされることに
なる。このように、おのおののビット線上のノイズ・レ
ベルが異なると、それはビット線対間の差分電圧として
誤ってセンスされ、よって、センス増幅器の感度が実質
的な影響を受けることがある。米国特許第４３５１０３
４号は、このノイズの問題を解決する折りかえしビット
線を開示する。

米国特許第４３５１０３４号においては、センス増幅器
と同一の側に近接して配置されたビット線が、ビット線
対として選択される。こうして例えば第７図においては
、ビット線２５０及び２５５、またはビット線２５１及
び２５６がビット線対として選択されることになる。こ
のとき、選択されたビット線対は近接配置されているの
で、どちらのビット線も同一のノイズにさらされ、ゆえ
に各線に同一レベルかつ同一波形のノイズが誘導される
。センス増幅器はビット線対間の差の電圧のみをセンス
するので、各ビット線上にあられれる共通のノイズは、
センス増幅器１０によって無視されることになる。この
ように、折りかえしビット線構成は、共通モード・ノイ
ズの拒絶比において優れている。

上述の従来技術は、絶大なメモリ容量と性能特性を達成
しているけれども、ダイナミック・メモリにおける改良
はたゆむことなく続けられている。

最近大きい関心をもたれているとしては双対センス増幅
器構成を使用したダイナミック・メモリ・アレイがある
。双対センス増幅器に関連する最近の従来技術は、ＩＥ
ＥＥ国際固体回路会議（ＩＥＥ　Ｅ　Ｉｎｔｅｒｎａｔ
ｉｏｎａｌ　５ｏｌｉｄ−３ｔａｔｅｓ　Ｃ１ｒｃｕｉ
ｔｓＣｏｎｆｅｒｅｎｃｅ）刊行物、１９８３年２月２
３日、５６．５７ページ及び２８５，２８６ページの“
５ｅｃｔｉｏｎ　Ｄ　−Ｉ　：　ＣＭ　ＯＳ　Ｍｅｒｘ
ｏｒｙ”と題する記事に述べられている。

従来技術の双対センス増幅器構成は、Ｐ−チャネル・ラ
ッチ３００とＮチャネル・ラッチ３０５からなる双対セ
ンス増幅器を示す第８図を参照して説明する０題８図に
示されている双対センス増幅器構成は、第６図及び第７
図の単一センス増幅器構成とは対照的に、第１半分のセ
ンス増幅器からある距離だけ隔離された第２半分のセン
ス増幅器を利用する。

それらの半分のセンス増幅器の間にはビット線３４０及
び３４５が配置され、ビット線３４０及び３４５の一端
はＰ−チャネル・ラッチ３００に接続され、ビット線３
４０及び３４５の他端はＮ−チャネル・ラッチ３０５に
接続されている。そして、ビット線３４０と３４５に沿
ってメモリ・セル３１０，３１５．３２５及び３３０が
配置され、これらは、それぞれワード線３６０．３７０
．３８０．３９０によって制御される。メモリ・セル構
成は、第１図に関連して説明したのと同一である。尚、
第８図において、ビット線３４０及び３４５に沿うメモ
リ・セルの数は便宜上限定しであることに再度留意され
たい。前述の単一センス増幅器技法とは対照的に、この
場合には、ダミー基準セルを設ける必要性がなくなって
いる。このため、第８図では、ビット線３４０及び３４
５に沿ってダミー・セルは存在しない。

センス増幅器のための双対ラッチ構成は任意のＭＯ８技
術で設計することができるけれども、この構成は０ＭＯ
５（相補的金属酸化半導体）技術で特に良好に実現され
る。このように、好適な実施例においては、双対センス
増幅器の構成に０ＭＯ８技術が使用される。

次に、第８図に示す双対センス増幅器メモリの動作につ
いて説明する。センス動作が開始される前に、２つのビ
ット線が同一電圧レベルにチャージされることを保証す
るために、ビット線３４０及び３４５がセンス増幅器対
３００，３０５によって瞬間的に短絡される。アドレス
されたメモリ・セルの状態をセンスするためには、メモ
リ・セル分離トランジスタをターン・オンさせ、以てメ
モリ・セルの電荷を個別のビット線上に移送するべく、
適切なワード線が付勢される。そして、第１のビット線
上に移送されたメモリ・セル電荷に加えて、対向ビット
線上の電荷もまた双対センス増幅器によって基準電荷と
して使用される。センス動作においては、Ｐ−チャネル
・ラッチ３００とＮ−チャネル・ラッチ３０５の両方が
センス・メモリ値の部分的な増幅器を行う。すなわち、
一方のラッチが正電圧側の線を正電源電圧へと引上げ、
他方のラッチが負電圧側の線を負電源電圧側へ引き下げ
る。この結合した効果は、Ｐ−チャネル・ラッチとＮ−
チャネル・ラッチによる全幅増幅であって、２本のビッ
ト線の間に亘る全幅差動電源電圧レベルを与える。尚、
双対センス増幅器構成の出力回路は本発明にとって重要
ではないので図示しない。　この時点で、第８図の双対
センス増幅器構成と、第６図及び第７図に関連して説明
したセンス増幅器構成との差異を明らかにしておくこと
は有用である。第６図及び第７図のデバイスとは対照的
に、第８図のメモリ・アレイは、Ｎ−チャネル・ラッチ
から隔離されたＰ−チャネル・ラッチをもつ双対センス
増幅器構成を利用する。

このとき、双対センス増幅器の各半分は、センス動作を
完了するために必要な全増幅率の一部をそれぞれが担わ
なくてはならないので、双対センス増幅器の半分は両方
とも、所与のビット線に沿ってセンスされるメモリ値の
必要な増幅を行うためにビット線に接続されなくてはな
らない。このため、第８図のビット線は、第６図及び第
７図に示すように単一センス増幅器構成の側面に接続さ
れるのではなく、センス増幅器の半分間に配置されてい
る。

第８図に示す双対センス増幅器メモリ構成はメモリ技術
における重要な発展であったけれども、以下に述べるよ
うに依然として改良の必要性は残っている。

すなわち、上述のように、ダイナミック・メモリ中のデ
ィジタル・データはダイナミック・メモリ・セル中に記
憶される。そして、特定のメモリ・セルがアドレスされ
るとき、メモリ・セル・キャパシタＣＭは、分離トラン
ジスタＴＭを介して対応ビット線に接続される。その結
果、メモリ・セル・キャパシタとビット線の間で電荷の
転送が生じ、そのビット線上の電圧レベルを変更してし
まう。実際のデバイスにおいては、誘導された電圧変動
の大きさは、対応ビット線に沿うキャパシタンスに依存
することが分かつている。このビット線のキャパシタン
スは、線内体のキャパシタンスと、そのビット線に接続
された他のメモリ・セルによるキャパシタンスに帰する
ことができる。このキャパシタンスＣＬは、第８図にお
いて、ビット線３４０及び３４５について、それぞれキ
ャパシタ３０１及び３０３として図示されている。

センス動作における電荷の転送の間に、メモリ・セル・
キャパシタに記憶されたメモリ電荷は先ず、対応ビット
線に沿って何らかの電圧変動をひき起こす前に、任意の
ビット線キャパシタンスを満たすために使用される。そ
して、ビット線キャパシタンスＣＬが大きければ大きい
ほど、ビット線キャパシタンスを満たすために使用され
るメモリ電荷の部分も大きくなる。また、ビット線キャ
パシタンスを満たすために使用されるメモリ電荷の量が
大きいほど、その線に沿って誘導される電圧レベルの変
化が小さくなる。このため、ビット線キャパシタンスＣ
Ｌを満たし、且つビット線に沿ってセンスし増幅するこ
とのできる十分な電圧変化をもたらすためには、メモリ
・セル・キャパシタ０Ｍ内に十分なメモリ電荷がたくわ
えられなくてはならないのである。

しかし、実際の半導体メモリにおけるメモリ・セル・キ
ャパシタのサイズは限定されているので。

このメモリ・セル・キャパシタにたくわえることのでき
るメモリ電荷の量も限定されている。そして、この限定
されたメモリ電荷は、ビット線キャパシタンスＣＬに打
ち克ち且つ十分な電圧変動をもたらすものでなくてはな
らないので、ビット線キャパシタンスＣＬは、ある最大
キャパシタンス値より大きくなくてはならない、ビット
線キャパシタンスＣＬは、ビット線の長さとそれに接続
されたメモリ・セルの数によって決定されるので、ビッ
ト線の長さとそれに接続されるメモリ・セルの数の組合
せは、メモリ・セル・キャパシタＣＭに課せられる実際
上のサイズの限界によって限定されるということが導き
出される。

そのような限界は、今のところビット線により多数のメ
モリ・セルを接続することを許容しているけれども、所
与のビット線とセンス増幅器に接続し得るメモリ・セル
の数が多いほど、貴重な半導体基板領域を一層有効に利
用できるということになる。言いかえると、もしより多
数のメモリ・セルを所与のビット線及びセンス増幅器に
接続することができるなら、より高いメモリ・アレイ密
度をもつ半導体メモリ・デバイスがより安価に構成され
うるということである。このように、双対センス増幅器
構成を利用するメモリ・デバイス中で所与のビット線に
より多数のメモリ・セルを接続することを可能ならしめ
るような技法に対する要望が存在する。

Ｃ０発明が解決しようとする問題点 本発明の目的は、所与のビット線に多数のメモリ・セル
を接続することを可能ならしめる方法及び装置を提供す
ることにある。

Ｄ６問題点を解決するための手段 より詳しく述べると、本発明は、ビット線を２つのビッ
ト線セグメントに分割するためのスイッチを使用する。

もしこのスイッチが閉じられているならビット線セグメ
ントは接続され、すなわちビット線全体がビット線全体
のキャパシタンスにさらされる。もしスイッチが開かれ
ているなら、ビット線は第１のビット線セグメント及び
第２のビット線セグメントに分割され、各々が１／２ず
つのビット線キャパシタンスをもつ、センス動作におい
ては、メモリ電荷がビット線キャパシタンスの１／２を
満たしさえすればよいように、メモリ・セル・キャパシ
タ中のメモリ電荷をビット線に転送すべき時の直前にス
イッチが開かれ、以てより大きい電圧変化が誘導される
。この電圧変化はセンス増幅器の第１の半分によってセ
ンスされ前段階増幅される。増幅の完了を可能ならしめ
るためにビット線スイッチを閉じる際には、センス増幅
器の第２の半分の効果が無視し得るものとなるようにセ
ンスされたメモリ値が既に部分的に増幅されている。

このように、本発明は、双対センス増幅器構成に使用す
ることのできる分割されたビット線分離技法を与える。

より詳しく述べると上述の分割ビット線分離技法を用い
ると、任意の時点でメモリ・セルの１７２を分離するこ
とができるために、所与のビット線に２倍の数のメモリ
・セルを接続することができるのである。あるいは、ビ
ット線キャパシタンスの１７２のみを満たせばよいので
、より小さいメモリ・セル・キャパシタンスを使用する
ことができ、このことはメモリ・アレイ・デバイスのメ
モリ容量及びコスト・パーフォーマンスの増大につなが
る。

Ｅ、実施例 本発明の詳細な説明においては、第１図は、第８図に類
似する簡単な回路図である。特に、センス増幅器の第１
の半分４００は、センス増幅器の第２の半分から隔離配
置されている。その第１の半分４００はＰ−チャネル・
ラッチとして示され、第２の半分４０５はＮ−チャネル
・ラッチとして示されている。

上述の従来技術と同様に、各センス動作の間に２本のビ
ット線を使用しなくてはならない、また。

説明を簡易化するために、Ｐ−チャネル・ラッチ４００
とＮ−チャネル・ラッチ４０５の間に配置されたビット
線を上方及び下方ビット線を呼ぶことにする。さらに、
以下の説明が、本発明がビット線のセグメントへの分割
を行うことを示すにつれて、これらのセグメントは、上
方、下方、左方及び右方ビット線セグメントと呼ぶこと
にする。

第１図に示す回路は、本発明の分割ビット線分離を与え
るために、スイッチ４０６及び４０７が組み込まれてい
るという点で従来技術とは異なる。

より詳しく述べると、スイッチ４０６は、上方ビット線
を上左方ビット線セグメント４４０と上右方ビット線セ
グメント４５０に分割するために組み込まれている。同
様に、スイッチ４０７は、下方ビット線を、下左方ビッ
ト線セグメント４４５と下右方ビット線セグメント４５
５に分割するために組み込まれている。

スイッチ４０６が開かれている時は、上左方ビット線セ
グメント４４０に接続されたビット線の長さとメモリ・
セルが、上右方ビット線セグメント４５０に接続された
ビット線の長さとメモリ・セルから分離されうる。

好適な実施例においては、スイッチ４０６はビット線の
中央に組みこまれ、したがって、ビット線の各半分が互
いに分離されうる。スイッチ４０６が開かれている時は
、上左方ビット線セグメントに関連するキャパシタンス
は、上方ビット線全体に関連するビット線キャパシタン
スの約半分である。なお上記説明は、上左方ビット線セ
グメントに就いてのみ述べているが、それと同様の事は
、上右方、上左方、下右方ビット線セグメント４５０．
４４５及び４５５の夫々についても同様に当てはまる。

さて、本発明の分割ビット線技法の動作について説明す
る。今、メモリ・セル４１０に記憶されているメモリ値
にアクセスすることが要望されていると仮定する。する
と、センス動作が開始される前に、上下のビット線が瞬
間的にセンス増幅器対４００，４０５によって短絡され
、両ビット線が同一の電圧レベルにあることが保障され
る。この短絡動作の後、上左方ビット線セグメント４４
０上右方ビット線４５０から分離するためにスイッチ４
０６が開かれる０次にメモリ・セル４１０に接続された
ワード線４６０が付勢されて、これにより分離トランジ
スタＴＭがターン・オンされる０分離トランジスタＴＭ
が−たんターン・オンされると、メモリ・セル・キャパ
シタＣＭ中のメモリ電荷が上左方ビット線セグメント４
４０に移行することが可能ならしめられる。

上述のように、メモリ電荷がビット線の方へ移送された
とき、メモリ電荷の一部は、その線に関連するキャパシ
タンスを満たすために使用される。

このとき、スイッチ４０６は予め開かれているので、上
左方ビット線４４０に関連するキャパシタンスは上左方
ビット線セグメント４５０に関連する線キャパシタンス
からは有効に分離される。このため、上左方ビット線セ
グメント４４０に関連するセグメント４４０は、第１図
のキャパシタ４０１で示すように、通常の上方ビット線
キャパシタンスの半分である。このように、本発明にお
いてメモリ電荷が分割ビット線に転送されたとき・その
ビット線セグメントに関連するキャパシタンスを満たす
ためにきわめてわずがのメモリ電荷しか必要とせず、よ
ってビット線セグメントに沿う電圧を変更するためによ
り多くの電荷が利用可能となる。

メモリ電荷は、上左方ビット線セグメント４４０に転送
されるので、Ｐ−チャネル・ラッチ４００が、上左方ビ
ット線セグメント４４０に沿うメモリ値をセンスしてそ
れを部分的に増幅する。このとき、メモリ電荷の転送が
電圧の変化をもたらすためにより有効に利用されるので
、Ｐ−チャネル・ラッチが適切な状態にラッチされ、こ
のラッチ動作がより迅速に行なわれることがより確かに
保証される。上左方ビット線セグメント４４０に沿うメ
モリ電荷値がＰ−チャネル・ラッチによって−たん部分
的に増幅されると、その線に沿うメモリ電荷は、ビット
線キャパシタンスのあと半分は最早考慮されない程度に
十分な電圧レベルとなる。こうして、メモリ電荷値が−
たんブーストされると、上左方ビット線セグメント４４
０を上左方ビット線セグメント４５０と効果的に再結合
するためにスイッチ４０６が閉じられる。−たん再接続
されると、上左方ビット線セグメント４４０に沿うメモ
リ電荷値が上左方ビット線セグメント４５０に移行する
ことが可能ならしめられる。こうしてメモリ電荷値がＮ
−チャネル・ラッチ構成４０５に加えられ、Ｎ−チャネ
ル・ラッチ構成４０５の動作は、下方ビット線（４４５
及び４５５）に沿って、上方ビット線に沿ってＰ−チャ
ネル・ラッチ４００によってもたらされた電圧変化と相
補的な電圧変化をもたらすようなものである。

このように、本発明は、増幅処理を、前段増幅段階と、
それに続く相補増幅段階に分割する。この結果を達成す
るために、先ず、双対センス増幅器メモリ・アレイを２
つの部分に分割するべくビット線スイッチが使用される
。次に、メモリ電荷値がアクセスされ、瀞工の半分のメ
モリ・アレイ部中の第１のビット線に沿って前段増幅さ
れる。

次にビット線スイッチが閉じられてこれによりメモリ・
アレイ半部分が再結合され、第２のメモリ・アレイ半部
分が第２のビット線に沿う相補的な増幅を行うことを可
能をなら１められる。

尚、Ｐ−チャネル・ラッチ４００は下方ビット線に沿う
増幅動作専用ではなく、Ｎ−チャネル・ラッチ４０５も
上方ビット線に沿う増幅動作専用ではないということに
注意されたい１例えば、上記の例でメモリ・セル４１０
に論理１が記憶されているものとすると、Ｐ−チャネル
・ラッチは上方ビット線に沿う前段増幅を行い、Ｎ−チ
ャネル・ラッチは下方ビット線に沿う相補的な増幅を行
うことになる。そうではなくて、もし論理０電荷がメモ
リ・セル４１０に記憶されているなら、Ｐ−チャネル・
ラッチ４００は、下方ビット線に沿い増幅を行い、Ｎ−
チャネル・ラッチ４０５は上方ビット線に沿い増幅を行
うことになる。

さらにまた、上方または下方のビット線に沿い増幅を行
い得るのみならず、Ｐ−チャネル及びＮ−チャネル・ラ
ッチは増幅段に関して交換可能であることに注意された
い。上述の例において、アクセスされたメモリが左半分
のメモリ・アレイにあったがゆえにＰ−チャネル・ラッ
チが前段増幅を行い、次にＮ−チャネル・ラッチが相補
増幅を行ったのであった。しかし、もしアクセスされた
メモリ・セルがメモリ・セル・アレイの右半分にあった
ならラッチの増幅動作は交換され、Ｎ−チャネル・ラッ
チが前段増幅を行い、Ｐ−チャネル・ラッチが相補増幅
動作を行うことになる。

このように、Ｐ−チャネル・ラッチとＮ−チャネル・ラ
ッチの動作はアドレスされたメモリ・セルが左半分のビ
ット線セグメントにあるかまたは右半分のビット線セグ
メントにあるかによって影響されない。第１図及び第８
図に示すような双対センス増幅器構成の使用の際の唯一
の制約は、上下ビット線に亘って、全幅供給電圧レベル
に等しい電圧差をもたらすために、メモリ電荷値がＰ　
−チャネル・ラッチとＮ−チャネル・ラッチの両方によ
る増幅を受けなくてはならない、ということである。

上述のことは、下左方ビット線セグメント４４５及び下
左方ビット線セグメント４５５に接続されたメモリ・セ
ルにアクセスするためのセンス動作についても同様にあ
てはまる。

本発明の分割ビット線技法の利用の結果として、センス
増幅器対の間に接続された所与のビット線により多くの
メモリ・セルを接続することができる。より詳しく述べ
ると、ビット線の中央にビット線スイッチを接続してな
る好適な実施例においては、所与のビット線及びセンス
増幅器に従来の約２倍の数のメモリ・セルを接続するこ
とが可能である。

第２図においては、Ｐ−チャネル・ラッチ４００とＮ−
チャネル・ランチ４０５の回路がより詳細に図示されて
いる。

Ｐ−チャネル・ラッチ４００において、トランジスタＴ
□、Ｔ、、Ｔ、及びＴ４は、好適な実施例では、Ｐ−チ
ャネル０ＭＯ８構成である。Ｐ−チャネル・ランチ４０
０において、トランジスタＴ３は、下左方ビット線セグ
メント４４０と下左方ビット線セグメント４４５に亘っ
て接続されている。

トランジスタＴ、のゲートは、トランジスタＴ１が線Ｐ
ＲＦＰに沿って入来する信号によりターン・オンされる
ときに、下左方ビット線セグメント４４０と下左方ビッ
ト線セグメント４４５に短絡されるように外部端子ＰＲ
ＦＰに接続されている。

この動作は、下左方ビット線セグメント４４０と下左方
ビット線セグメント４４５が同一電圧レベルにあること
を保証するために、センス動作の前に使用される。また
、やはり下左方ビット線セグメント４４０と下左方ビッ
ト線セグメント４４５の間にはトランジスタ子工及びＴ
２が交差結合配置に接続されている。Ｔ１及びＴ２の残
りの端子は、ノード５０５に接続され、ノード５０５に
はまたトランジスタＴ４の第１の端子が接続されている
。

トランジスタＴ４のゲート端子は、外部端子ＰＳＥＴに
接続されている。トランジスタＴ、の残りの端子は、正
電源に接続され、これにより、トランジスタＴ４が線Ｐ
ＳＥＴに沿って入来する信号によりオンにゲートされる
とき、トランジスタ子工及びＴ２がオンにバイアスされ
、以てトランジスタ子工及びＴ２が、下左方または下左
方ビット線セグメント４４０または４４５に沿ってセン
スされたメモリ電荷値に応答しそれを増幅することがで
きる。

Ｎ−チャネル・ラッチ４０５も同様の構成を有する。す
なわち、トランジスタＴ７と、交差結合ラッチ配置！　
”ｒ　ｓ及びＴ、がそれぞれ下左方及び下左方ビット線
セグメント４５０及び４５５に接続されている。トラン
ジスタＴｓ及びＴＧの残りの端子はノード５１０に接続
されている。ノード５１０にはまた、トランジスたＴ８
の第１の端子が接続されている。トランジスタＴ８のゲ
ート端子は外部端子Ｎ５ＥＴに接続され、トランジスタ
Ｔ８の残りの端子は、負の電源に接続されている。Ｎ−
チャネル・ラッチ４０５の動作はＰ−チャネル・ランチ
４００と同様である。

次に第３図を参照すると、第２図の回路が図示されてお
り、そこでは、ビット線スイッチが、マルチプレクサ　
Ａ　　５５０及びマルチプレクサＢ　　５６０として実
施されている。マルチプレクサ　Ａ　５５０は、上方ビ
ット線に接続され、マルチプレクサ　８５６０は、下方
ビット線に接続されている。マルチプレクサ５５０の好
適な構成においては、トランジスタＴｉ。はＰ型ＣＭＯ
Ｓ構成であり、対向接続されたトランジスタＴ□、はＮ
型０ＭＯ８構成である。マルチプレクサ５６０の好適な
構成においては、トランジスタＴ１□はＮ−チャネルＣ
ＭＯＳ構成であり、トランジスタ子工、はＰ−チャネル
ＣＭＯＳ構成である。マルチプレクサ５５０のトランジ
スタＴ１゜のゲート端子と、マルチプレクサ５６０のト
ランジスタ子工、のゲート端子は、外部端子ＭＵＸＰに
接続されている。マルチプレクサ５５０のトランジスタ
Ｔ１□のゲート端子と、マルチプレクサ５６０のトラン
ジスタ子工、のゲート端子と、マルチプレクサ５６０の
トランジスタＴ１．のゲート端子は、外部端子ＭｕｘＮ
に接続されている。

第３図の好適な実施例の動作を第４Ａないし第４に図の
タイミング・チャートを参照して説明する。

第４Ｇ図及び第４Ｈ図に示されているように、時間Ｔ＝
Ｏで、端子ＰＳＥＴ及びＮ５ＥＴに加えられる波形は、
トランジスタＴ４及びＴ、をターン・オフさせるような
ものである。すると、トランジスタＴ４及びＴ８は最早
電流源としては動作しないので、トランジスタＴ□及び
Ｔ８を有する交差結合ラッチと、トランジスタＴｓ及び
Ｔ６を有する交差結合ラッチが、有効にターン・オフさ
れる。こうして、センス増幅器対４００及び４０５が、
上下のビット線に沿ういかなる電荷値をもセンスあるい
は増幅することが有効に防止される。時間Ｔ＝０からＴ
＝２までは、ＭＵＸＮ及びＭＵＸＰ端子に印加される波
形は、第７エ図及び第７Ｊ図に示すように、トランジス
タＴ□。、Ｔ工いＴＴ２及びＴ１３を導通させるような
ものである。トランジスタＴ１゜及びＴ８．が導通する
と、上方ビット線全体が導通するように上方ビット線セ
グメント４４０及び４５０が有効に接続される。同様に
トランジスタＴ１□及びＴユ、が導通すると、下方ビッ
ト線セグメント４４５及び４５５が有効に接続されて下
方ビット線を形成する。

時間Ｔ＝１とＴ＝２の間で、第７Ｅ図と第７Ｆ図に示す
ような波形がＰＲＥＰとＰＲＥＮ端子に加えられる。こ
れは、上方ビット線を下方ビット線に有効に短絡させる
働きを行う。これにより、２つのビット線は互いに電荷
を転送し、第７Ａ図及び第７Ｄ図の時間Ｔ＝１及びＴ＝
２間で示すように、上下のビット線は同一電圧レベルに
移行する。このことは、センス動作が行なわれる前に、
ビット線セグメントが同一電圧レベルにあることを保証
する。

時間Ｔ＝３ｔ”は、端子、ＭＵＸＮ及びＭＵＸＰに加え
られる波形は、ビット線スイッチ（マルチプレクサ５５
０及びマルチプレクサ５６０）が有効に開かれるように
するものであって、これにより、上左方ビット線セグメ
ントと下左方ビット線セグメントが、それぞれ下左方ビ
ット線セグメントと、下左方ビット線セグメントから分
離される。

こうして各ビット線セグメントは今や、１／２のビット
線長と１／２のビット線メモリ・セルしか含まず、そし
て１／２のビット線キャパシタンスしか呈さないのであ
る。

この好適な実施例の説明において、メモリ・セル４１０
の内容がセンスされることになっていると仮定する。こ
のため、第７に図では、メモリ・セル４１０の分離トラ
ンジスタＴＭがターン・オンされるようにワード線４６
０に波形が加えられる。また１時間Ｔ＝４では、第７Ｇ
図に示すように、ＰＳＥＴ端子（第３図参照）に加えら
れる波形は、トランジスタＴ４がオンにゲートされるよ
うなものである。トランジスタＴ４がターン・オンされ
ていると、トランジスタＴ□及びＴ２を含む交差結合ラ
ッチが有効にアクティベートされ、上左方ビット線セグ
メント４４０または下左方ビット線セグメント４４５に
沿ってセンスされた何らかのメモリ電荷値を増幅する。

第７に図に示すように、メモリ・セル４１０の分離トラ
ンジスタＴ　がオンにゲートされているときは、メモリ
・セル・キャパシタＣＭと上左方ビット線セグメント４
４０の間で電荷の転送が行なわれる。その電荷の転送が
行なわれると、トランジスタＴ、及びＴ２を含む交差結
合ラッチが、メモリ電荷値をセンスして増幅する。

第３図の好適な実施例の動作の説明において、メモリ・
セル４１０のメモリ・セル・キャパシタＣＭには高論理
値が記憶されていると仮定されていた。このため、この
例では、前段増幅段階は。

上左方ビット線セグメント４４０に対する高論理メモリ
値の転送と、上左方ビット線セグメント４４ｏに沿うブ
ーストを伴って行なわれる。第４Ａ図は、上左方ビット
線セグメントに沿う電圧が、時間Ｔ＝４とＴ＝５の間に
高電圧値まで移行することを示す。尚、時間Ｔ＝４とＴ
＝５の間では、第７Ｂ図ないし第７Ｄ図に示すように下
左方、下左方、下左方ビット線セグメントは依然として
中間電圧レベルにあることに注意されたい。

時間Ｔ＝６で、端子ＭＵＸＮ及びＭＵＸＰに加えられる
波形は（第４工図及び第４Ｊ図にそれぞれ示すように）
、左右のビット線セグメントを再結合させるために上方
ビット線スイッチ５５０と下方ビット線スイッチ５６０
が閉じられるようなものである。このとき、上左方ビッ
ト線セグメント４４０は下左方ビット線セグメント４５
０に再結合されているので、下左方ビット線セグメント
は、第４Ｃ図の時間Ｔ＝６で示すように、高論理電圧値
に移行する。尚、再結合された下左方及び下左方ビット
線セグメントは、第４Ｂ図及び第４Ｄ図の時間Ｔ＝６か
ら見てとれるように、依然として中間電圧レベルのとど
まっていることに注意されたい。

時間Ｔ＝９では、端子Ｎ５ＥＴに加えられる波形（第４
Ｈ図参照）は、トランジスタＴ８をターン・オンさせ、
以ってトランジスタＴ、及びＴ６を含む交差結合ラッチ
が下左方ビット線及び下左方ビット線に沿ってセンスさ
れたメモリ電荷値をブーストすべく有効にアクティベー
トされるようにするものである。トランジスタＴ６の交
差結合のゲートに、上方ビット線に沿いあられれる高電
圧値が供給されている場合、トランジスタＴ６がターン
・オンされて下方ビット線は相補低論理電圧値に引き下
げる。このことは、下方ビット線セグメントに沿う電圧
波形が、第７Ｂ図及び第７Ｄ図において時間Ｔ＝９及び
Ｔ＝１０の間に示すように低レベルに引き下げられてい
る、ということにより示される。

このように、第３図の好適な実施例で使用される双対セ
ンス増幅器構成が２段階増幅動作を行うことが見てとれ
よう、より詳しく述べると、前段増幅においては、トラ
ンジスタ子工及びＴ２を含む交差結合ラッチが、上左方
ビット線セグメントに沿うメモリ電荷値をセンスし、上
方ビット線に沿ってブーストされた高電圧レベルを与え
たのである。相補増幅段においては、トランジスタＴ５
及びＴＧを含む交差結合ラッチが、相補低論理電圧値に
、下方ビット線のブーストを行なった。

上方マルチプレクサ・スイッチ５５０と、下方マルチプ
レクサ・スイッチ５６０の好適な実施例の使用の際には
、第３図に示すメモリ・アレイのメモリ・セル・キャパ
シタＣＭを小さくすることができる。というのは、メモ
リ・セルの電荷は、ビット線キャパシタンスの１／２の
みを満たせばよいからである。あるいは、そのことは、
よりたくさんのメモリ・セルを所与のビット線に接続で
きるということでもある。このように、第３図の好適な
実施例においては、双対センス増幅器構成の間に配置さ
れた所与のビット線に沿ってより多数のメモリ・セルを
接続するということが可能ならしめられる。

第５図を参照すると、従来技術に関連して前に説明した
共通センス増幅器／折りかえしビット線技法をさらに利
用した好適な実施例が示されている。第５図には、Ｐ−
チャネル・ラッチ８００と、Ｎ−チャネル・ラッチ８０
５から構成される双対センス増幅器が示されている。こ
の双対センス増幅器構成には、上方ビット線セグメント
８２０．８２５．８３０及び８３５と、下方ビット線セ
グメント８４０，８４５，８５０及び８５５が接続され
ている。これらの８本のビット線セグメントの各々は、
上方または下方ビット線の１／４をあられす。

ビット線セグメント８２０，８４０，８２５及び８４５
は、マルチプレクサ・スイッチＭＳ□、ＭＳ２、ＭＳ、
及びＭＳ４によってそれぞれＰ−チャネル・ラッチ８０
０に接続可能であるように図示されている。このマルチ
プレクサ配置は、共通双対センス増幅器の１／２をあら
れす破線８６０内に示されている。ビット線セグメント
８３０゜８５０．８３５及び８５５は、マルチプレクサ
・スイッチＭＳ、、ＭＳいＭＳ、及びＭＳ、によってそ
れぞれＮ−チャネル・ラッチ８０５に接続可能であるよ
うに図示されている。このマルチプレクサ配置は、共通
双対センス増幅器の残りの１／２をあられす破線８６５
内に示されている。

上方及び下方のビット線セグメント８２５及び８４５は
、それぞれ、上方及び下方のビット線スイッチ８１０及
び８１５により上方及び下方のビット線セグメント８３
０及び８５０に接続可能であり、スイッチ８１０及び８
１５は、本発明の分割ビット線分離を与える。

尚、もしマルチプレクサ・スイッチＭＳ）、ＭＳ４、Ｍ
Ｓ、及びＭＳ、が閉じられているなら、Ｐ−チャネル・
ラッチ８００と、Ｎ−チャネル・ランチ８０５と、ビッ
ト線セグメント８２５，８３０．８４５及び８５０と、
上方及び下方ビット線スイッチ８１０及び８１５からな
る組合せが、第１図に関連して前に説明した回路をあら
れすことになる。

第５図においては、ビット線セグメント８２ｏ。

８４０と、ビット線セグメント８３５．８５５によって
それぞれ、Ｐ−チャネル・ラッチ８００とＮ−チャネル
・ラッチ８０５がさらに共有されていることが見てとれ
る。こうして１本発明により、共有されたセンス増幅器
技法が達成されている。

第５図において折りかえしビット線技法が、次のような
ビット線セグメント対、すなわち８２０と８４０，８２
５と８４５，８３０と８５０，８３５と８５０を決定す
ることによって達成される。

さて、第５図の共通センス増幅器／折りかえしビット線
構成の動作を示す例として、ビット線セグメント対８２
０及び８４０によるセンス動作について説明する。

センス動作が開始される前に、上方ビット線セグメント
と下方ビット線セグメントを接続するためにマルチプレ
クサ配置工〜ＭＳ、が閉じられる。

それらが−たん閉じられると、上方ビット線は下方ビッ
ト線に対して短絡されて、すべてのビット線セグメント
が同一電圧レベルにあることが保証される。上方ビット
線セグメント８２０に沿うメモリ値をセンスするために
、ビット線セグメント対８２０，８４０とＰ−チャネル
・ラッチ８００を回路の他の部分から分離するべくマル
チプレクサ・スイッチＭＳ、及びＭＳ４が開かれる。上
方ビット線セグメント８２０に沿う適当なメモリ・セル
（図示しない）は、−たん分離されると、メモリ電荷を
線に転送するためにアドレスされる。このとき、第５図
の実施例においては、メモリ電荷は、全ビット線キャパ
シタンスの１／４を満たしさえすればよいということに
留意されたい。Ｐ−チャネル・ランチ８００はメモリ電
荷をセンスし、必要な前段増幅を行う。メモリ電荷は、
−たんセンスされると前段増幅され、残余のビット線キ
ャパシタンスは最早関与しなくなる。こうして、電荷を
Ｎ−チャネル・ラッチに転送し供給するためにマルチプ
レクサ・スイッチＭＳ□、ＭＳ４と、上方及び下方ビッ
ト線スイッチ８１０，８１５が閉じられる。増幅された
メモリ電荷がＮ−チャネル・ラッチ８０５に供給される
と、相補増幅という第２段階が行なわれる。こうして、
センスされたメモリ電荷値が、上下のビット線に亘って
電源全幅差動電圧まで増幅される。第５図の構成により
、所与のビット線に沿って従来より約４倍の数のメモリ
・セルを接続することができる。

Ｆ１発明の効果 以上のように１本発明によれば１分割ビット線セグメン
ト構成を実現したことにより、各セル・キャパシタが打
ち克たねばならないビット線キャパシタンスが減少し、
以てセルを小型化して集積度を向上できるとともに、所
与のビット線により多数のメモリ・セルを接続すること
ができるという顕著な効果が与えられる。

【図面の簡単な説明】

第１図は、本発明に係る分割ビット線セグメント構成を
採用したダイナミック・メモリの概要回路ブロック図。 第２図は、第１図の構成をより詳細に示す実施例の回路
図。 第３図は、第２図の構成をより詳細に示す実施例の回路
図、 第４Ａ図ないし第４に図は、第３図の回路のさまざまな
部分の信号波形のタイミング図、第５図は、本発明のさ
らに他の実施例の回路ブロック図、 第６図ないし第８図は、従来技術を示す図である。 ４００．４０５・・・センス増幅器ラッチ、４４０．４
４５．４５０．４５５・・・ビット線セグメント、４０
６．４０７・・・スイッチ。 出願人　　インターナショナル・ビジネス・マシーンズ
・コーポレーション 代理人　　弁理士　　山　　本　　仁　　朗（外１名）

Claims (2)

【特許請求の範囲】
1. （１） （ａ）第１のラッチと第２のラッチから構成され理論メ
   モリ値をセンスするための双対センス増幅手段と、 （ｂ）上記第１のラッチと第２のラッチの間の電気的接
   続を許容するように配置され、その一端が上記第１のラ
   ッチに電気的に接続可能であり、その他端が上記第１の
   ラッチに電気的に接続可能である少くとも１つのビット
   線と、 （ｃ）上記ビット線を第１のビット線セグメントと第２
   のビット線セグメントに分割するように、上記ビット線
   に接続されたスイッチ手段とを具備し、上記スイッチ手
   段が閉じられているときは上記第１のビット線セグメン
   トと第２のビット線セグメントが電気的に接続され、上
   記スイッチ手段が開かれているときは上記第１のビット
   線セグメントと第２のビット線セグメントが電気的に分
   離されるようにした、 メモリ・アレイ、デバイス。
2. （２） （ａ）Ｐ−チャネル・ラッチと、 （ｂ）Ｎ−チャネル・ラッチと、 （ｃ）上記ラッチの間に接続された一対のビット線と、 （ｄ）上記各ビット線の、上記ラッチの間のほぼ中間点
   において配置され、上記ビット線のどちらかに読み取り
   信号が加えられる前に、上記ビット線対に電流が流れる
   のを防止するように適合されたスイッチとを具備する、 ＣＭＯＳセンス増幅器。