JPS63205890A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPS63205890A JPS63205890A JP62037927A JP3792787A JPS63205890A JP S63205890 A JPS63205890 A JP S63205890A JP 62037927 A JP62037927 A JP 62037927A JP 3792787 A JP3792787 A JP 3792787A JP S63205890 A JPS63205890 A JP S63205890A
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- bit line
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- 239000004065 semiconductor Substances 0.000 title claims description 11
- 238000001514 detection method Methods 0.000 claims description 13
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 241000218691 Cupressaceae Species 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 101710116852 Molybdenum cofactor sulfurase 1 Proteins 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
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- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体メモリ装置に係り、特に非同期で書き込
みと読み出しを行なうことが出来るメモリセルを有する
半導体メモリ装置に関する。
みと読み出しを行なうことが出来るメモリセルを有する
半導体メモリ装置に関する。
非同期で書き込みと読み出しを行なうことが出来るメモ
リセル構造については、例えば、サイプレス、セミコン
ダクター、シーモス、データ、ブック １９８５第６章
５１頁（ＣＹＰＲＥＳＳ ＳＥＭＩＣＯＮ−ＤＵＣＴＯ
ＲＣ−ＭＯＳ ＤＡＴＡ ＥＯＯＫ １９８５ ｐ６−
５１）等に記載されている。
リセル構造については、例えば、サイプレス、セミコン
ダクター、シーモス、データ、ブック １９８５第６章
５１頁（ＣＹＰＲＥＳＳ ＳＥＭＩＣＯＮ−ＤＵＣＴＯ
ＲＣ−ＭＯＳ ＤＡＴＡ ＥＯＯＫ １９８５ ｐ６−
５１）等に記載されている。
上記従来技術は、２系統のいずれのビット線対からも読
出しおよび書込みが可能な構造となっている。
出しおよび書込みが可能な構造となっている。
本発明の目的は、１系統のビット線対を読出し専用とす
ることにより、メモリセル電流を低減することにある。
ることにより、メモリセル電流を低減することにある。
メモリセル電流とはワード線が高レベルの時にビット線
負荷からメモリセルに流れ込む直流電流のことであり、
例えば日経エレクトロニクス１９８６年２月１０日号ｐ
１９１などに記載されている。
負荷からメモリセルに流れ込む直流電流のことであり、
例えば日経エレクトロニクス１９８６年２月１０日号ｐ
１９１などに記載されている。
上記目的は、読出し専用のビット線対とフリップフロッ
プとの間に検出用のＭＯＳＦＥＴを設げることにより達
成される。
プとの間に検出用のＭＯＳＦＥＴを設げることにより達
成される。
検出用のＭＯＳＦＥＴは、フリップフロップと読出し専
用のビット線対とを電気的に絶縁する働きをしている。
用のビット線対とを電気的に絶縁する働きをしている。
それによって読出し専用のワード線が高レベルとなる時
に、ビット線の電位を高レベルに保たなくてもメモリセ
ル内の情報を反転させることがないため、ワード線に選
択されたすべてのメモリセルにメモリセル電流を流す必
要がなくなる。
に、ビット線の電位を高レベルに保たなくてもメモリセ
ル内の情報を反転させることがないため、ワード線に選
択されたすべてのメモリセルにメモリセル電流を流す必
要がなくなる。
以下、本発明の一実施例を第１図を用いて説明する。第
１図において、１はＭＯＳＦＥＴで、２の高抵抗負荷と
共に６の第１のインバータを形成している。４も同じ（
ＭＯＳＦＥＴであり、５の高抵抗負荷と共に６の第２の
インバータを形成している。
１図において、１はＭＯＳＦＥＴで、２の高抵抗負荷と
共に６の第１のインバータを形成している。４も同じ（
ＭＯＳＦＥＴであり、５の高抵抗負荷と共に６の第２の
インバータを形成している。
７および８はスイッチの働きをするＭＯＳＦＥＴで、イ
ンバータ３および６からなるフリップフロップ回路と、
９および１００ビツト線からなるビット線とな接続して
いる。ＭＯＳスイッチ７および８のＯＮ。
ンバータ３および６からなるフリップフロップ回路と、
９および１００ビツト線からなるビット線とな接続して
いる。ＭＯＳスイッチ７および８のＯＮ。
ＯＦＦは１１のワード葱の電位により制御する。１２お
よび１３は検出用ＭＯＳＦＥＴで、それぞれインバータ
６および６の出力の値に応じて、ＭＯＳＦＥＴ１２およ
び１３のいずれか一方はＯＮ状態であり他方はＯＦＦ状
態となっている。１４および１６はスイッチの働きをす
るＭＯＳＦＥＴで、ＭＯＳＦＥＴ １４はＭＯＳＦＥＴ
１２のドレインと１５の読出し用ビット線とを接続し
１、’ｄＯ５ＦＥＴ １６はＭＯＳＦＥＴ １３のドレ
インと１７の読み出し用ビット線とを接続している。
ＭＯＳスイッチ１４および１６は１Ｂのワード線の電位
により制御する。１９および２０はＭＯＳスイッチであ
り、２１および２２の書き込み用共通データ線とビット
線１０および９とを接謙しており、２３の端子の電位に
よりスイッチを制御する。２４ 、２５はＭＯＳスイッ
チであり２６および２７の読み出し用共通データ線とビ
ット線１５および１７とを接続しており、２８の端子の
電位によりスイッチのＯＮ、ＯＦＦ制御を行なう。２９
および５０はＭＯＳＦＥＴであり、９および１００ビツ
ト線の負荷となっている。３１は書き込み用のドライバ
であり、３２の入力端子から入力した１ビツトの信号を
正相と逆相のベアの信号として、書き込み用共通データ
線２１および２２に伝える。３３および５４は読み出し
用共通データ線の負荷であり、読み出し用共通データ線
２６および２７を３５の電圧源の電位あるいはそれに近
い電位まで引き上げ様とする働きをしている。３６はセ
ンスアンプであり、読み出し用共通データ線２６および
２７の電位差を検出し、選択したメモリセルの情報を３
７の出力端子に出力する。３８および６９は入力端子、
４０および４１は電圧源である。
よび１３は検出用ＭＯＳＦＥＴで、それぞれインバータ
６および６の出力の値に応じて、ＭＯＳＦＥＴ１２およ
び１３のいずれか一方はＯＮ状態であり他方はＯＦＦ状
態となっている。１４および１６はスイッチの働きをす
るＭＯＳＦＥＴで、ＭＯＳＦＥＴ １４はＭＯＳＦＥＴ
１２のドレインと１５の読出し用ビット線とを接続し
１、’ｄＯ５ＦＥＴ １６はＭＯＳＦＥＴ １３のドレ
インと１７の読み出し用ビット線とを接続している。
ＭＯＳスイッチ１４および１６は１Ｂのワード線の電位
により制御する。１９および２０はＭＯＳスイッチであ
り、２１および２２の書き込み用共通データ線とビット
線１０および９とを接謙しており、２３の端子の電位に
よりスイッチを制御する。２４ 、２５はＭＯＳスイッ
チであり２６および２７の読み出し用共通データ線とビ
ット線１５および１７とを接続しており、２８の端子の
電位によりスイッチのＯＮ、ＯＦＦ制御を行なう。２９
および５０はＭＯＳＦＥＴであり、９および１００ビツ
ト線の負荷となっている。３１は書き込み用のドライバ
であり、３２の入力端子から入力した１ビツトの信号を
正相と逆相のベアの信号として、書き込み用共通データ
線２１および２２に伝える。３３および５４は読み出し
用共通データ線の負荷であり、読み出し用共通データ線
２６および２７を３５の電圧源の電位あるいはそれに近
い電位まで引き上げ様とする働きをしている。３６はセ
ンスアンプであり、読み出し用共通データ線２６および
２７の電位差を検出し、選択したメモリセルの情報を３
７の出力端子に出力する。３８および６９は入力端子、
４０および４１は電圧源である。
また４２は従来のスタテック型メモリセル、４３は本発
明によるメモリセルに対応している。
明によるメモリセルに対応している。
本実施例は、本発明を用いた、非同期に書き込みおよび
読出しを行なうことが出来る半導体メモリ装置の要部を
示している。実施例には図面の都合上１ビツト分のメモ
リしか畳かれていないが、通常は２ｎビツトｘ ２”ビ
ット（落およびルは自然数）の構成のメモリセルアレイ
となっており、アドレス信号によりメモリセルアレイの
中から１ビツトのメモリセルを選択して書き込みあるい
は読出しな行なう。例えば、本実施例について見ると査
き込みアドレスに対応して、入力端子３８および２３を
選択することにより、メモリセル４３に対して書き込み
が行なわれる。この時メモリセル４６および、ワード線
１１に接続されているすべてのメモリセルにはメモリセ
ル電流が流れることになる。読み出し時には、読み出し
アドレスに対応して、入力端子３９および２８を選択す
ることにより、メモリセル４３からの読出しが行なわれ
る。この時メモリセル電流はビット線１５および１７で
はなく、共通データ嶽２６および２７の負荷６３あるい
は３４から流れるために、ワード線１８に接続しである
他のメモリセルには流れることはない。以上の誉き込み
および読み出し動作は、互いに非同期で行なうことが出
来、例えば、書き込みアドレス、読出しアドレスをそれ
ぞれ独立したカウンタを用いて発生させれば、ＦＩＦＯ
（Ｆｉｒｓｔ １ｎ−Ｆｉｒｓｔ ｏｕｔ ）メモリを
構成することも出来る。
読出しを行なうことが出来る半導体メモリ装置の要部を
示している。実施例には図面の都合上１ビツト分のメモ
リしか畳かれていないが、通常は２ｎビツトｘ ２”ビ
ット（落およびルは自然数）の構成のメモリセルアレイ
となっており、アドレス信号によりメモリセルアレイの
中から１ビツトのメモリセルを選択して書き込みあるい
は読出しな行なう。例えば、本実施例について見ると査
き込みアドレスに対応して、入力端子３８および２３を
選択することにより、メモリセル４３に対して書き込み
が行なわれる。この時メモリセル４６および、ワード線
１１に接続されているすべてのメモリセルにはメモリセ
ル電流が流れることになる。読み出し時には、読み出し
アドレスに対応して、入力端子３９および２８を選択す
ることにより、メモリセル４３からの読出しが行なわれ
る。この時メモリセル電流はビット線１５および１７で
はなく、共通データ嶽２６および２７の負荷６３あるい
は３４から流れるために、ワード線１８に接続しである
他のメモリセルには流れることはない。以上の誉き込み
および読み出し動作は、互いに非同期で行なうことが出
来、例えば、書き込みアドレス、読出しアドレスをそれ
ぞれ独立したカウンタを用いて発生させれば、ＦＩＦＯ
（Ｆｉｒｓｔ １ｎ−Ｆｉｒｓｔ ｏｕｔ ）メモリを
構成することも出来る。
次に第２図、第３図、第４図を用い℃本発明の別の実施
例について説明する。
例について説明する。
第２図、第３図および第４図はそれぞれ別個の本発明の
実施例の要部である。第２図、第３図。
実施例の要部である。第２図、第３図。
第４図において、第１図と同一の番号は同一のものを表
わしている。
わしている。
第２図においては第１図と比べて、検出用ＭＯ５１２お
よび１３とＭＯＳスイッチ１４および１６との直列接続
の順序が逆になっている他は全く同一構成となっており
、メモリセル電流低減の効果は変わりない。
よび１３とＭＯＳスイッチ１４および１６との直列接続
の順序が逆になっている他は全く同一構成となっており
、メモリセル電流低減の効果は変わりない。
第３図においては、第１図と比べて検出用のＭＯＳ １
５ 、 ＭＯＳスイッチ１６および読出しのビット線１
７が省略されており、メモリセルから読出す信号が正相
、逆相の２糧の信号ではなく、１種の信号となる。この
ため３６のセンスアンプに差動アンプを用いることが困
難であり、高速読出しには不向きであるが、ビット線お
よびＭＯＳＦＥＴを少なく出来るため、メモリ装置の小
形化およびメモリセル電流の低減には適した構成となっ
ている。
５ 、 ＭＯＳスイッチ１６および読出しのビット線１
７が省略されており、メモリセルから読出す信号が正相
、逆相の２糧の信号ではなく、１種の信号となる。この
ため３６のセンスアンプに差動アンプを用いることが困
難であり、高速読出しには不向きであるが、ビット線お
よびＭＯＳＦＥＴを少なく出来るため、メモリ装置の小
形化およびメモリセル電流の低減には適した構成となっ
ている。
第４図は、第６図と検出用ＭＯ５１２とＭＯＳスイッチ
１４の接続が逆となっている他は同一であり同一の特徴
を有している。
１４の接続が逆となっている他は同一であり同一の特徴
を有している。
本発明によれば、読み出し動作に伴なうメモリセル電流
を大幅に減らすことが出来るために、半導体メモリ装置
全体での消費電力を低減出来る効果がある。また、読み
出し系はどの様なタイミングで動作してもメモリセル内
の情報を反転させることがないため、読み出し系のタイ
ミング設計が容易になる効果がある。
を大幅に減らすことが出来るために、半導体メモリ装置
全体での消費電力を低減出来る効果がある。また、読み
出し系はどの様なタイミングで動作してもメモリセル内
の情報を反転させることがないため、読み出し系のタイ
ミング設計が容易になる効果がある。
第１図は本発明の一実施例の要部を示す回路図第２図は
本発明の別の実施例の要部を示す回路図第３図は本発明
のまた別の実施例の要部を示す回路図、第４図は本発明
のまた別の実施例の要部な示す回路図である。 ５．６・・・・・・・・・・川・・インバータ１２．１
３・・・・・・・・・・・・検出用ＭＯＳＦＥＴ７．８
，１４．１６・・・ＭＯＳスイッチ１１．１８・・・・
・・・叩・ワード線７（″ 代理人 弁理士 小 川 勝 男゛ ２３ Ｚ５ ｚｂ ｔ’ｔ
ｙｂ５Ｖ〒２図 〒３図 凭４図
本発明の別の実施例の要部を示す回路図第３図は本発明
のまた別の実施例の要部を示す回路図、第４図は本発明
のまた別の実施例の要部な示す回路図である。 ５．６・・・・・・・・・・川・・インバータ１２．１
３・・・・・・・・・・・・検出用ＭＯＳＦＥＴ７．８
，１４．１６・・・ＭＯＳスイッチ１１．１８・・・・
・・・叩・ワード線７（″ 代理人 弁理士 小 川 勝 男゛ ２３ Ｚ５ ｚｂ ｔ’ｔ
ｙｂ５Ｖ〒２図 〒３図 凭４図
Claims (1)
- 【特許請求の範囲】 １、第１および第２の２個のインバータより成り第１の
インバータの出力を第２のインバータの入力に接続し、
第２のインバータの出力を第１のインバータの入力に接
続したフリップフロップと、該フリップフロップに対し
て１ｂｉｔの情報の書き込みあるいは読み出しを行なう
ための第１および第２のビット線から成る第１のビット
線対と、該第１のインバータの出力と該第１のビット線
とを接続する第１のスイッチと、該第２のインバータの
出力と該第２のビット線とを接続する第２のスイッチと
、該第１および第２のスイッチを制御する第１のワード
線とからなるメモリセルを有する半導体メモリ装置にお
いて、該フリップフロップの情報の読み出しを行なうた
めの検出用ＭＯＳＦＥＴと、読出し用のワード線により
制御するＭＯＳスイッチとを直列に読出し用ビット線と
電圧源との間に接続する手段を具備するメモリセルを有
することを特徴とする半導体メモリ装置。 ２、特許請求の範囲第１項に記載の半導体メモリ装置に
おいて、 該フリップフロップの情報の読出しを行なうための検出
用ＭＯＳＦＥＴと、読出し用のワード線により制御する
ＭＯＳスイッチとを直列に、読出し用ビット線と電圧源
との間に接続する手段が、第３および第４のビット線か
ら成る第２のビット線対と、該フリップフロップの情報
を検出するために、該第１のインバータの出力にゲート
を接続した第１の検出用ＭＯＳＦＥＴと、同じく第２の
インバータの出力にゲートを接続した第２の検出用ＭＯ
ＳＦＥＴと、該第１および第２のＭＯＳＦＥＴのソース
を電源電位あるいは接地電位に接続する手段と、該第１
の検出用ＭＯＳＦＥＴのドレインと該第３のビット線と
を接続する第３のスイッチと、該第２の検出用ＭＯＳＦ
ＥＴのドレインと該第４のビット線とを接続する第４の
スイッチと、該第３および第４のスイッチを制御する第
２のワード線とから成ることを特徴とする半導体メモリ
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62037927A JPS63205890A (ja) | 1987-02-23 | 1987-02-23 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62037927A JPS63205890A (ja) | 1987-02-23 | 1987-02-23 | 半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63205890A true JPS63205890A (ja) | 1988-08-25 |
Family
ID=12511186
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62037927A Pending JPS63205890A (ja) | 1987-02-23 | 1987-02-23 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63205890A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01251384A (ja) * | 1988-03-30 | 1989-10-06 | Nec Ic Microcomput Syst Ltd | 半導体記憶装置 |
| JPH0485788A (ja) * | 1990-07-27 | 1992-03-18 | Toshiba Corp | 多ポートキャッシュメモリ |
| JPH04163790A (ja) * | 1990-10-29 | 1992-06-09 | Nec Corp | 半導体スタチックメモリ |
| WO2008032549A1 (fr) * | 2006-09-13 | 2008-03-20 | Nec Corporation | Dispositif de stockage semiconducteur |
| JP2010146676A (ja) * | 2008-12-22 | 2010-07-01 | Toshiba Corp | 半導体記憶装置 |
| US7839697B2 (en) | 2006-12-21 | 2010-11-23 | Panasonic Corporation | Semiconductor memory device |
| US8164938B2 (en) | 2009-05-25 | 2012-04-24 | Panasonic Corporation | Semiconductor memory device |
| WO2015001722A1 (ja) * | 2013-07-02 | 2015-01-08 | パナソニック株式会社 | 半導体記憶装置 |
-
1987
- 1987-02-23 JP JP62037927A patent/JPS63205890A/ja active Pending
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01251384A (ja) * | 1988-03-30 | 1989-10-06 | Nec Ic Microcomput Syst Ltd | 半導体記憶装置 |
| JPH0485788A (ja) * | 1990-07-27 | 1992-03-18 | Toshiba Corp | 多ポートキャッシュメモリ |
| JPH04163790A (ja) * | 1990-10-29 | 1992-06-09 | Nec Corp | 半導体スタチックメモリ |
| WO2008032549A1 (fr) * | 2006-09-13 | 2008-03-20 | Nec Corporation | Dispositif de stockage semiconducteur |
| US7948787B2 (en) | 2006-12-21 | 2011-05-24 | Panasonic Corporation | Semiconductor memory device |
| US7839697B2 (en) | 2006-12-21 | 2010-11-23 | Panasonic Corporation | Semiconductor memory device |
| US8077530B2 (en) | 2006-12-21 | 2011-12-13 | Panasonic Corporation | Semiconductor memory device |
| JP2010146676A (ja) * | 2008-12-22 | 2010-07-01 | Toshiba Corp | 半導体記憶装置 |
| US8164938B2 (en) | 2009-05-25 | 2012-04-24 | Panasonic Corporation | Semiconductor memory device |
| WO2015001722A1 (ja) * | 2013-07-02 | 2015-01-08 | パナソニック株式会社 | 半導体記憶装置 |
| CN105340018A (zh) * | 2013-07-02 | 2016-02-17 | 株式会社索思未来 | 半导体存储装置 |
| US9373389B2 (en) | 2013-07-02 | 2016-06-21 | Socionext Inc. | Semiconductor memory device |
| JPWO2015001722A1 (ja) * | 2013-07-02 | 2017-02-23 | 株式会社ソシオネクスト | 半導体記憶装置 |
| CN105340018B (zh) * | 2013-07-02 | 2018-05-08 | 株式会社索思未来 | 半导体存储装置 |
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