JP2972297B2 - 半導体集積回路装置 - Google Patents

半導体集積回路装置

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JP2972297B2 JP2217017A JP21701790A JP2972297B2 JP 2972297 B2 JP2972297 B2 JP 2972297B2 JP 2217017 A JP2217017 A JP 2217017A JP 21701790 A JP21701790 A JP 21701790A JP 2972297 B2 JP2972297 B2 JP 2972297B2
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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、スタティック型ランダムアクセスメモリ回
路装置の如き半導体集積回路装置に関する。
〔従来の技術〕
従来のメモリ回路装置は、1987 ISSCC（IEEE Intern
ational Solid−State Circuits Conference）Digest o
f Technical Papers pp.260−261、および1985 ISSCC D
igest of Technical Papers pp.58−59に記載のよう
に、ビット線（あるいはデータ線）の負荷であるＮチャ
ネルMOSトランジスタを、ライト・イネーブル信号の反
転信号である▲▼信号あるいは▲▼信号から生
成されるパルス信号により導通あるいは非導通状態に制
御し、メモリセル情報書き込み後のビット線電位レベル
のリカバリーを行なっている。
また、従来のメモリ回路装置においては、第４図に示
すように、信号φＬによりトランスファーゲートMOSト
ランジスタQ59〜Q52が導通状態とすることにより、セン
スアンプ出力データD,をラッチ回路10と出力バッファ
20とに伝達する。
〔発明が解決しようとする課題〕
第４図の従来のラッチ方式では、データバス信号D,
によってラッチ回路10のラッチ情報を反転させるため
に、データバス信号D,に十分な電位差を生じた後に、
パスゲートQ50〜Q52を導通させる必要がある。すなわ
ち、ラッチ回路10に保持されている保持情報よりデータ
バス信号D,の入力情報（センスアンプ出力信号）が優
った時点で、パスゲートQ50〜Q52を導通させる必要があ
る。さもなければ、保持情報によって、データバスの入
力情報が破壊される危険性があることが本発明者等の検
討により明らかとされた。
また、第４図の従来のラッチ方式では、パスゲートQ
50〜Q52を導通させた後ラッチ情報を反転する時に、古
い保持情報による新しい反転入力情報への影響のため、
データバス信号D,の電位差が一時的に減少することと
なる。このために、出力バッファ20にデータバス信号が
到達するのが遅れ、アクセス時間に遅延を生じるという
問題があることも本発明者等の検討により明らかとされ
た。
上記両技術文献に記載された従来技術では、メモリの
高集積化に伴ってビット線容量が増加すると、メモリセ
ル情報の書き込み後のビット線電位レベルのリカバリー
に時間がかかるようになり、アクセス時間の遅延あるい
はメモリセル情報の破壊を生ずるという問題があること
も本発明者等の検討により明らかとされた。
従って、本発明の目的は、センス増幅出力信号を出力
バッファに伝達するためのデータバス上にラッチ回路を
設置したことに帰因するアクセス時間の遅延を低減する
ことにある。
また、本発明の他の目的は、メモリセル情報の書き込
み後のビット線電位レベルのリカバリーを急速に行な
い、アクセス時間の遅延を低減することにある。
〔課題を解決するための手段〕
本発明の代表的な実施形態によれば、センスアンプ出
力が伝達されるデータバス信号をラッチ回路を迂回して
後段回路（出力バッファあるいは３段目センスアンプ）
の入力に伝達するためのパスが配置される。また、セン
スアンプ出力が伝達されるデータバスとラッチ回路の入
力との間にパスゲートを配置し、ラッチ回路の出力と後
段回路の入力との間にパスゲートを配置する。従って、
入力側パスゲートと出力側パスゲートとを介してラッチ
回路がデータバス、迂回パスもしくは後段回路の入力と
接続される。また、ラッチ回路と出力側パスゲートとの
間に入力から出力への一方向性信号伝達回路としてのCM
OSインバータを設け、ラッチ回路の出力を増幅するとと
もに出力側パスゲートからのラッチ回路へのノイズの誤
書きこみを防止するものである。
〔作用〕
本発明の好適な実施形態によれば、ビット線b,間に
MOSトランジスタを接続することにより、書き込み信号
▲▼の立上りエッジで発生したパルス信号で上記MO
Sトランジスタを導通させるものである。従って、高電
位ビット線から低電位ビット線に電流が流れるので、低
電位ビット線の電位が急速に上昇するので、書き込みサ
イクルから読み出しサイクルに変化したときにアクセス
時間の遅延が低減される。
従って、データバスに伝達されたセンス増幅器の出力
信号は、ラッチ回路を迂回して出力バッファあるいは３
段目センスアンプに伝達される。さらに、センスアンプ
からのメモリセル読み出し情報がデータバスを通して出
力バッファあるいは３段目センスアンプに伝達した後、
信号スルー状態となった入力側パスゲートを介してメモ
リセル読み出し情報がラッチ回路へ書き込まれる。その
後、信号スルー状態となった出力側パスゲートを介して
ラッチ回路の格納情報が出力バッファあるいは３段目セ
ンスアンプに伝達される。
この時点以降で、ラッチ回路の格納情報によって出力
バッファあるいは３段目センスアンプの電位が確定され
るので、メモリセルからの読み出し情報を増幅してデー
タバスに伝達するための初段センスアンプおよび２段目
センスアンプを非活性状態もしくは低利得・低消費電力
動作状態に制御されることができ、半導体集積回路の消
費電力を大幅に削減することができる。
また、ラッチ回路を迂回したパスを介してメモリセル
読み出し情報が出力バッファあるいは３段目センスアン
プに早期に伝達されるため、ラッチ回路を設置したこと
に帰因するアクセス時間の遅延が低減されることができ
る。
また、ビット線b,間に接続されたMOSトランジスタ
は、書き込み信号▲▼の立上りエッジで発生された
パルス信号▲▼により導通し、高電位ビット
線から低電位ビット線へ電流を流せしめる。従って、低
電位ビット線の電位が急速に上昇するので、書き込みサ
イクルから読み出しサイクルに変化したときにアクセス
時間の遅延が低減される。
本発明のその他の目的と特徴は、下記の実施例から明
らかとなろう。
〔実施例〕
実施例の回路構成 以下、本発明の一実施例を第１図（Ａ），（Ｂ）によ
り説明する。
第１図（Ａ）では複数のメモリセルはSRAM（スタティ
ック型ランダムアクセスメモリ）のメモリセルであり、
ワード選択線WORD−1,WORD−２のいずれかを“1"レベル
（選択レベル）とすると、選択されたメモリセルから相
補読み出し信号が一対のビット線b,に読み出される。
ＮチャネルMOSトランジスタQ1,Q2,Q3,Q4,Q5とＰチャ
ネルMOSトランジスタQ6,Q7,Q8とは一対のビット線b,
の負荷である。書き込みサイクルでは、信号LCは“0"レ
ベルとされ、信号▲▼は“1"レベルとされる
ので、ＮチャネルMOSトランジスタQ3,Q4は非導通とな
り、ＰチヤネルMOSトランジスタQ6,Q7,Q8も非導通とな
る。従って、導通となるビット線負荷MOSトランジスタ
はQ1,Q2のみとなり、“0"レベルを書きこまれるビット
線に流れる電流を減少させることができる。
次に、読み出しサイクルでは、第２図のタイミング図
に示すように▲▼信号が“0"レベルから“1"レベル
に変化した後、LC信号が“1"レベルとなるので、Ｎチャ
ネルMOSトランジスタQ3,Q4が導通する。また▲▼信
号の立上りを検出して、所定期間に“0"レベルを保持す
るパルス信号を▲▼に発生して、Ｐチャネル
MOSトランジスタQ6,Q7,Q8がこの所定期間に導通する。
今、一例として、第３図に示すように、ひとつのメモ
リセルへ情報の書き込み後ビット線ｂが“1"レベルとな
っており、ビット線が“0"レベルとなっている場合を
想定する。このように書き込み直後はビット線b,の電
位差が大きく開いているが、書き込み後の読み出しサイ
クルの初期の期間ではQ4,Q7が導通する。従って、Q4お
よびQ5,Q7を通してビット線が急速に充電されるの
で、ビット線の電位が急速に立上る。同時に、Q8が導
通することによりビット線、b,がショートされ、さら
に急速にビット線b,の電位が等しくなる。このように
して、書き込み後のビット線b,の電位レベルの回復が
すみやかに達成される。
ＮチャネルMOSトランジスタQ9,Q92はＹアドレス選択
信号Ｙ−SWにより導通し、電源電圧が高電圧から低電圧
へ変動した時に、ビット線の電荷を引き抜きメモリセル
情報の読み出しに遅延が生じないようにする。
ＮチャネルMOSトランジスタQ10,Q13とＰチャネルMOS
トランジスタQ11,Q12とは、ビット線b,とコモンデー
タ線CD,▲▼を接続するパスゲートを構成する。
Q14はＰチャネルMOSトランジスタであり、Q15,Q16,Q
17,Q18,Q19,Q20,Q21,Q22,Q23,Q24はＮチャネルMOSトラ
ンジスタである。特に、Q14,Q15はコモンデータ線CD,▲
▼のイコライズMOSトランジスタ、Q16,Q17はコモン
データ線レベルを定めるMOSトランジスタ、Q18,Q19,
Q20,Q21,Q22はイコライズパルス信号φCDQMにより導通
し、書き込み後のコモンデータ線電位レベルの回復を行
なう。
また、ＮチャネルMOSトランジスタQ23,Q24は、相補入
力信号Di,▲▼をメモリセルに書き込むためのパス
トランジスタである。
Q25,Q26,Q27,Q28はＰチャネル負荷MOSトランジスタ、
Q29,Q30,Q31,Q32,Q33はＮチャネル差動MOSトランジスタ
であり、これらのトランジスタにより初段のセンスアン
プ（並列カレントミラー型アンプ）を構成する。
第２図に示すように制御信号 が高レベルの期間で、この初段センスアンプは活性状態
に制御され、高利得で信号増幅を実行する。他の期間で
は、この初段センスアンプは非活性状態もしくは低利得
・低消費電力動作状態に制御される。
ＰチャネルMOSトランジスタQ51,Q52は、この初段セン
スアンプが非活性状態になった時に、初段センスアンプ
の出力レベルS1,▲▼をVccレベルに固定する役割を
もつ。また、ＰチャネルMOSトランジスタQ34とＮチャネ
ルMOSトランジスタQ35とは、初段センスアンプ出力S1,
▲▼のイコライズ・トランジスタの役割を有する。
Q36,Q37はクロス・カップル接続されたＰチャネル負
荷MOSトランジスタであり、Q38,Q39,Q40はＮチャネル差
動MOSトランジスタであり、これらは２段目センスアン
プ（ＰチャネルMOS正帰還型アンプ）を構成する。
また第２図に示すように制御信号 が高レベルの期間で、この２段目センスアンプは活性状
態に制御され、高利得で信号増幅を実行する。他の期間
では、この２段目センスアンプは非活性状態もしくは低
利得・低消費電力動作状態に制御される。
一方、ＰチャネルMOSトランジスタQ41とＮチャネルMO
SトランジスタQ42とは、２段目センスアンプ出力S2,▲
▼のイコライズ・トランジスタである。
また、ＰチャネルMOSトランジスタQ43,Q44とＮチャネ
ルMOSトランジスタQ45,Q46とは、２段目センスアンプ出
力S2,▲▼をデータバスD,に接続するパスゲート
を構成する。一方、ＰチャネルMOSトランジスタQ47とＮ
チャネルMOSトランジスタQ48とは、パスゲートQ43〜Q46
の近傍に配置されるデータバスD,のイコライズMOSト
ランジスタである。
さらに、第１図（Ｂ）中で、ＰチャネルMOSトランジ
スタQ49とＮチャネルMOSトランジスタQ50とは、データ
バスD,のイコライズ・トランジスタである。また、Ｐ
チャネルMOSトランジスタQ53,Q54とＮチャネルMOSトラ
ンジスタQ55,Q56とは、データバスD,からラッチ回路
の入力へ信号を伝達するための入力パスゲートを構成す
る。
ＰチャネルMOSトランジスタQ57,Q58とＮチャネルMOS
トランジスタQ59,Q60とは、第１図（Ａ）に示したセン
スアンプが非活性状態もしくは低利得・低消費電力動作
状態になった後にデータバスD,の出力データを保持す
るためのラッチ回路を構成する。
ＰチャネルMOSトランジスタQ61,Q62とＮチャネルMOS
トランジスタQ63,Q64とは、上述のラッチ回路によって
ラッチされたデータを後述する後段出力バッファの入力
へ伝達するためのパスゲートを構成する。一方、INV5,I
NV6は、パスゲートQ61〜Q64の出力側からラッチ回路へ
の雑音等の誤書き込み防止用のCMOSインバータである。
即ち、CMOSインバータINV5,INV6はその出力からその出
力への信号伝達は可能であるが、逆方向の信号伝達は当
然不可能である。従って、パスゲートQ61〜Q64の出力側
の雑音等がラッチ回路Q57,Q58,Q59,Q60の入力へ伝達さ
れることがない。一方、ＰチャネルMOSトランジスタ
Q65,Q66,Q67は、書き込みサイクル時にデータバスD,
の電位レベルを等しくVCC電位にする役割をもつ。
クロス・カップル接続されたＰチャネル負荷MOSトラ
ンジスタQ68,Q69と、Ｎチャネル差動MOSトランジスタQ
70,Q71と、Ｎチャネル定電流源MOSトランジスタQ72と
は、３段目のセンスアンプ（メインアンプ）を構成す
る。
第２図に示すように制御信号φMAが高レベルの期間
で、この３段目のセンスアンプは活性状態に制御され、
高利得で信号増幅を実行する。他の期間では、３段目の
センスアンプは非活性状態もしくは低利得・低消費電力
の動作状態に制御される。
一方、この３段目センスアンプが非活性となった時
に、ＰチャネルMOSトランジスタQ73,Q74は、センスアン
プ出力DM,Ｍの電位レベルをVccに固定する役割を有す
る。また、ＰチャネルMOSトランジスタQ75、Ｎチャネル
MOSトランジスタQ76とは、３段目センスアンプ出力DM,
Ｍのイコライズ・トランジスタである。さらに、Ｐチ
ャネルMOSトランジスタQ77,Q78とＮチャネルMOSトラン
ジスタQ79,Q80とはNORゲートを構成するとともに、これ
らは“1"レベルを出力するための出力トランジスタ（Ｎ
チャネルMOSトランジスタ）Q89のゲートを駆動する。Ｐ
チャネルMOSトランジスタQ81,Q82とＮチャネルMOSトラ
ンジスタQ83,Q84とはNORゲートを構成するとともに、こ
れらは“0"レベルを出力するための出力トランジスタ
（ＮチャネルMOSトランジスタ）Q90のゲートを駆動す
る。ＰチャネルMOSトランジスタQ85,Q86とＮチャネルMO
SトランジスタQ87,Q88とは、NORゲートを構成するとと
もに、これらは“1"レベル出力時に比較的大きな出力電
流を供給するためのNPNバイポーラ・トランジスタQ91の
ベースを駆動する。
第２図のように制御信号DOCが高レベルとなると、CMO
SインバータINV9の出力は低レベルとなる。従って、三
つのNOR回路のＰチャネルMOSトランジスタQ77,Q81,Q85
は導通状態とされ、ＮチャネルMOSトランジスタQ80,
Q84,Q88は非導通状態とされるので、三つの出力トラン
ジスタQ89,Q90,Q91はメモリセルからの読み出し情報に
応答したデータ出力Doutを端子I/Oに発生する。制御信
号DOCが低レベルの期間は、三つのNOR回路のＮチャネル
MOSトランジスタQ77,Q81,Q85は非導通状態とされ、Ｎチ
ャネルMOSトランジスタQ80,Q84,Q88は導通状態とされる
ので、三つの出力トランジスタQ89,Q90,Q91は非導通状
態となる。従って、端子I/Oは高インピーダンス状態
（フローティング状態）となる。
一方、データの書き込みモードは、端子I/Oはデータ
入力端子として働き、端子I/Oのデータ入力信号に応答
した相補データ信号Di,ｉをデータ入力バッファ（Din
バッファ）が発生し、この相補データ信号Di,ｉはラ
ッチ回路とコモンデータ線CD,▲▼に供給される。
実施例の回路動作 次に、第２図，第３図を参照しながら、第１図
（Ａ），（Ｂ）のセンスアンプ回路およびラッチ回路の
メモリセル情報の読み出し動作について説明する。
第１図（Ａ）の２本のワード線WORD−1,WORD−２の電
位レベルが第２図のように切換わる前に制御信号 が電源電圧VCCレベルとなるので、初段センスアンプの
出力線S1,▲▼に接続されたＰチャネルMOSトランジ
スタQ51,Q52が非導通状態とされ、また初段センスアン
プQ25〜Q28,Q29〜Q32,Q33が活性状態とされる。従っ
て、VCC電位に固定されていた初段センスアンプ出力SI,
▲▼の電位レベルが第３図のように次第に低下す
る。この時、まだ制御信号 がGNDレベル、制御信号 がVCCレベルであるので、Q34,Q35が導通しており、S1,
▲▼は同一電位レベルにある。
次に、他のメモリセルからのビット線b,への反転情
報の読み出し動作に応答して、第３図のようにコモンデ
ータ線CD,▲▼の電位レベルが切り換わった後、第
２図のように制御信号 がVcc電位、制御信号 がGND電位にされ、コモンデータ線DC,▲▼の電位差
を増幅した出力が第３図のように初段センスアンプS1,
▲▼に現われる。
第２図のように制御信号 がVcc電位になると、２段目のセンスアンプQ36〜Q39,Q
40が活性化され、引続き がGND電位、 がVcc電位になることにより、Q41,Q43によるイコライズ
が切れ、S1,▲▼信号を増幅した出力S2,▲▼が
第３図のように得られる。
第１図（Ｂ）においては以前の書き込みサイクルの▲
▼信号により、Q65,Q66,Q67が導通状態とされて
いたので、データバスD,はVCC電位にされた後、この
電位レベルを維持している。第２図のように制御信号φ
MPXがVcc電位レベルになると第１図（Ａ）のパスゲート
Q43,Q44,Q45,Q46が導通する。従って、２段目センスア
ンプ出力S2,▲▼がデータバスD,に現われる。第
１図（Ａ）のQ47,Q48は第３図に示したパルス信号 により導通状態とされ、第１図（Ｂ）のQ49,Q50は第３
図に示したパルス信号 により導通状態とされ、データバスD,がショートされ
る。従って、データバスD,は同電位に保たれる。第１
図（Ａ）のパスゲートQ43〜Q46が導通した直後に、制御
信号 が低レベルとなることによってこれらのショート用MOS
トランジスタQ47〜Q50は非導通状態とされる。かくし
て、レベル差が増大されている２段目センスアンプ出力
S2,▲▼信号は、データバスD,に伝達されること
ができる。
第１図（Ｂ）に示すようにデータバスD,に伝達され
た信号は、ラッチ回路Q57〜Q60を介さずにこのラッチ回
路を迂回するように配置されたパスを介して３段目セン
スアンプQ68〜Q70,Q71の入力に伝達される。
この３段目センスアンプの入力への信号伝達の以前に
は、第２図のように制御信号φMA信号がGND電位にされ
ていることにより、３段目センスアンプQ68〜Q70,Q71は
非活性状態にある。またQ73,Q74が導通状態にあるの
で、３段目センスアンプの出力DM,ＭはVCC電位に固定
される。この時、第２図のように制御信号φMAEQがVCC
電位とされているので、Q75,Q76が導通しDM,Ｍが同電
位になる。データバス信号が３段目センスアンプに到達
する直後に、第２図のように制御信号φMAがVCC電位に
され、３段目センスアンプが活性化される。また制御信
号φMAによってQ73,Q74が非導通とされ出力レベルDM,
Ｍの電位が低下してくる。次に、データバス信号が３段
目センスアンプに到達する直後に、第２図のように制御
信号φMAEQがGND電位とされる。従つて、Q75,Q76が非導
通となるので、３段目センスアンプによって増幅された
信号が出力DM,Ｍに現れる。この時、制御信号DOCは第
２図のようにVCC電位とされているので、出力バッファ
は出力DM,Ｍに応答したデータ出力Doutを第３図のよ
うに発生する。
この後、第１図（Ｂ）の回路において制御信号φLiN
が第２図のようにVCC電位とされ、パスゲートQ53〜Q56
が導通するので、Q57〜Q60で構成されるラッチ回路にデ
ータバスD,▲▼の信号が格納される。この時、データ
バスD,の電位差が一瞬小さくなるが、３段目センスア
ンプ出力DM,Ｍおよび出力バッファのデータ出力Dout
が確定した後なので、この電位差縮小はアクセス時間の
遅延にほとんど影響しない。次いで、制御信号φLOUTが
第２図のようにVCC電位にされるので、CMOSインバータI
NV5,INV6を介してラッチ回路の格納データによって３段
目センスアンプ出力DM,Ｍおよび出力バッファのデー
タ出力Doutの各電位レベルを維持する。ラッチ回路への
データ格納の後、制御信号φLiNは第２図のように直ち
にGND電位とされ、入力側パスゲートQ53〜Q56が非導通
とされるので、ノイズのラッチ回路への誤書き込みが防
止される。CMOSインバータINV5,INV6は、出力側パスゲ
ートQ61〜Q64が導通している間に、出力側パスゲートに
よるデータバスD,のノイズがラッチ回路へ誤書き込み
されることを防止する働きがある。
〔発明の効果〕
本発明によれば、データバス信号をラッチに格納する
ことが、アクセス時間の遅延ほとんどに影響しないの
で、高速のアクセス時間が実現できる。
本発明の好適な実施形態によれば、大容量・高集積の
SRAMにおいて一層困難になってきた書き込みサイクル直
後の低電位ビット線電位の回復が急速に行なわれ、高速
のアクセス時間が実現できる。
【図面の簡単な説明】 第１図（Ａ），（Ｂ）は本発明の一実施例を示す回路
図、 第２図および第３図は第１図（Ａ），（Ｂ）の実施例回
路の動作を説明するための動作波形図、 第４図は従来技術を示す回路図である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 本城 繁 東京都小平市上水本町５丁目20番１号 株式会社日立製作所半導体設計開発セン タ内 (72)発明者 中村 英明 東京都小平市上水本町５丁目20番１号 日立超エル・エス・アイ・エンジニアリ ング株式会社内 (56)参考文献 特開 昭61−267993（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G11C 11/40 - 11/419

Claims (29)

    (57)【特許請求の範囲】
  1. 【請求項１】複数のメモリセルと、 上記複数のメモリセルのうち選択されたメモリセルから
    読み出された信号を増幅し、相補出力信号として出力す
    る第１のセンス増幅器と、 上記第１のセンス増幅器からの相補出力信号を保持する
    ラッチ回路と、 上記ラッチ回路の相補出力信号を受ける第２のセンス増
    幅器と、 上記第２のセンス増幅器の相補出力信号を受ける出力バ
    ッファと、 上記第１のセンス増幅器と上記ラッチ回路の間に接続さ
    れた第１のパスゲートと、 上記ラッチ回路と該第２のセンス増幅器の間に接続され
    た第２のパスゲートと、 上記第１のセンス増幅器の出力信号を上記第２のセンス
    増幅器へ、上記第１のパスゲート及び上記ラッチ回路及
    び上記第２のパスゲートを迂回して、直接伝送する信号
    経路とを有し、 上記信号経路は上記第１のセンス増幅器と上記第２のセ
    ンス増幅器とを、間に他の要素が入ることなく、直接接
    続してなり、 上記第１のセンス増幅器の相補出力信号は上記信号経路
    を通じて上記第２のセンス増幅器の相補入力に直接伝送
    され、上記出力バッファは上記第１のセンス増幅器の相
    補出力に応じて出力信号を発生し、その後上記第１のパ
    スゲート及び上記第２のパスゲートはそれぞれ導通状態
    となり、上記第１のセンス増幅器は非活性状態にされる
    よう構成されたことを特徴とする半導体集積回路装置。
  2. 【請求項２】上記第１のパスゲートは、上記第１のパス
    ゲート及び上記第２のパスゲートが導通状態とされた後
    に非導通状態に制御されるよう構成されたことを特徴と
    する請求項１に記載の半導体集積回路装置。
  3. 【請求項３】上記ラッチ回路は、一対のインバータ回路
    を有する正帰還回路により構成され、 上記ラッチ回路と上記第２のパスゲートの間には、信号
    を一方向にのみ伝送する回路が接続されてなることを特
    徴とする請求項２に記載の半導体集積回路装置。
  4. 【請求項４】上記一対のインバータ回路と上記信号を一
    方向にのみ伝達する回路はCMOSインバータにより構成さ
    れることを特徴とする請求項３に記載の半導体集積回路
    装置。
  5. 【請求項５】上記第１のセンス増幅器は、 上記第１のセンス増幅器が受ける相補信号に応答する一
    対の差動トランジスタと、 上記一対の差動トランジスタの出力に接続され、そのゲ
    ート電極とドレイン電極とが交差接続された第１及び第
    ２の負荷用MOSトランジスタと、 上記一対の差動トランジスタの出力の間に接続され、第
    １の制御信号により制御される第１のスイッチング手段
    とを有することを特徴とする請求項４に記載の半導体集
    積回路装置。
  6. 【請求項６】上記複数のメモリセルは一対のビット線に
    接続されるとともに、 そのソースドレイン経路が上記一対のビット線に接続さ
    れたイコライズ用MOSトランジスタを有し、 上記イコライズ用MOSトランジスタのゲート電極には書
    き込み信号の終わりに応答して所定期間発生されるパル
    ス信号が供給され、前記所定期間上記コライズ用MOSト
    ランジスタが導通状態とされるよう構成されたことを特
    徴とする請求項１に記載の半導体集積回路装置。
  7. 【請求項７】上記第１のパスゲートは、上記第１のパス
    ゲート及び上記第２のパスゲートが導通状態とされた後
    に非導通状態に制御されるよう構成されたことを特徴と
    する請求項６に記載の半導体集積回路装置。
  8. 【請求項８】上記ラッチ回路は、一対のインバータ回路
    を有する正帰還回路により構成され、 上記ラッチ回路と上記第２のパスゲートの間には、信号
    を一方向にのみ伝送する回路が接続されてなることを特
    徴とする請求項７に記載の半導体集積回路装置。
  9. 【請求項９】上記一対のインバータ回路と上記信号を一
    方向にのみ伝達する回路はCMOSインバータにより構成さ
    れることを特徴とする請求項８に記載の半導体集積回路
    装置。
  10. 【請求項１０】上記第１のセンス増幅器は、 上記第１のセンス増幅器が受ける相補信号に応答する一
    対の差動トランジスタと、 上記一対の差動トランジスタの出力に接続され、そのゲ
    ート電極とドレイン電極とが交差接続された第１及び第
    ２の負荷用MOSトランジスタと、 上記一対の差動トランジスタの出力の間に接続され、第
    １の制御信号により制御される第１のスイッチング手段
    とを有することを特徴とする請求項９に記載の半導体集
    積回路装置。
  11. 【請求項１１】一対の出力端子を有する第１の増幅回路
    と、 一対の入力端子及び一対の出力端子を有するラッチ回路
    と、 一対の入力端子及び一対の出力端子を有する第２の増幅
    回路と、 出力バッファ回路と、 信号経路とを有し、 上記第１の増幅回路の一対の出力端子と上記ラッチ回路
    の一対の入力端子とは、第１のスイッチ手段を介して、
    それぞれ電気的に接続され、 上記ラッチ回路の一対の出力端子と上記第２の増幅回路
    の一対の入力端子とは、第２のスイッチ手段を介して、
    それぞれ電気的に接続され、 上記出力バッファ回路は、上記第２の増幅回路の一対の
    出力端子から出力される信号に対応した信号を出力する
    よう構成され、 上記信号経路は上記第１の増幅回路の一対の出力端子と
    上記第２の増幅回路の一対の入力端子とをそれぞれ電気
    的に接続するよう配置されたことを特徴とする半導体集
    積回路装置。
  12. 【請求項１２】上記ラッチ回路の一対の入力端子と一対
    の出力端子とは共通の端子であることを特徴とする請求
    項11に記載の半導体集積回路装置。
  13. 【請求項１３】上記信号経路は上記第１の増幅回路の一
    対の出力端子の信号を、上記ラッチ回路を迂回して、上
    記第２の増幅回路の一対の入力端子に供給するよう構成
    されたことを特徴とする請求項11に記載の半導体集積回
    路装置。
  14. 【請求項１４】上記第２の増幅回路は、上記信号経路を
    介して信号を受けた後、上記第２のスイッチ手段が導通
    状態となることにより上記ラッチ回路からの信号をも受
    けるよう構成されたことを特徴とする請求項13に記載の
    半導体集積回路装置。
  15. 【請求項１５】上記半導体集積回路装置はさらに複数の
    メモリセルを有し、 上記複数のメモリセルのうち選択されたメモリセルに記
    憶された情報に対応した信号が上記第１の増幅回路に入
    力されるよう構成され、 上記信号経路は、上記メモリセルの情報を読み出す期間
    においては、上記第２のスイッチ手段の導通／非導通に
    関わらず、上記第１の増幅回路の一対の出力端子からの
    信号を上記第２の増幅回路の一対の入力端子に伝送する
    よう構成されたことを特徴とする請求項11又は14の何れ
    かに記載の半導体集積回路装置。
  16. 【請求項１６】複数のメモリセルと、 上記複数のメモリセルのうち選択されたメモリセルに蓄
    積された情報に対応した信号が入力される第１の増幅回
    路と、 上記第１の増幅回路の相補出力信号を受け、保持するラ
    ッチ回路と、 上記ラッチ回路の相補出力信号を受け、増幅する第２の
    増幅回路と、 上記第１の増幅回路の相補出力信号の、上記ラッチ回路
    への伝達を制御する第１のスイッチ手段と、 上記ラッチ回路の相補出力信号の、上記第２の増幅回路
    への伝達を制御する第２のスイッチ手段と、 上記第１及び第２のスイッチ手段を迂回し、上記第１の
    増幅回路の相補出力信号を上記第２の増幅回路へ伝達す
    る信号経路と、 上記ラッチ回路の相補出力端子と上記第２の増幅回路の
    間に電気的に接続され、上記ラッチ回路から上記第２の
    増幅回路の一方向のみ信号を伝達する回路手段とを有す
    ることを特徴とする半導体集積回路装置。
  17. 【請求項１７】上記回路手段は、CMOSインバータにより
    構成されたことを特徴とする請求項16に記載の半導体集
    積回路装置。
  18. 【請求項１８】上記回路手段は、上記ラッチ回路の出力
    端子と上記第２のスイッチ手段との間にその入力端子と
    出力端子とが接続された一対のCMOSインバータ回路によ
    り構成されたことを特徴とする請求項16に記載の半導体
    集積回路装置。
  19. 【請求項１９】第１及び第２の入力端子と第１及び第２
    の出力端子とを有する第１の増幅回路と、 第３及び第４の入力端子と第３及び第４の出力端子とを
    有するラッチ回路と、 第５及び第６の入力端子と第５及び第６の出力端子とを
    有する第２の増幅回路と、 第１及び第２の信号経路とを有し、 上記第１の出力端子と上記第３の入力端子とは第１のス
    イッチ手段を介して電気的に接続され、上記第２の出力
    端子と上記第４の入力端子とは第２のスイッチ手段を介
    して電気的に接続され、 上記第３の出力端子と上記第５の入力端子とは第３のス
    イッチ手段を介して電気的に接続され、上記第４の出力
    端子と上記第６の入力端子とは第４のスイッチ手段を介
    して電気的に接続され、 上記第１の出力端子と上記第６の入力端子とは上記第１
    の信号経路により電気的に接続され、 上記第２の出力端子と上記第５の入力端子とは上記第２
    の信号経路により電気的に接続され、 さらに、上記第３の出力端子と上記第３のスイッチ手段
    の間には第１のインバータ回路が接続され、上記第４の
    出力端子と上記第４のスイッチ手段の間には第２のイン
    バータ回路が接続されてなることを特徴とする半導体集
    積回路装置。
  20. 【請求項２０】上記第３の入力端子及び上記第３の出力
    端子は共通の端子で構成され、上記第４の入力端子及び
    上記第４の出力端子は共通の端子で構成されてなること
    を特徴とする請求項19に記載の半導体集積回路装置。
  21. 【請求項２１】上記第１及び第２のインバータ回路はPM
    OSFET及びNMOSFETにより構成されるCMOSインバータであ
    ることを特徴とする請求項19に記載の半導体集積回路装
    置。
  22. 【請求項２２】上記半導体集積回路装置はさらに、 複数のメモリセルと出力バッファ回路とを有し、 上記第１及び第２の入力端子は、上記複数のメモリセル
    の内選択されたメモリセルの情報に対応した信号を受
    け、 上記出力バッファ回路は、上記第５及び第６の出力端子
    に接続され、上記メモリセルの情報に対応した信号を出
    力するよう構成されたことを特徴とする請求項19に記載
    の半導体集積回路装置。
  23. 【請求項２３】複数のメモリセルと、 上記メモリセルに記憶された情報に対応した相補出力信
    号を出力する第１の増幅回路と、 上記第１の増幅回路の相補出力信号をラッチするラッチ
    回路と、 上記ラッチ回路の相補出力信号を受け、相補出力信号を
    出力する第２の増幅回路と、 一対の迂回信号経路とを有し、 上記第１の増幅回路の相補出力信号は第１の一対の信号
    経路及び第１のスイッチ手段及び第２の一対の信号経路
    を介して上記ラッチ回路に入力されるよう構成され、 上記ラッチ回路の相補出力信号は第３の一対の信号経路
    及び第２のスイッチ回路及び第４の一対の信号経路を介
    して上記第２の増幅回路に入力されるよう構成され、 上記一対の迂回信号経路は、上記第１の増幅回路の相補
    出力信号を上記第２の増幅回路に、第１及び第２のスイ
    ッチ手段及び上記ラッチ回路を迂回して、供給するよう
    構成され、 かつ、上記一対の迂回信号経路には、上記一対の迂回信
    号経路の電位変動を選択的に抑制する回路手段が接続さ
    れてなることを特徴とする半導体集積回路装置。
  24. 【請求項２４】上記第２の一対の信号経路と上記第３の
    一対の信号経路とは共通の信号経路であることを特徴と
    する請求項23に記載の半導体集積回路装置。
  25. 【請求項２５】上記回路手段は、上記一対の迂回信号経
    路を電源電圧に接続するスイッチ手段を有することを特
    徴とする請求項23に記載の半導体集積回路装置。
  26. 【請求項２６】上記回路手段は、上記一対の迂回信号回
    路を短絡するスイッチ手段を有することを特徴とする請
    求項23又は25の何れかに記載の半導体集積回路装置。
  27. 【請求項２７】上記回路手段は、上記メモリセルへの情
    報書き込み時に、上記一対の迂回信号経路の電位変動を
    抑制するよう制御されることを特徴とする請求項26に記
    載の半導体集積回路装置。
  28. 【請求項２８】上記第１の一対の信号経路には、上記第
    １の一対の信号経路を短絡するスイッチ手段が接続され
    てなることを特徴とする請求項27に記載の半導体集積回
    路装置。
  29. 【請求項２９】上記第２の増幅回路の出力信号は、第５
    の一対の信号経路を介して出力バッファ回路に接続さ
    れ、 上記第５の一対の信号経路には、上記第５の一対の信号
    経路を短絡するスイッチ手段が接続されてなることを特
    徴とする請求項28に記載の半導体集積回路装置。
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