JP2905302B2 - 記憶装置の情報読出し回路 - Google Patents
記憶装置の情報読出し回路Info
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- JP2905302B2 JP2905302B2 JP4776691A JP4776691A JP2905302B2 JP 2905302 B2 JP2905302 B2 JP 2905302B2 JP 4776691 A JP4776691 A JP 4776691A JP 4776691 A JP4776691 A JP 4776691A JP 2905302 B2 JP2905302 B2 JP 2905302B2
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- Japan
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- circuit
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- memory cell
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Description
【０００１】
【産業上の利用分野】本発明は、記憶装置の情報読出し
回路に関し、特にＲＯＭ等の固体記憶装置において所謂
ダミーセル比較形センスアンプを用いてメモリセルの記
憶情報を読み出す情報読出し回路に関するものである。
回路に関し、特にＲＯＭ等の固体記憶装置において所謂
ダミーセル比較形センスアンプを用いてメモリセルの記
憶情報を読み出す情報読出し回路に関するものである。
【０００２】
【従来の技術】ＲＯＭ等の固体記憶装置において、その
情報データの読出しに用いられるセンスアンプは、メモ
リセルからビット線上に現れる微小電圧を検出するため
のものである。このセンスアンプとして、ダミーセル比
較形の回路構成のものが知られており、このダミーセル
比較形センスアンプを用いた従来の情報読出し回路の一
例を図３に示す。同図において、記憶の最小単位である
メモリセル１に対してダミーメモリセル２が設けられて
おり、このダミーメモリセル２は通常メモリトランジス
タを直列に２段接続することにより構成され、データ
“１”及び“０”のときのメモリセル１の出力の中間値
を参照電圧として出力する。メモリセル１及びダミーメ
モリセル２の各出力端と電源ＶDDとの間には、Ｐチャネ
ル形ＭＯＳトランジスタ（以下、Ｐ‐ＭＯＳと略記す
る）３，４が負荷として接続されている。メモリセル１
側のＰ‐ＭＯＳ３は、メモリセル１のデータ“０”，
“１”に応じてオン／オフし、ダミーメモリセル２側の
Ｐ‐ＭＯＳ４は常にオン状態にある。ただし、ダミーメ
モリセル２側のＰ‐ＭＯＳ４の相互（伝達）コンダクタ
ンスｇm は、メモリセル１側のＰ‐ＭＯＳ３のそれの半
分程度に設定されている。
情報データの読出しに用いられるセンスアンプは、メモ
リセルからビット線上に現れる微小電圧を検出するため
のものである。このセンスアンプとして、ダミーセル比
較形の回路構成のものが知られており、このダミーセル
比較形センスアンプを用いた従来の情報読出し回路の一
例を図３に示す。同図において、記憶の最小単位である
メモリセル１に対してダミーメモリセル２が設けられて
おり、このダミーメモリセル２は通常メモリトランジス
タを直列に２段接続することにより構成され、データ
“１”及び“０”のときのメモリセル１の出力の中間値
を参照電圧として出力する。メモリセル１及びダミーメ
モリセル２の各出力端と電源ＶDDとの間には、Ｐチャネ
ル形ＭＯＳトランジスタ（以下、Ｐ‐ＭＯＳと略記す
る）３，４が負荷として接続されている。メモリセル１
側のＰ‐ＭＯＳ３は、メモリセル１のデータ“０”，
“１”に応じてオン／オフし、ダミーメモリセル２側の
Ｐ‐ＭＯＳ４は常にオン状態にある。ただし、ダミーメ
モリセル２側のＰ‐ＭＯＳ４の相互（伝達）コンダクタ
ンスｇm は、メモリセル１側のＰ‐ＭＯＳ３のそれの半
分程度に設定されている。
【０００３】Ｐ‐ＭＯＳ３，４の各ゲートには、チップ
イネーブル信号ＣＥがインバータ５で反転されて印加さ
れる。このチップイネーブル信号ＣＥは、ＲＯＭからの
情報データの読出しを指令する情報読出し信号に基づい
て外部で生成され、情報データの読出し時に高レベル
（以下、“Ｈ”レベルと記す）となり、それ以外の期間
では低レベル（以下、“Ｌ”レベルと記す）となる。一
方、メモリセル１とダミーメモリセル２との出力レベル
の差を検出するために、差動アンプ構成のセンスアンプ
６が設けられている。このセンスアンプ６において、Ｐ
‐ＭＯＳからなる差動対トランジスタ７，８の各ゲート
がメモリセル１及びダミーメモリセル２の各出力端にそ
れぞれ接続され、差動対トランジスタ６，７のドレイン
共通接続点と電源ＶDDとの間にＰ‐ＭＯＳ９が接続され
ており、このＰ‐ＭＯＳ９がオンすることによりセンス
アンプ６が活性化（アクティブ）状態となる。Ｐ‐ＭＯ
Ｓ９のゲートには、先のチップイネーブル信号ＣＥがイ
ンバータ５で反転されて印加される。
イネーブル信号ＣＥがインバータ５で反転されて印加さ
れる。このチップイネーブル信号ＣＥは、ＲＯＭからの
情報データの読出しを指令する情報読出し信号に基づい
て外部で生成され、情報データの読出し時に高レベル
（以下、“Ｈ”レベルと記す）となり、それ以外の期間
では低レベル（以下、“Ｌ”レベルと記す）となる。一
方、メモリセル１とダミーメモリセル２との出力レベル
の差を検出するために、差動アンプ構成のセンスアンプ
６が設けられている。このセンスアンプ６において、Ｐ
‐ＭＯＳからなる差動対トランジスタ７，８の各ゲート
がメモリセル１及びダミーメモリセル２の各出力端にそ
れぞれ接続され、差動対トランジスタ６，７のドレイン
共通接続点と電源ＶDDとの間にＰ‐ＭＯＳ９が接続され
ており、このＰ‐ＭＯＳ９がオンすることによりセンス
アンプ６が活性化（アクティブ）状態となる。Ｐ‐ＭＯ
Ｓ９のゲートには、先のチップイネーブル信号ＣＥがイ
ンバータ５で反転されて印加される。
【０００４】次に、回路動作について説明する。ＲＯＭ
から情報データを読み出すときにはチップイネーブル信
号ＣＥが高レベルとなり、そのとき、メモリセル１がオ
フしていれば、即ちそのメモリセル１にデータが記憶さ
れていれば、メモリセル１側からダミーメモリセル２側
よりも高い電圧がセンスアンプ６に入力され、これによ
り出力ＯＵＴが“Ｈ”レベルとなる。一方、メモリセル
１がオンしていれば、即ちそのメモリセル１にデータが
記憶されていなければ、メモリセル１側からダミーメモ
リセル２側よりも低い電圧がセンスアンプ６に入力さ
れ、これにより出力ＯＵＴが“Ｌ”レベルとなる。情報
データの読出し期間以外では、チップイネーブル信号Ｃ
Ｅが“Ｌ”レベルとなることで回路の消費電力の低減化
が図られている。
から情報データを読み出すときにはチップイネーブル信
号ＣＥが高レベルとなり、そのとき、メモリセル１がオ
フしていれば、即ちそのメモリセル１にデータが記憶さ
れていれば、メモリセル１側からダミーメモリセル２側
よりも高い電圧がセンスアンプ６に入力され、これによ
り出力ＯＵＴが“Ｈ”レベルとなる。一方、メモリセル
１がオンしていれば、即ちそのメモリセル１にデータが
記憶されていなければ、メモリセル１側からダミーメモ
リセル２側よりも低い電圧がセンスアンプ６に入力さ
れ、これにより出力ＯＵＴが“Ｌ”レベルとなる。情報
データの読出し期間以外では、チップイネーブル信号Ｃ
Ｅが“Ｌ”レベルとなることで回路の消費電力の低減化
が図られている。
【０００５】
【発明が解決しようとする課題】ところで、ＲＯＭ等の
固体記憶装置の読出し時間は、その記憶装置の容量やセ
ンスアンプ６の能力によって異なることから、その時間
設定が非常に難しい。従って、上述した従来の情報読出
し回路では、読出し期間（“Ｈ”レベルの期間）が予め
一定時間に設定されたチップイネーブル信号ＣＥを用い
て情報データの読出し制御を行っていた。このため、出
力ＯＵＴが“Ｈ”又は“Ｌ”レベルになっても、チップ
イネーブル信号ＣＥがアクティブ（“Ｈ”レベル）の期
間は電流パスが存在し、その分だけ消費電流が多くなる
という問題点があった。
固体記憶装置の読出し時間は、その記憶装置の容量やセ
ンスアンプ６の能力によって異なることから、その時間
設定が非常に難しい。従って、上述した従来の情報読出
し回路では、読出し期間（“Ｈ”レベルの期間）が予め
一定時間に設定されたチップイネーブル信号ＣＥを用い
て情報データの読出し制御を行っていた。このため、出
力ＯＵＴが“Ｈ”又は“Ｌ”レベルになっても、チップ
イネーブル信号ＣＥがアクティブ（“Ｈ”レベル）の期
間は電流パスが存在し、その分だけ消費電流が多くなる
という問題点があった。
【０００６】そこで、本発明は、チップイネーブル信号
ＣＥをアクティブにする時間を極限まで短くすることに
より、最小限の消費電力で情報データの読出しを行える
ようにした記憶装置の情報読出し回路を提供することを
目的とする。
ＣＥをアクティブにする時間を極限まで短くすることに
より、最小限の消費電力で情報データの読出しを行える
ようにした記憶装置の情報読出し回路を提供することを
目的とする。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、カレントミラー構成を有し、制御信号に
基づいて活性化・非活性化され、差動信号のレベル差を
増幅してカレントミラー構成の一方の出力点から出力す
るセンスアンプを備え、その出力を読出しデータとして
出力する記憶装置の情報読出し回路において、センスア
ンプの動作を認識し、この認識に基づいて認識信号を出
力する認識回路と、情報読出し信号によりセンスアンプ
を活性化状態とし、上記認識信号によりセンスアンプを
非活性化状態とする上記制御信号を生成する制御信号生
成回路と、上記制御信号に基づいて制御され、センスア
ンプが非活性化状態とされる時に上記出力点を所定の電
位に固定するとともに、カレントミラー構成の両方の出
力点をイコライズする非活性化回路とを備えた構成を採
っている。
に、本発明は、カレントミラー構成を有し、制御信号に
基づいて活性化・非活性化され、差動信号のレベル差を
増幅してカレントミラー構成の一方の出力点から出力す
るセンスアンプを備え、その出力を読出しデータとして
出力する記憶装置の情報読出し回路において、センスア
ンプの動作を認識し、この認識に基づいて認識信号を出
力する認識回路と、情報読出し信号によりセンスアンプ
を活性化状態とし、上記認識信号によりセンスアンプを
非活性化状態とする上記制御信号を生成する制御信号生
成回路と、上記制御信号に基づいて制御され、センスア
ンプが非活性化状態とされる時に上記出力点を所定の電
位に固定するとともに、カレントミラー構成の両方の出
力点をイコライズする非活性化回路とを備えた構成を採
っている。
【０００８】
【作用】上記構成の記憶装置の情報読出し回路におい
て、認識回路はセンスアンプの動作を認識して認識信号
を出力し、制御信号生成回路は情報読出し信号によりセ
ンスアンプを活性化状態とし、該認識信号によりセンス
アンプを非活性化状態とする制御信号を生成する。一
方、非活性化回路は、センスアンプが非活性化状態とさ
れる時に、カレントミラー構成の一方の出力点を所定の
電位に固定するとともに、その両方の出力点をイコライ
ズする。すなわち、センスアンプの動作が確認されたら
すぐにセンスアンプを非活性化状態とする。
て、認識回路はセンスアンプの動作を認識して認識信号
を出力し、制御信号生成回路は情報読出し信号によりセ
ンスアンプを活性化状態とし、該認識信号によりセンス
アンプを非活性化状態とする制御信号を生成する。一
方、非活性化回路は、センスアンプが非活性化状態とさ
れる時に、カレントミラー構成の一方の出力点を所定の
電位に固定するとともに、その両方の出力点をイコライ
ズする。すなわち、センスアンプの動作が確認されたら
すぐにセンスアンプを非活性化状態とする。
【０００９】
【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。図１は本発明による情報読出し回路の一実
施例を示す回路図である。図において、図３の従来例と
同等部分には同一符号を付し、重複説明を避けるために
その部分についての説明は省略する。本実施例におい
て、メモリセル１及びダミーメモリセル２の各アース
（ＧＮＤ）側には、これらセル１，２の各出力端（以
下、ノードＡ，Ｂと称する）を“Ｈ”レベルにするため
のＮチャネル形ＭＯＳトランジスタ（以下、Ｎ‐ＭＯＳ
と略記する）１０，１１が接続され、さらに差動対トラ
ンジスタ７，８の各出力端（以下、ノードＣ，Ｄと称す
る）には、情報データの読出し時以外にノードＣ，Ｄの
電位を等しくするためのＮ‐ＭＯＳ１２が接続されてい
る。また、ノードＣ，Ｄの各電圧を２入力とするＯＲゲ
ート回路１３が設けられており、このＯＲゲート回路１
３はセンスアンプ６が情報データの読出しを完了したか
否かの状態を認識するために設けられたものである。
に説明する。図１は本発明による情報読出し回路の一実
施例を示す回路図である。図において、図３の従来例と
同等部分には同一符号を付し、重複説明を避けるために
その部分についての説明は省略する。本実施例におい
て、メモリセル１及びダミーメモリセル２の各アース
（ＧＮＤ）側には、これらセル１，２の各出力端（以
下、ノードＡ，Ｂと称する）を“Ｈ”レベルにするため
のＮチャネル形ＭＯＳトランジスタ（以下、Ｎ‐ＭＯＳ
と略記する）１０，１１が接続され、さらに差動対トラ
ンジスタ７，８の各出力端（以下、ノードＣ，Ｄと称す
る）には、情報データの読出し時以外にノードＣ，Ｄの
電位を等しくするためのＮ‐ＭＯＳ１２が接続されてい
る。また、ノードＣ，Ｄの各電圧を２入力とするＯＲゲ
ート回路１３が設けられており、このＯＲゲート回路１
３はセンスアンプ６が情報データの読出しを完了したか
否かの状態を認識するために設けられたものである。
【００１０】ノードＤの電圧はＲＳフリップフロツプ１
４のセット入力ともなる。このＲＳフリップフロツプ１
４は外部から入力される情報読出し信号ＩＮＩをリセッ
ト入力としており、センスアンプ６によって読み出され
たデータ（ノードＤの電圧）を、次のデータ読出しが行
われるまで保持するために設けられたものである。情報
読出し信号ＩＮＩはＲＳフリップフロツプ１５のセット
入力及びＮＯＲゲート回路１６の一入力ともなる。ＲＳ
フリップフロツプ１５は、先のＯＲゲート回路１３の出
力をリセット入力とし、そのセット出力をＮＯＲゲート
回路１６の他入力とし、このＮＯＲゲート回路１６とと
もにチップイネーブル信号ＣＥを生成する作用をなす。
チップイネーブル信号ＣＥはＮ‐ＭＯＳ１０，１１の各
ゲート入力になるとともに、インバータ５で反転されて
Ｐ‐ＭＯＳ９及びＮ‐ＭＯＳ１２の各ゲート入力とな
る。
４のセット入力ともなる。このＲＳフリップフロツプ１
４は外部から入力される情報読出し信号ＩＮＩをリセッ
ト入力としており、センスアンプ６によって読み出され
たデータ（ノードＤの電圧）を、次のデータ読出しが行
われるまで保持するために設けられたものである。情報
読出し信号ＩＮＩはＲＳフリップフロツプ１５のセット
入力及びＮＯＲゲート回路１６の一入力ともなる。ＲＳ
フリップフロツプ１５は、先のＯＲゲート回路１３の出
力をリセット入力とし、そのセット出力をＮＯＲゲート
回路１６の他入力とし、このＮＯＲゲート回路１６とと
もにチップイネーブル信号ＣＥを生成する作用をなす。
チップイネーブル信号ＣＥはＮ‐ＭＯＳ１０，１１の各
ゲート入力になるとともに、インバータ５で反転されて
Ｐ‐ＭＯＳ９及びＮ‐ＭＯＳ１２の各ゲート入力とな
る。
【００１１】次に、かかる構成の回路操作につき図２の
波形図に基づいて説明する。なお、図２の各波形は、メ
モリセル１がオンしている場合を示している。先ず、チ
ップイネーブル信号ＣＥが“Ｌ”レベルの状態では、ノ
ードＣ，Ｄ各電位及びＯＲゲート回路１３の出力は
“Ｌ”レベルにある。この状態で、“Ｈ”レベルの情報
読出し信号ＩＮＩが入力されると、出力データ保持用Ｒ
Ｓフリップフロップ１４がリセットされてその出力ＯＵ
Ｔが“Ｌ”レベルになるとともに、ＣＥ生成用ＲＳフリ
ップフロップ１５がセットされる。次に、情報読出し信
号ＩＮＩが“Ｌ”レベルに遷移すると、ＮＯＲゲート回
路１６の出力であるチップイネーブル信号ＣＥが“Ｈ”
レベルとなり、これにより、センスアンプ６が活性化
（アクティブ）状態となる。一方、ノードＡ，Ｂ間に
は、メモリセル１の内容によって電位差が生じる。具体
的には、メモリセル１がオンしていれば、即ちこのメモ
リセル１にデータが記憶されていれば、ノードＡの電位
がノードＢのそれよりも低くなり、メモリセル１がオフ
していれば、即ちこのメモリセル１にデータが記憶され
ていなければ、ノードＡの電位がノードＢのそれよりも
高くなる。
波形図に基づいて説明する。なお、図２の各波形は、メ
モリセル１がオンしている場合を示している。先ず、チ
ップイネーブル信号ＣＥが“Ｌ”レベルの状態では、ノ
ードＣ，Ｄ各電位及びＯＲゲート回路１３の出力は
“Ｌ”レベルにある。この状態で、“Ｈ”レベルの情報
読出し信号ＩＮＩが入力されると、出力データ保持用Ｒ
Ｓフリップフロップ１４がリセットされてその出力ＯＵ
Ｔが“Ｌ”レベルになるとともに、ＣＥ生成用ＲＳフリ
ップフロップ１５がセットされる。次に、情報読出し信
号ＩＮＩが“Ｌ”レベルに遷移すると、ＮＯＲゲート回
路１６の出力であるチップイネーブル信号ＣＥが“Ｈ”
レベルとなり、これにより、センスアンプ６が活性化
（アクティブ）状態となる。一方、ノードＡ，Ｂ間に
は、メモリセル１の内容によって電位差が生じる。具体
的には、メモリセル１がオンしていれば、即ちこのメモ
リセル１にデータが記憶されていれば、ノードＡの電位
がノードＢのそれよりも低くなり、メモリセル１がオフ
していれば、即ちこのメモリセル１にデータが記憶され
ていなければ、ノードＡの電位がノードＢのそれよりも
高くなる。
【００１２】このノードＡ，Ｂ間の電位差はセンスアン
プ６によって増幅され、ノードＡ側がノードＢ側よりも
高いときはノードＤの電位が“Ｈ”レベルとなり、ノー
ドＡ側がノードＢ側よりも低いときはノードＣの電位が
“Ｈ”レベルとなる。ノードＣ，Ｄのいずれか一方の電
位が“Ｈ”レベルとなることで、ＯＲゲート回路１３は
“Ｈ”レベルの出力を発生し、情報データの読出しが完
了したことを認識できる。また同時に、ノードＤの電位
が“Ｈ”レベルになったときのみ、“Ｈ”レベルの情報
読出し信号ＩＮＩによってリセットされた出力データ保
持用ＲＳフリップフロツプ１４がセットされる。次に、
ＯＲゲート回路１３の出力が“Ｈ”レベルになると、Ｃ
Ｅ生成用ＲＳフリップフロツプ１５がリセットされ、チ
ップイネーブル信号ＣＥは“Ｌ”レベルに遷移する。す
ると、出力データ保持用ＲＳフリップフロツプ１４を除
き、ノードＡ，Ｂ，Ｃ，Ｄの各電位は最初の状態に戻
り、情報読出し信号ＩＮＩが次に“Ｈ”レベルになるま
で、この状態を保持する。
プ６によって増幅され、ノードＡ側がノードＢ側よりも
高いときはノードＤの電位が“Ｈ”レベルとなり、ノー
ドＡ側がノードＢ側よりも低いときはノードＣの電位が
“Ｈ”レベルとなる。ノードＣ，Ｄのいずれか一方の電
位が“Ｈ”レベルとなることで、ＯＲゲート回路１３は
“Ｈ”レベルの出力を発生し、情報データの読出しが完
了したことを認識できる。また同時に、ノードＤの電位
が“Ｈ”レベルになったときのみ、“Ｈ”レベルの情報
読出し信号ＩＮＩによってリセットされた出力データ保
持用ＲＳフリップフロツプ１４がセットされる。次に、
ＯＲゲート回路１３の出力が“Ｈ”レベルになると、Ｃ
Ｅ生成用ＲＳフリップフロツプ１５がリセットされ、チ
ップイネーブル信号ＣＥは“Ｌ”レベルに遷移する。す
ると、出力データ保持用ＲＳフリップフロツプ１４を除
き、ノードＡ，Ｂ，Ｃ，Ｄの各電位は最初の状態に戻
り、情報読出し信号ＩＮＩが次に“Ｈ”レベルになるま
で、この状態を保持する。
【００１３】なお、上記実施例においては、出力データ
保持用ＲＳフリップフロツプ１４を設けてセンスアンプ
６で読み出したデータを次のデータを読み出すまでラッ
チするとしたが、このラッチ回路は必須のものではな
く、読出しデータを次のデータを読み出すまで保持する
必要のない場合には省略しても良い。
保持用ＲＳフリップフロツプ１４を設けてセンスアンプ
６で読み出したデータを次のデータを読み出すまでラッ
チするとしたが、このラッチ回路は必須のものではな
く、読出しデータを次のデータを読み出すまで保持する
必要のない場合には省略しても良い。
【００１４】
【発明の効果】以上詳細に説明したように、本発明によ
れば、センスアンプが情報データの読出しを完了したか
否かの状態を認識し、その状態に基づいてチップイネー
ブル信号ＣＥを回路内部で生成するようにしたので、チ
ップイネーブル信号ＣＥをアクティブにする時間を極限
まで短くすることができ、これにより最小限の消費電力
で情報データの読出しを行えることになる。
れば、センスアンプが情報データの読出しを完了したか
否かの状態を認識し、その状態に基づいてチップイネー
ブル信号ＣＥを回路内部で生成するようにしたので、チ
ップイネーブル信号ＣＥをアクティブにする時間を極限
まで短くすることができ、これにより最小限の消費電力
で情報データの読出しを行えることになる。
【図１】本発明による情報読出し回路の一実施例を示す
回路図である。
回路図である。
【図２】図１の回路動作を説明するための波形図であ
る。
る。
【図３】従来の情報読出し回路の一例を示す回路図であ
る。
る。
１ メモリセル ２ ダミーメモリセル ６ センスアンプ ７，８ 差動対トランジスタ １３ ＯＲゲート回路 １４ 出力データ保持用ＲＳフリップフロツプ １５ ＣＥ生成用ＲＳフリップフロツプ １６ ＮＯＲゲート回路
Claims (1)
- 【請求項１】 カレントミラー構成を有し、制御信号に
基づいて活性化・非活性化され、差動信号のレベル差を
増幅して前記カレントミラー構成の一方の出力点から出
力するセンスアンプを備え、その出力を読出しデータと
して出力する記憶装置の情報読出し回路において、 前記センスアンプの動作を認識し、この認識に基づいて
認識信号を出力する認識回路と、情報読出し信号により前記センスアンプを活性化状態と
し、前記認識信号により前記センスアンプを非活性化状
態とする 前記制御信号を生成する制御信号生成回路と、 前記制御信号に基づいて制御され、前記センスアンプが
非活性化状態とされる時に前記出力点を所定の電位に固
定するとともに、前記カレントミラー構成の両方の出力
点をイコライズする非活性化回路と を備えたことを特徴
とする記憶装置の情報読出し回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4776691A JP2905302B2 (ja) | 1991-02-20 | 1991-02-20 | 記憶装置の情報読出し回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4776691A JP2905302B2 (ja) | 1991-02-20 | 1991-02-20 | 記憶装置の情報読出し回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04265600A JPH04265600A (ja) | 1992-09-21 |
| JP2905302B2 true JP2905302B2 (ja) | 1999-06-14 |
Family
ID=12784496
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4776691A Expired - Lifetime JP2905302B2 (ja) | 1991-02-20 | 1991-02-20 | 記憶装置の情報読出し回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2905302B2 (ja) |
-
1991
- 1991-02-20 JP JP4776691A patent/JP2905302B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04265600A (ja) | 1992-09-21 |
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