JPS62100021A - バイポ−ラ−ｆｅｔインタ−フエイス回路 - Google Patents

バイポ−ラ−ｆｅｔインタ−フエイス回路

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JPS62100021A
JPS62100021A JP61214236A JP21423686A JPS62100021A JP S62100021 A JPS62100021 A JP S62100021A JP 61214236 A JP61214236 A JP 61214236A JP 21423686 A JP21423686 A JP 21423686A JP S62100021 A JPS62100021 A JP S62100021A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明はバイポーラ・トラジスタ論理レベルを電界効果
トランジスタ（ＦＥＴ）論理レベルに変換するための電
界効果トランジスタ・インターフェイス回路に関する。
具体的には本発明は相補的なＥＣＬチップ選択信号をＦ
ＥＴ電圧レベルに。
シングル・エンディラドのＥＣＬアドレス及びデータ信
号を真数及び補数のＦＥＴＴＬ圧レベル圧変ベルるＭ　
ＯＳ半導体メモリ回路に関する。
Ｂ、従来技術 ＭＯＳ製造技術によって製造したトランジスタ・メモリ
には該技術の限界によるメモリ・アクセスの遅延がある
。この技術に固有の遅延を減少する努力は成果を上げて
いる。Ｆ　Ｅ　Ｔメモリの通常の駆動は０から５ボルト
にスイングするトランジスタートランジスタ論理（ＴＴ
Ｌ）で達成されている。大きな電圧のスイングはＦＥＴ
メモリ配列体を駆動する導線上に大きな電流スイングｄ
ｉ／ｄｔを生じている。ＦＥＴメモリに読取り、８込み
を行う動作速度が増大するにつれ、これ等の電流スイン
グはメモリ・チップを駆動するのに使用する信号に外部
的な制約を与え、他方メモリの実際の内部アクセス時間
は１ｏｏｎｓ以上から２０ｎｓ以下に減少した。メモリ
速度の増大に歩調を合せるために入力信号の速度を増大
すると、大きな電流の変化ｄｉ／ｄｔ及び導線のインダ
クタンスによって雑音が増大し、メモリ装置の全体的な
信頼性を減少する。
エミッタ結合論理ＥＣＬはＴＴＬよりも非常に高いスイ
ッチング速度で動作する。ＥＣＬは公称±０．５ボルト
の論理レベルの範囲の電圧スイングを有し、ＦＥＴメモ
リ装置が必要とする駆動レベルよりはるかに低い。本発
明は低レベルの高速スイッチングＥＣＬ電圧レベルをＦ
ＥＴメモリ・アドレス及びデータ入力レベルに結合する
回路に関する。
上述の問題に対する一つの解決方法は１９８５年９月９
日刊エレクトロニクス（Ｅｌｅｃｔｒｏｎｉｃｓ）第９
４頁に説明されている。この論文は単一のメモリ・チッ
プを製造するためのＣＭＯ５及びバイポーラ技術の複合
技術であるＢＩＭＯＳを使用したＥＣＬ−ＣＭＯＳイン
ターフェイスを説明している。これにはバイポーラ及び
ＣＭＯＳ技術を統合するための多くの製造段階が必要で
あり、従って複雑で高価であり、望ましくない。
他のバイポーラ論理レベルからＦＥＴ論理レベルへのイ
ンターフェイス回路の例は１９７７年１月刊アイ・ビー
・エム・テクニカル・ディスクロージャ・プリテン第１
９巻第８号第２９５３頁−第２９５４頁（Ｉ　Ｂ　Ｍ　
Ｔｅｃｈｎｉｃａｌ　ＤｉｓｃｌｏｓｕｒｅＢｕｌｌｅ
ｔｉｎ、　Ｖｏｌ、１９、Ｎｃｉ８、Ｊａｎｕａｒｙ　
１９７７、Ｐａｇｅｓ２９５３−２９５４）に開示され
ている。この回路は入力ＥＣＬもしくはＴＴＬ論−環レ
ベルを受取るためのクロックド回路を与えている。この
回路は３つのタイミング信号を利用して入力モードの論
理信号を、ＦＥＴ装置を駆動するに適した高い電圧に結
合しているが、タイミしグ信号をＥＣＬレベルから所要
のＦＥＴｆｆ１圧レベルに変換する方法については示し
ていない。
Ｃ０発明が解決しようとする問題点 本発明の目的は、特にＥＣＬのバイポーラ論理レベルを
ＦＥＴ論理レベルに変換するのに適したインターフェイ
ス回路を与える事にある。
Ｄ１問題点を解決するための手段 本発明に従うインターフェイス回路は相補的クロック信
号に応答してシングル・エンディラド（非平衡終端）の
ＦＥＴ論理レベルを与える増倍回路を含む。
インターフェイス回路はＦＥＴメモリのアドレスもしく
はデータ入力とのインターフェイスを与えるのに使用出
来る。インターフェイス回路はＥＣＬ基準レベルを受取
る基準入力及び論理レベルを受取る論理レベル入力を有
する少く共１個の感知増幅器を含む。この感知増幅器は
増倍回路によってクロックされ、ＦＥＴ論理レベル及び
その補数レベルを与える。
Ｅ、実施例 第２図を参照するに、ＦＥＴ　　ＣＭＯＳランダム・ア
クセス・メモリのための代表的なメモリ・アーキテクチ
ュアが示されている。６４にビット・アレイ４は２進デ
ータを書込むもしくは読取るためにアドレス出来るＦＥ
Ｔの配列を含む。図示したメモリは行及び列でアドレス
される。図示したインターフェイス回路８は勿論他のメ
モリ組織とでも使用出来る。
第２図の構造は全部ＭＯ３半導体技術によって製造され
るが、バイポーラ駆動回路とインターフェイスする事が
出来る。具体的にはバイポーラＥＣＬ信号レベルが直接
第２図のメモリ構造体とインターフェイス出来る。
ＥＣＬ論理レベルとＦＥＴ論理レベル間の有効をインタ
ーフェイスはＥＣＬ／ＦＥＴインターフェイス８及びＦ
ＥＴ／ＥＣＬインターフェイス１１によって達成される
。本発明の主題であるＥＣＬ／ＦＥＴインターフェイス
８がすべてのＥＣＬ論理レベルをＦＥＴ標準論理レベル
に変換する。
ＥＣＬ／ＦＥＴインターフェイスはメモリの残りの部分
と同じ基板上に存在し、従ってＭＯ３技術による構造体
の製造を容易にしている。
オフ・チップのＥＣＬ駆動信号がＥＣＬ／ＦＥＴインタ
ーフェイス８に受取られる。メモリの制御に通常使用さ
れているこれらの駆動信号は書込み信号Ｗ、列アドレス
信号、行アドレス信号及びデータ入力ＤＩ信号を含む。
これらの通常のメモリ制御入力は共通の番号２５で示し
たピン上に受取られる。第２図に示した行列アドレス可
能なメモリの行アドレス及び列アドレスは代表的な場合
夫々７つ及び５つの信号入力を有する。第２図に従うメ
モリのデータ入力は代表的には１６ビツト幅である。
メモリの制御に使用する標準のシングル・エンディラド
ＥＣＬ論理信号に加えて、２つの相補的クロック信号Ｃ
８及びＣ８がピン２１ａ及び２１ｂ　〔デュアル・レー
ル（ｄｕａｌ　ｒａｉｌ）入力〕に受取られる。チップ
全体に対する接地（ＧＮＤ）接続体２６及び電力供給接
続体ｖ＋２４も与えられる。
第２図に示した回路には、更に、ＥＣＬからピン２３に
ＶＲＥＦが供給される。ＥＣＬの論理状態はＶＲＥＦに
中心を置く。
従って、このＥＣＬ／ＦＥＴインターフェイス回路はデ
ュアル・レール入力（ｃ８及びＣ８）並びに基準レベル
入力（ＶＲＥＦ）を含む。この構成により後述するよう
に、任意の数のシングル・エンディラド論理入力をイン
ターフェイスして、それに対する真数及び補数（Ｔ及び
Ｃ）の出力論理レベルを与える事が出来る。
第２図の残りの部分は行列アドレス可能メモリの標準の
アーキテクチュアを示している。６４にビット・アレイ
４は行アドレスによって駆動されるワード・デユーダ９
及び列アドレスによって駆動されるビット・デユーダ５
を有する半導体メモリである。変換されたＥＣＬ論理レ
ベルの各々は入力データ信号と共にインターフェイス８
によって印加される。従って第２図のメモリはＦ　Ｅ　
Ｔ　ｍ理しベルによって駆動される。
感知増幅器７及び出カバソファ１０は６４にビット・ア
レイ４から記憶データを受取り、これをＦ　Ｅ　Ｔ／Ｅ
　ＣＬインターフェイス１１を与える。
従って、アレイ４中にＦＥＴ論理レベルとして記憶され
ているデータは出力線（ＤＤ）１６上にＥＣＬ論理１ノ
ベルとして与えられる。従って、第２図の全メモリは入
力／出力がＥＣＬ論理レベルに対して適合性を有する。
ＥＣＬインターフェイス８の構造はメモリに対する接線
のために必要なピンが最小になる様に設計される。デュ
アル・レール入力ピンには、ＥＣＬ／ＦＥＴインターフ
ェイスに接続されたＥＣＬ論理回路からチップ選択信号
及びその補数Ｃ８及びＥｇが与えられる。更に、ピン２
３には、基準レベルＶＲＥＦがＥＣＬ回路から与えられ
る。ＥＣＬ／ＦＥＴインターフェイスの残りのピンはＥ
ＣＬ論理回路からのアドレス、書込み指令及びデータ転
送に使用する標準のシングル・エンディラドＥＣＬ論理
レベルに接続されている。
第１図を参照するに、第２図のＥＣＬ／ＦＥＴインター
フェイス８の例が示されている。ＥＣＬ／ＦＥＴインタ
ーフェイス８はピン２１ａ及び２１ｂ上に相補的チップ
選択ｃｓ、ｃｓ信号を受取る。このチップ選択信号から
複数のダイナミック感知増幅器２２の入力に現われる論
理状態をクロッキングするためのクロック信号φが発生
される。各ダイナミック感知増幅器２２はその入力に、
ＦＥＴ半導体論理レベルに変換すべきＥＣＬ論理レベル
を受取る。さらに、ダイナミック感知増幅器の基準電圧
を確立するために、ＥＣＬ回路からＶＲＥＦ信号が各ダ
イナミック感知増幅器２２に接続される。第１図に示し
た接続を用いれば、ダイナミック感知増幅器構造体２２
を反復的に設けることにより、任意の数のシングル・エ
ンディラドＥＣＬ入力を真数及び補数のＦＥＴレベルに
変換出来る。第１図に示した様に、ピン２５に印加され
るＥＣＬｌは真数及び補数値の両方を与える。
これはアドレス（ＡＤＲ）の１ビツト及びその補数であ
る。第１図のＥＣＬ／ＦＥＴインターフェイス８はＥＣ
Ｌ適合性を有するＭ　ＯＳ半導体ランダム・アクセス・
メモリを与えるために、標準の入力ピンに加えて、更に
、ＶＲＥＦ入力２３のための１つのピン及びチップ・イ
ネーブル信号の補数Ｃ８のためのもう１つのピンの計２
つの追加のピンを含む。
ここで第３Ａ図を参照するに、チップ選択信号Ｃ８及び
その補数Ｏ８からダイナミック感知増幅器を２２の各々
のクロックに使用するクロックφを発生するためのクロ
ック回路２０が示されている。最初のＮチャンネル・デ
プレッションＦＥＴ２８がそのゲートにＣＳレベルを、
そのソース上にＣ８論理レベルを受取る。Ｐチャンネル
ＦＥＴ２７はＮチャンネル・トランジスタ２８のための
負荷として働く。
ＮチャンネルＦＥＴ２９及び３１並びにＰチャンネルＦ
ＥＴ３０及び３２はＥＣＬ／ＦＥＴインターフェイスの
ダイナミック感知増幅器２２のクロック入力を駆動する
ための信号増幅器を与えている。クロック発生器２ｏの
端子３３は必要とされるクロック信号φをダイナミック
感知増幅器２２の各々に与える。
第３Ａ図の回路は実効上増倍器であり、論理レベルＣ８
を増倍して略ＦＥＴ論理レベルにする。
第３Ｂ図を参照するに、ＣＳレベル及びｃｓ、ｔｌレベ
ルを表わす電圧レベルが示されている。
第３Ｂ図に示されている様に、これらの２つの信号レベ
ル間の電圧差はＮチャンネル・デプレッションＦＥＴ２
８のゲートとソースの間に現われる。ＦＥＴ２８のチャ
ンネルのデプレッション・インブラントは閾値電圧が略
ｖｃｓ−ｖｃｓに等しくなる様に選択される。ここで、
ＶＣＳは低ＥＣＬ信号レベル及びＶＣＳは高ＥＣＬ信号
レベルである。通常のＥＣＬレベルは±０．５ボルトで
あるから、デプレッション閾値は略−１ボルトである。
ＶＣＳが低くＶＣＳが高い場合には、ＦＥＴ２８のゲー
ト−ソース電圧は１ボルトとなり、駆動電圧（ゲート−
ソース電圧−閾値電圧）は２ボルトになる。第３Ｂ図の
入力ＥＣＬ＠圧レベルは供給電力の変動もしくは雑音に
よって基４Ｓ！電圧レベルを中心に上下にシフトしうる
が、入力ＥＣＬ信号電圧はこの様な最悪の条件の下でも
、基準電圧レベルに関して０．１ボルト程度であり、こ
れは、ＦＥＴ装置の閾値の変動値よりも小さい。
しかしながら、相補的なクロック信号Ｃ８及びＣ８を使
用し、これらのＥＣＬｆｆｉ圧レベル間のしを取ること
により振幅と基準レベルの差を考慮せずに、この２つの
ＥＣＬ入力電圧レベルの振巾の差だけを考えればよい。
最悪の場合のピーク−ピークＥＣＬｔ圧は０．６ボルト
であるから、相補的入力Ｃ８及びＣ８間の差はシングル
・レールＥＣＬ入力信号だけを使用した場合の信号値の
６倍になる。この入力信号乗算効果は、ＦＥＴ装置を使
用して十分検出可能な信号を与える。さらに、デュアル
・レール信号はシングル・レール動作よりも動作速度が
速くなる。
この様にして第１図のＥＣＬ／ＦＥＴインターフェイス
のためのクロック信号が発生されるので、ＦＥＴレベル
に変換さるべき各ＥＣＬレベルが対応するダイナミック
感知増幅器２２によって処理出来る。
第４Ａ図及び第４Ｂ図を参照するに、入力ＥＣＬ論理レ
ベルからＦＥＴ論理レベル及びその補数を発生するため
の感知増幅器が示されている。第４Ｂ図はタロツク信号
φに応答して追加の信号φ１及びφ２を与える回路を示
している。
第４Ｂ図は対応するＮチャンネルＦＥＴ３６及び３７に
直列し接続した２つのＰチャンネルＦＥＴ３４及び３５
を含み、遅延したクロック信号φ１及びφ２を与えてい
る。ここでφ２はφ１の反転であり、ＦＥＴ対３８の接
続によって遅延している。φ１はＦＥＴ対の動作によっ
てφから同じ量だけ遅延している。
結果のクロック信号は第４Ａ図の感知増幅器に印加され
、出力２５ａ及び２５ｂのＦＥＴ論理レベルを確立する
。第４Ａ図に示した感知器増器の各々は交差結合ＦＥＴ
ラッチ４１を含む。ＦＥＴラッチ４１はＮチャンネルＦ
ＥＴ４８のゲート４２上にφ１クロック信号を受取って
クロックされる。交差結合ラッチの両側にはＰチャンネ
ルＦＥ　Ｔ　４−４及び４５を含み、ＮチャンネルＦＥ
Ｔ４６．４７と直列に接続されたＰチャンネルＦＥＴ６
７．６８によってクロックされる。ラッチ４１の交差結
合ノード５ｏ及び５２はスイッチされて、与えられた入
力の論理レベルを記憶する事が出来る。交差結合ラッチ
４１は、ＰチャンネルＦＥＴ６７及び６８を介して、ピ
ン２４に与えられるＦＥＴの動作電位Ｖｃに接続されて
いる。ＦＥＴ電圧源のための接地はピン２６によって与
えられる。
ＦＥＴラッチ４１の動作について説明すると。
２つのＮチャンネルＦＥＴであるゲート・トランジスタ
５３及び５４がＶＲＥＦ電圧をピン２３上に受取り、Ｆ
ＥＴ論理レベルに変換すべきＥＣＬ１論理、レベルをピ
ン２５上に受取る。クロック信号φを対応する入力ゲー
ト・トランジスタ５３及び５４のゲート５３ａ及び５４
ａに印加する事により、論理レベルＥＣＬＩがノード５
０に、ＶＲＥＦがノード５２に結合される。第４Ａ図の
ダイナミック感知増幅器はクロック・パルスφ、φ１及
びφ２でセットされる。感知動作の１通常遅い感知と呼
ばれる最初の部分はクロックφを降下してＰチャンネル
・トランジスタ６８をオンにする事によって開始する。
クロックφが降下した後、Ｎチャンネル・トランジスタ
４８に接続されているφ１が上昇し、Ｐチャンネル・ト
ランジスタ６７に接続されるタロツクφ２が降下する。
この期間は感知増幅器のセット動作の高速感知部分であ
る。ＥＣＬ信号ＥＣＬＩ及びＶＲＥＦ間の差が、ダイナ
ミック感知増幅器のラッチ４１がセットされる状態を決
定する。ラッチ４１のノード５ｏ及び５２はＦＥＴ電圧
レベルにセットされる。
従って各クロック・パルスφを受取る度に、論理レベル
ＥＣＬＩがノード５０にゲートされ、ノード５２上のＶ
ＲＥＦと比較される。セットの後のラッチ４１の状態は
ＥＣＬ論理状態を表わすが、メモリのためのＦ　Ｅ　Ｔ
　ａｌ構造体適合する電圧レベルにある。
ノード５ｏ及び５２の各々は複数のＮチャンネルＦＥＴ
６１乃至６６と直列に接続されている複数のＰチャンネ
ルＦＥＴ５５乃至６０より成る夫々の増幅器チェインに
接続されている。従ってピン２５上に受取ったＥＣＬ論
理状態の真数Ｔのみならず補数Ｃが得られ、ＦＥＴ構造
体の論理レベルで第２図の残りの回路を駆動出来る様に
なる。
従って第１回のＥＣＬ／ＦＥＴインターフェイスは、わ
ずか２つの追加のピンを必要とするだけで、標準のＭＯ
５素子を使用して実施出来る事がわかる。追加のピンは
チップ・イネーブル信号の補数Ｃ８及び装置のための電
圧基準レベルＶＲＥＦを伝えるために必要とされる。そ
れ以上の追加のピンを必要とする事なく、任意の数のＥ
ＣＬ論理レベルを第１図のＥＣＬ／ＦＥＴインターフェ
イスで発生出来る。
従って第３Ａ図の乗算器を含むクロック回路２ｏと第４
Ａ図のダイナミック感知増幅器とを組合せる事によって
、必要なインターフェイスが上述のわずかなピンの追加
だけで達成出来る。
次の表は第３Ａ図の乗算器並びに第４Ａ図及び第４Ｂ図
のダイナミック感知増幅器に使用する特定のトランジス
タ構造体の詳細を示す。次の表は各トランジスタの幅−
長さ比を示す。
トランジスタ番号　　　　型　　　　幅／長さ比２７　
　　　　　　　Ｐ　　　　　　５／１２８　　　　　　
　　Ｎ　　　　　２０　／　］−デプレッション ２９　　　　　　　　Ｎ　　　　　　５／１３０　　　
　　　　　Ｐ　　　　　１０／１３１　　　　　　　　
Ｎ　　　　　２０／１３２　　　　　　　　Ｐ　　　　
　４０／１３４　　　　　　　　Ｐ　　　　　４０／１
３５　　　　　　　　Ｐ　　　　　６０／１３６　　　
　　　　　Ｎ　　　　　２０／１３７　　　　　　　Ｎ
　　　　３０／１４４　　　　　　　　Ｐ　　　　　８
０／１４５　　　　　　　　Ｐ　　　　　８０／１４６
　　　　　　　　Ｎ　　　　　２０　／　１４７　　　
　　　　　Ｎ　　　　　２０／１４８　　　　　　　　
Ｎ　　　　　３０／１５３　　　　　　　　Ｎ　　　　
　２０／Ｌ５４、　　　　　　　　Ｎ　　　　　２０　
／　１６７　　　　　　　　Ｐ　　　　　／１０／１６
８　　　　　　　　　　　　Ｐ　　　　　　　１０／１
トランジスタＡ５５乃至６ｏ及び６１乃至６６はラッチ
４１のノードをアドレス（ＡＯＲ）の真数及び補数駆動
に結合する増幅段を示す。これ等のトランジスタはノー
ド５０．５２の負荷を最小にし、且つ大きなキャパシタ
ンスのアドレス入力のための十分な信号駆動を与える様
に選択される。
Ｆ０発明の効果 本発明に従いバイポーラＥＣＬ論理回路とＦＥＴ回路間
とインターフェイス回路が与えられる。
【図面の簡単な説明】
第１図は第２図のＥＣＬアドレス及び入力信号のための
好ましいＥＣＬ／ＦＥＴインターフェイスを示すブロッ
ク図である。第２図は本発明を含む半導体メモリ構成を
示す。第３Ａ図は第１図のクロック回路の入力ＥＣＬ部
分の概略図である。 第３Ｂ図は第３Ａ図の回路のための電圧波形図である。 第４Ａ図は本発明の好ましい実施例に従う第１図の感知
増幅器の詳細回路図である。第４Ｂ図は第３Ｂ図の回路
を感知増幅器に接続するゲート回路の図である。 ４・・・・６４にビット・アレイ、５・・・・ビット・
デユーダ、６・・・・Ｉ１０線、７・・・・感知増幅器
。 ８・・・・ＥＣＬ／ＦＥＴインターフェイス、９・・・
・ワード・デユーダ、１０・・・・出力バツア、１１・
・・・Ｆ　Ｅ　Ｔ／Ｅ　ＣＬインターフェイス、２０・
・・・クロック、２２・・・・ダイナミック感知増幅器
。 出願人　　インターナショナル・ビジネス・マシーンズ
・コーポレーション 代理人　　弁理人　　山　　本　　仁　　朗（外１名）

Claims (1)

  1. 【特許請求の範囲】 （ａ）バイポーラ・トランジスタ論理回路から相補的な
    クロック論理レベルを受取る２つの入力端子と、 （ｂ）ソース及びゲートが上記２つの入力端子に接続さ
    れた入力ＦＥＴトランジスタを有するＦＥＴ増幅器より
    成る小信号増倍回路と、 （ｃ）上記バイポーラ・トランジスタ論理回路によって
    与えられる基準レベルに接続された第１の入力、上記バ
    イポーラ・トランジスタ論理回路の論理出力に接続され
    た第２の入力及び上記小信号増倍回路の出力に接続され
    たクロック入力を有し、上記第１及び第２の入力の電位
    差によって決定される相補的ＦＥＴ論理レベルを与える
    ＦＥＴ感知増幅器とより成る バイポーラ−ＦＥＴインターフェイス回路。
JP61214236A 1985-10-21 1986-09-12 Ｅｃｌ／ｆｅｔインターフエイス回路 Expired - Lifetime JPH06105873B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US789884 1985-10-21
US06/789,884 US4645954A (en) 1985-10-21 1985-10-21 ECL to FET interface circuit for field effect transistor arrays

Publications (2)

Publication Number Publication Date
JPS62100021A true JPS62100021A (ja) 1987-05-09
JPH06105873B2 JPH06105873B2 (ja) 1994-12-21

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ID=25148973

Family Applications (1)

Application Number Title Priority Date Filing Date
JP61214236A Expired - Lifetime JPH06105873B2 (ja) 1985-10-21 1986-09-12 Ｅｃｌ／ｆｅｔインターフエイス回路

Country Status (4)

Country Link
US (1) US4645954A (ja)
EP (1) EP0220870B1 (ja)
JP (1) JPH06105873B2 (ja)
DE (1) DE3676629D1 (ja)

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