JPS6037996B2 - バツフア回路 - Google Patents

Description

【発明の詳細な説明】 この発明はバッファ回路、特にＭＯＳ型ダイナミックＲ
ＡＭに使用され、バィポーラ論理レベル（ＴＴＬレベル
信号）をＭＯＳ論理レベルの相補信号に変換するアドレ
スバッファ回路に関するものである。

第１図ａは基準電位とＴＴＬアドレス入力信号を比較し
てＭＯＳレベルの相補アドレス信号に変換する従釆のア
ドレスバッファ回路である。

第１図ａにおいて、トランジスタ２２，２３はフリップ
・フロツプ回路を構成し、ＶＲに基準電位（ＴＴＬ入力
信号の「Ｈ」レベル領域の許容最小値２．２Ｖと、「Ｌ
」レベル領域の許容最大値０．８Ｖの平均値電位約１．
５Ｖ）が印加され、かつアドレス信号入力端子Ａｉｎに
ＴＴＬ入力信号「ＨＪレベルが入力されているものとす
る。まず、第１図ｂのタイミング信号Ｒ，，Ｒ２，Ｐ，
，Ｐ２，Ｐ３の信号レベルが各々「Ｈレ「Ｈ”「Ｌレ「
Ｌレ「Ｌ」とすると、第１図ａのトランジスタ１，２，
７は導適状態となり、容量５，６はアドレス入力端子レ
ベルに充電され、かつ容量３は基準電位に充電される。

したがって、トランジスタ２０，２１は導適状態となる
。一方、トランジスタ１１，１２，１３，１８，１８も
導適状態となり、Ａｏｕｔ，Ａｏｕｔは共に接地電位と
なり、かつ接続点９，１０は（ＶＤｏ−ＶＴａ）の電位
にプリチャージされる。

（ここで、Ｖｏ。はＭＯＳ回路の電源電圧、ＶＴａはト
ランジスタ１１，１２，１３のしきい値）次にタイミン
グ信号Ｒ，，Ｒ２が「Ｈ」から「Ｌ」レベルに変化し、
かつタイミング信号Ｐ，，Ｐ２，Ｐ３が順次「Ｈ」レベ
ルになると、トランジスタ２２，２３で構成されるフリ
ップ・フロップ回路は、トランジスタ２２，２２３のゲ
ート電圧の差により、接続点１４の電位が（Ｖｏｏ−Ｖ
Ｔｂ）、接続点１５の電位が接地電位、すなわち「Ｌ」
レベルになるようにラツチされる。

（ここでＶＴｂはトランジスタｌｂのしきし、値）した
がって、トランジスタ２５および２６は非導適状態およ
び導適状態となり、接地点９はプリチャージ時の電位（
Ｖｏｏ−ＶＴａ）を保持し、かつ接続点１０は「Ｌ」レ
ベル、すなわち接地電位となる。

一方、トランジスタ２６および２７は各々導適状態およ
び非導適状態となるため、接続点１６および１７はそれ
ぞれ「Ｈ」および「Ｌ」レベルが出力される。

したがって、トランジスタ２８は導適状態となり、出力
ＡｏｕｔにほぼＭＯＳ電圧Ｖｏｏの「Ｈ」レベル信号が
出力される。また、トランジスタ２９は非導適状態とな
り、「Ｌ」レベル信号が出力される。しかしながら、こ
の第１図ａのアドレスバッファ回路には以下に述べるよ
うな欠点を有する。

すなわち、アドレス入力端子のアンダーシュートやオー
バーシュートによりトランジスタ２１が誤動作するのを
防止する容量５を必要とするため、信号入力部の時定数
が大きくなり、アドレスセットアップ時間が長くなる。
また、許容最小値電位を有するＴＴＬ「Ｈ」レベル信号
が入力される場合、フリツプ・フロップ回路の感度の低
下により、接続点４，８の電位が低下してフリップ・フ
ロップ回路が誤動作するのを防止するため、この電位の
低下分をタイミング信号Ｐ３により補償する容量６，３
０を必要とする。

一般に、この補償電位を最適値に設定することは困難で
あり、接続点４，８の補償レベルを上げすぎて、タイミ
ング信号Ｐ，によりフリップ・フロップ回路をラッチす
るまでの時間を増加させ、かつトランジスタｌｂおよび
２０を通して流れる電流の増加により、結果的に回路の
消費電力を大きくさせていた。

さらに、「Ｌ」レベル信号が出力される出力Ａｏｕｔま
たはＡｏｕｔは、トランジスタ１ ９，２９のゲートが
「Ｌ」であるためフローティング状態となり、確実に「
Ｌ」レベル出力を示さない欠点を有していた。

次に、第２図ａに専用の基準電位源を使用しない別のア
ドレスバッファ回路を示している。

第２図ａの動作において、アドレス信号入力端子Ａｉｎ
に「ＬＪレベルのＴＴＬ入力信号が入力されているもの
とする。第２図ｂのタイミング信号Ｒ，，Ｐ，，Ｐ２の
各々が「Ｈ」，「Ｌ」，「Ｌ」レベル信号によりトラン
ジスタ３２，３４，３５，３７，３８，４０は導通し、
接続点４５，４８は接地電位となり、接続点４９，４４
，４６，４７はほぼ電源電位Ｖｏｏとなる。

次に、タイミング信号Ｒ，，Ｐ，，Ｐ２の各々が順次「
Ｌ」，「Ｈ」，「Ｈ」レベルになると、トランジスタ３
３，３６は導通し、トランジスタ３９は導適状態となり
、接続点４７は容量５０と接続点４７の寄生容量とで分
圧された電位となる。

一方、トランジスタ３９のゲートには電源電圧Ｖ。。を
容量５１とトランジスタ３９のゲートと接地間の寄生容
量で分圧された電圧が印加される。これにより、トラン
ジスタ３９は導適状態となり、接続点４６は接地電位と
なる。

これらの接続点４６，４７の論理レベルが出力駆動回路
５２へ伝達される。しかしながら、この第２図ａのアド
レスバッファ回路において、アドレス信号入力が「Ｌ」
レベルの時、トランジスタ３９を充分に導適状態にさせ
るように容量５１の最適値を設計することが極めて困難
である欠点を有している。

容量５１の容量を大きくしてトランジスタ３９のゲート
電圧を高くすると、アドレス入力信号が「Ｈ」レベルの
時、トランジスタ３９を非導通状態にする動作速度が遅
くなる。

また、容量５１の最適値が決定されたとしても、この容
量は、電圧依存性を有するため、電源電圧Ｖｏｏが定格
値内で変化すると、容易に最適値から変動する。

この発明の目的は、上記従来例の欠点を除去して、高感
度、低消費電力、高速動作を可能にするバッファ回路を
提供することにある。

この発明は、ＭＯＳトランジスタのゲートを通して入力
されるアドレス信号入力部と、フリツプ・フロップ回路
の出力部の電位低下を補償する容量と、電源電位のＭＯ
Ｓレベル信号を出力させるブートストラツプ回路と、フ
リツプ・フロツプ回路の出力部とＭＯＳレベルのアドレ
ス信号出力回路間に結合された伝送ゲート回路を有する
ことを特徴としている。

次に、この発明のバッファ回路の実施例について図面に
基づき説明する。

第３図ａはその第１の実施例の回路図であり、この第３
図ａにおけるＡｉｎはＴＴＬ入力信号を導入する入力端
子である。

入力端子Ａｉｎはトランジスタ６１のゲートに接続され
ている。トランジスタ６１のソースは接地され、ドレィ
ンは接続点９６に接続されている。この接続点９６はト
ランジスタ９８のドレィンに接続され、トランジスタ９
８のソースは接地されている。トランジスタ９８のゲー
トにはリセット信号Ｒ，が供給されるようになっている
。また、接続点９６はトランジスタ７０のソースに接続
され、トランジスタ７０のドレィンは接続点９４に接続
されている。接続点９４はトランジスタ７２のソースに
接続され、トランジスタ７２のゲートには信号Ｐ，（第
１スタート信号）が供給されるようになっている。

トランジスタ７２のドレィンは後続点６８に接続されて
いる。接続点６８はＭＯＳキャパシタ７４（容量）を介
して信号Ｐ２（第２スタート信号）が供給されるように
なっている。前記トランジスタ７０のゲートは接続点６
７、トランジスタ６５のゲート、トランジスタ６３のゲ
ートにそれぞれ接続されている。

一方、１０１は基準電位発生回路であり、この基準電位
発生回路１０１の出力端より基準電位ＶＲがトランジス
タ６２のゲートに供給されるようになっている。

トランジスタ６２のソースは接地され、ドレィンは接続
点９５に接続されている。この接続点９５にはトランジ
スタ９９のドレィンと、トランジスタ６９のソースが後
続されている。トランジスタ９９のソ−スは接地され、
ゲ−トにはリセット信号Ｒ，が供給されるようになって
いる。トランジスタ６９のドレィンは接続点９３に接続
され、接続点９３にはトランジスタ１のソースが接続さ
れている。トランジスタ７１のゲートには信号Ｐ，が供
給されるようになっている。このトランジスタ７１のド
レィンは上記接続点６７に接続されている。接続点６７
にはＭＯＳキャパシタ７３（容量）を介して信号Ｐ２が
供給されるようになつている。前記トランジスタ６９の
ゲートはトランジスタ６４，６６の各ゲートおよびトラ
ンジスタ６５のドレィンに接続されている。

トランジスタ６６のドレィン、トランジスタ６４のソー
スは接続点６７に接続されている。トランジスタ６５，
６６のソースは接続点９７を介して放電回路１００の出
力端に接続されている。放電回路１００１こは信号Ｐ，
，Ｐ２（以下タイミング信号という）が入力されるよう
になっている。また、前記接続点６７には、トランジス
タ９０のドレィンとトランジスタ９１のソースが接続さ
れている。

同機にして、接続点６８には、トランジスタ９０，９２
の各ソースが接続されている。これらのトランジスタ９
０，９１，９２の各ゲートには、それぞれリセット信号
Ｒ，が供給されるようになっている。トランジスタ９１
のドレインには固定電源電圧Ｖｏｏが印加され、トラン
ジスタ９２のドレィンにも固定電源電圧ＶｏＤが印加さ
れている。トランジスタ６３のドレィンは接続点７６に
接続され、トランジスタ６４のドレィンは接続点７５に
接続されている。

接続点７５はトランジスタ８７のソースと、トランジス
タ８９のドレイン、トランジスタ７９のゲート、トラン
ジスタ８２のソースに接続されている。同様にして、接
続点７６はトランジスタ８８のソース、トランジスタ８
９のソース、トランジスタ８０のゲート、トランジスタ
８１のソースにそれぞれ接続されている。

トランジスタ８７，８８，８９の各ゲートにはそれぞれ
リセツト信号Ｒ，が供給されるようになっており、トラ
ンジスタ８７，８８の各ドレィンには固定電源電圧Ｖｏ
ｏが供給されるようになっている。トランジスタ７９と
８５のソースは接地され、各ドレィンはトランジスタ８
３のソースに接続され、このトランジスタ８３のソース
より出力Ａｏｕｔを取り出すようになっている。

トランジスタ８５のゲートにはリセット信号Ｒ，が供給
されるようになっている。全く同様にして、トランジス
タ８０，８６の両ソースは接地され、両ドレィンはトラ
ンジスタ８４のソースに接地されている。

このソースにより出力Ａｏｕｔを取り出すようになって
いる。トランジスタ８６のゲートにはリセット信号Ｒ，
（以下タイミング信号という）が供給されるようになっ
ている。トランジスタ８３のゲートは接続点７９に接続
され、この接続点７８はトランジスタ８１のドレィンに
接続されている。

トランジスタ８４のゲートは接続点７７に接続されてお
り、この接続点７７はトランジスタ８２のドレインに接
続されている。トランジスタ８１，８２のゲートには固
定電源電圧Ｖｏｏが供聯合されている。そして、トラン
ジスタ８３，８４の各ドレインには信号Ｐ３（以下タイ
ミング信号という）が与えられるようになっている。上
記各トランジスタはＭＯＳトランジスタであり、トラン
ジスタ６５，６６とによりＦＦが構成されている。

トランジスタ６１と９８はＮＯＲ論理を実行する第１の
伝送ゲート回路を構成しており、トランジスタ６２と９
９とにより、ＮＯＲ論理を実行する第２の伝送ゲート回
路を構成している。また、トランジスタ７０と７２とに
より第３の伝送ゲート回路を構成し、トランジスタ６９
と７１とにより第４の伝送ゲート回路を構成している。

これらの第１、第２、第３、第４の伝送ゲ−ト回路と、
ＦＦ（フリップ・フロップ回路）と放電回路１００‘こ
より感知増幅器が構成されている。トランジスタ８０と
８６とにより第５の伝送ゲート回路を構成し、トランジ
スタ７９と８５とにより第６の伝送ゲート回路を構成し
ている。この第５、第６の伝送ゲート回路はＮＯＲ論理
の実行を行うものである。さらに、トランジスタ６３は
第７の伝送ゲート回路を構成し、トランジスタ６４は第
８の伝送ゲート回路を構成している。

そして、トランジスタ９０，９１，９２により第１のプ
リチャージ回路が構成され、トランジスタ８７，８８，
８９とにより第２のプリチャージ回路が構成されている
。ＭＯＳキャパシタ７４は第１容量となり、ＭＯＳキャ
パシタ７３は第２容量となるものである。また、後続点
６８は第１入出力端子となり、接続点６７は第２入出力
端子である。接続点７６は第３入出力端子であり、接続
点７５は第４入出力端子となるものである。トランジス
タ８２と８４とにより第１のブートストラップ回路を形
成し、トランジスタ８１と８３とにより第２のブートス
トラップ回路を形成している。第５の伝送ゲート回路、
第６の伝送ゲート回路および第１、第２のブートストラ
ップ回路とにより出力伝達回路を構成している。

さらに、出力Ａｏｕｔは第ＩＭＯＳレベル信号出力端子
となるものであり、出力Ａｏｕｔは第２ＭＯＳレベル信
号出力端子となるものである。

次に、回路動作について詳細に説明する。

いま、第３図ａにおいて、基準電位発生回路１０１の出
力電圧ＴＴＬ信号の「Ｈ」と「Ｌ」レベルのほぼ平均値
電位に設定され、かつアドレス信号入力様子ＡｉｎにＴ
ＴＬ入力信号の「Ｈ」レベルが入力されているものとす
る。

まず、第３図ｂのタイミング信号Ｒ，，Ｐ・，Ｐ２，Ｐ
３の各々に「Ｈ」，「Ｌ」，「Ｌ」，「Ｌ」レベルが入
力されると、第３図ａのトランジスタ８５，８６，８７
，８８，８９，９０，９１，９２，９８，９９は導適状
態となり、出力Ａｏｕｔ，Ａｏｕｔおよび接続点９５，
９６は接地電位となる。

したがって、接続点６７，６８，７５，７６の電位は共
に（Ｖｏｏ一Ｖ，ｃ）となり、かつＭＯＳキヤパシタ７
３，７４はこの電位に充電される。（ここでＶＴｃはト
ランジスタ８７，８８，９１，９２のしきい値）トラン
ジスタ６５，６６，６９，７０は導適状態となり、援続
点９３，９４は接地電位となり、かつ放電回路１００に
「Ｌ」レベルのタイミング信号Ｐ，，Ｐ２が入力されて
いるため、接続点９７の電位は（Ｖ。

。一ＶＴｃ−ＶＴｄ）とならる。（ここでＶＴｄはトラ
ンジスタ６５，６６のしきし、値）また、トランジスタ
８１，８２も導通状態となり、接続点７７，７８の電位
が（Ｖｏｏ−ＶＴｃ）になった時点でトランジスタ８１
，８２は非導適状態となる。次に、アドレス入力信号状
態を検出するため、タイミング信号Ｒ，，Ｐ，，Ｐ２，
Ｐ３の各々を順次「Ｌ」「Ｈぃ「Ｈ」，「Ｈ」レベルに
すると、接続点９７は接地電位、トランジスタ７１，７
２は導適状態となる。

この時、接続点６７，６８の電位は低下するが、接続点
６８の電位降下が接続点６７のそれより大きいため、接
続点６７および９８の電位は各々「Ｈ」および「Ｌ」レ
ベルになるようにラッチされる。

ここで、接続点６８がトランジスタ６９のゲートに結合
され、このトランジスタ６９を非導適状態にするので、
トランジスタ６６，６６で構成されたフリップ・フロツ
プ回路がラツチされた直後、アドレス入力信号が「Ｈ」
から「Ｌ」レベルに変化しても、接続点６７の論理状態
に影響を与えない。

タイミング信号Ｐ，の「Ｈ」レベルが入力された時、一
時的に接続点の電圧が低下しないように、Ｐ２の「Ｈ」
レベルをＭＯＢキヤパシタ７３を逸して印加し、この電
圧降下分を補償している。

これにより、トランジスタ６４のソース電位が低下して
トランジスタ６４が１時的に導適するのが防止されるの
で、接続点７５はプリチャ−ジ時の電位（Ｖ。。一ＶＴ
ｃ）を保持することが可能となる。アドレス信号入力端
子Ａｉｎに「Ｌ」レベル信号が入力される時、ＭＯＳキ
ャパシタ７４が上記と同様な作用する。また ＭＯＳキ
ヤパシタ７ ３，７４は、アドレス入力条件により接続
点６７または６８，７５または７６，７７または７８が
「Ｌ」レベルになる時、この接続点の電位を急速に放電
させるために有効である。

接続点７７の電位は（ＶｏＤ−ＶＴｃ）なのでトランジ
スタ８４が導適状態となり、「Ｈ」レベルが出力Ａｏｕ
ｔに現われる。

この時、トランジスタ８２の非導通状態およびトランジ
スタ８４のゲート・ソースおよびゲート・ドレイン寄生
容量によるブートストラップ回路効果により、出力Ａｏ
ｕｔの電位は、立上り時、固定電源電圧Ｖｏｏの電位ま
で速やかに上昇する。一方、タイミング信号Ｐ，の「Ｈ
」レベルによりトランジスタ８１は導通状態となり、接
続点７８は接地電位となる。

したがって、トランジスタ８３は非導適状態となり、か
つトランジスタ７９が導適状態であるため、出力Ａｏｕ
ｔは接地電位、すなわち「Ｌ」レベル信号が出力される
。アドレス信号入力端子ＡｉｎにＴＴＬ入力信号の「Ｌ
」レベルが入力される場合も同様の原理で動作すること
は明白である。

第３図ｃは、第３図ａのバッファ回路の各接続点の動作
時間に対する電位を電子計算機によりシュミレーション
した結果を図示したもので、各曲線の記号および番号は
第３図ａに対応している。

接続点６７の電位降下が接続点７５の電位降下に大きく
影響を与えないことが理解される。以上説明したこの発
明の実施例において、以下に述べるような特徴および利
点を有している。

ＭＯＳキヤパシタ７３，７４により、タイミング信号Ｐ
，の立上り後、フリツプ・フロップ回路の「Ｈ」レベル
側の出力部の電位低下が防止されること、および「Ｌ」
レベル側の出力部の放随時間が短縮されることにより、
フリップ・フロツプ回路のラツチ速度が早くなる。また
、トランジスタ８２，８４および８１，８３で構成され
るブートストラップ回路により、アドレス信号出力Ａｏ
ｕｔまたはＡｏｕｔの電位を固定電源電位Ｖｏｏまで上
昇させる効果があるので、信号の立上り時間が短縮され
、出力回路の高速動作が可能となる。

さらに、トランジスタ６９，７０‘こより、タイミング
信号Ｐ，の印加直後、アドレス入力信号が変化しても「
フリップ・フロップ回路は確実にラッチされるので、ア
ドレス入力信号のホールド時間短縮が可能となる。

また、トランジスタ７９，８０‘こより、出力Ａｏｕｔ
またはＡｏｕｔは、「Ｌ」レベル出力において確実に接
地電位となり、フローティング状態とならない。

さらに、アドレス入力信号がトランジスタのゲートに入
力され、フリップ・フロップ回路へ入力されるまでに信
号レベルの低下が生じないため、アドレス信号のセット
アップ時間が短縮される。

第４ａ図にこの発明の第２の実施例を示している。１０
２は第３図ａに示すバッファ回路であり、１０１はアド
レス入力信号により制御される基準電位発生回路である
。

この基準電位発生回路１０１は、第４図ｂに示されるよ
うなアドレス入力信号Ａｉｎが入力され、基準電位ＶＲ
として、このアドレス入力信号と逆相であり、かつ振幅
が（ＶＩＨ＋ＶＩＬ）／２である電位を出力するもので
ある。

（ここで、ＶＩＨはアドレス信号の「Ｈ」レベルにおけ
る電圧、ＶＩＬはアドレス信号の「ＬＪレベルにおける
電圧）このようにすることにより、フリツプ・フロツプ
回路の出力間の電位差が大きくなるため、このフリツプ
・フ。ップ回路の感度が高くなり、この発明の第１の実
施例より高速動作が可能となる。図面の簡単な説覇 第１図ａは従来のアドレスバッファ回路の回路図、第１
図ｂは第１図ａのアドレスバッファ回路の動作を説明す
るための波形図、第２図ａは従釆の異なるアドレスバッ
ファ回路を示す回路図、第２図ｂは第２図ａのアドレス
バッファ回路の動作を説明するための波形図、第３図ａ
はこの発明のバッファ回路の一実施例を示す回路図、第
３図ｂは第３図ａのバッファ回路の動作を説明するため
の波形図、第３図ｃはこの発明のバッファ回路における
計算機シュミレーションに基づく主要接続点の波形図、
第４図ａはこの発明のバッファ回路の他の実施例を示す
ブロック図、第４図ｂは第４図ａのバッファ回路におけ
る入力信号および基準電位を示す波形図である。

６１〜６６，６９〜７２，７９〜９２，９８，９９…ト
ランジスタ、７３，７４…ＭＯＳキヤパシタ、１００・
・・放電回路、１０１…基準電位発生回路。

第１図【ｏ１ 第１図・【ｂ） 第２図【ｏ１ 第２図【０１ 第３図‘０１ 第３図【ｃ） 第３図【ｂ１ 第４図‘ｏ１ 第４図【０１

Claims (1)

1. 【特許請求の範囲】 １ ソースとゲートと第１入出力端子に結合されたドレ
   インを有する第１ＭＯＳトランジスタと前記第１ＭＯＳ
   トランジスタのゲートおよび第２入出力端子に結合され
   たドレインと前記第１ＭＯＳトランジスタのソースに結
   合されたソースと前記第１入出力端子に結合されたゲー
   トを有する第２ＭＯＳトランジスタからなるフリツプ・
   フロツプ回路と、前記フリツプ・フロツプ回路の前記第
   １、第２ＭＯＳトランジスタの共通結合されたソースと
   第１の固定電源電位間に結合された放電回路と、前記フ
   リツプ・フロツプ回路の前記第１および第２入出力端子
   間のそれぞねに個別に結合された第１および第２の容量
   と、ＴＴＬレベルの入力信号とリセツト信号とのＮＯＲ
   論理を実行する第１の伝達ゲート回路と、前記リセツト
   信号と基準電位端子に入力される基準電位とのＮＯＲ論
   理を実行する第２の伝送ゲート回路と、前記第１の伝送
   ゲート回路の出力部と前記フリツプ・フロツプ回路の前
   記第１入出力端子間に結合され前記フリツプ・フロツプ
   回路の前記第２入出力端子の電位と第１のスタート信号
   により選択的に前記第１伝送ゲートの出力信号を伝達す
   る第３の伝送ゲート回路と、前記第２伝送ゲート回路の
   出力部と前記フリツプ・フロツプ回路の前記第２入出力
   端子間に結合され前記フリツプ・フロツプ回路の前記第
   １入出力端子電位と前記第１スタート信号により選択的
   に前記第２伝送ゲート出力信号を伝達する第４の伝送ゲ
   ート回路とからなる感知増幅回路と、第１ＭＯＳレベル
   信号出力端子と前記第１の固定電源電位間に結合されか
   つ第３入力端子の電位と前記リセツト信号とのＮＯＲ論
   理を実行する第５の伝送ゲート回路と、第２のＭＯＳレ
   ベル信号出力端子と前記第１の固定電源電位間に結合さ
   れかつ第４入力端子の電位と前記リセツト信号とのＮＯ
   Ｒ論理を実行する第６の伝送ゲート回路と、前記第４入
   力端子の信号と第２スタート信号により第１ＭＯＳレベ
   ル信号出力端子の電位を選択的に上昇させる第１のブー
   トストラツプ回路と、前記第３入力端子の信号と前記第
   ２スタート信号により第２ＭＯＳレベル信号出力端子の
   電位を選択的に上昇させる第２のブートストラツプ回路
   とからなる出力伝達回路と、前記出力伝達回路の前記第
   ３入力端子と前記フリツプ・フロツプ回路の前記第１入
   出力端子間に結合されかつ前記フリツプ・フロツプ回路
   の前記第２入出力端子の電位により選択的に開閉動作す
   る第７の伝送ゲート回路と、前記出力伝達回路の前記第
   ４入力端子と前記フリツプ・フロツプ回路の前記第２入
   出力端子間に結合されかつ前記フリツプ・フロツプ回路
   の前記第１入出力端子電位により選択的に開閉動作する
   第８の伝送ゲート回路と、前記フリツプ・フロツプ回路
   の前記第１、第２入出力端子を前記リセツト信号により
   充電する第１のプリチヤージ回路と、前記出力伝達回路
   の前記第３、第４入出力端子を前記リセツト信号により
   充電する第２のプリチヤージ回路と、前記感知増幅回路
   の前記第２伝送ゲート回路の前記基準電位端子に基準電
   位を供給する基準電位発生回路とを具備してなるバツフ
   ア回路。 ２ 前記第１および第２の伝送ゲート回路のそれぞれが
   １対の同一導電型のＭＯＳトランジスタからなることを
   特徴とする特許請求の範囲第１項記載のバツフア回路。 ３ 前記第３および第４の伝送ゲート回路のそれぞれが
   １組の直列接続された同一導電型のＭＯＳトランジスタ
   からなることを特徴とする特許請求の範囲第１項記載の
   バツフア回路。４ 前記第７および第８の伝送ゲート回
   路のそれぞれが一つのＭＯＳトランジスタからなること
   を特徴とする特許請求の範囲第１項記載のバツフア回路
   。 ５ 前記第５および第６の伝送ゲート回路のそれぞれが
   １対の同一導電型のＭＯＳトランジスタからなることを
   特徴とする特許請求の範囲第１項記載のバツフア回路。 ６ 前記基準電位発生回路の出力電位が一定であること
   を特徴とする特許請求の範囲第１項記載のバツフア回路
   。７ 前記基準電位発生回路の出力電位が前記ＴＴＬレ
   ベル入力信号と常に逆相でありかつ前記ＴＴＬレベル入
   力信号振幅のほぼ平均値電位を基準にして振幅すること
   を特徴とする特許請求の範囲第１項記載のバツフア回路
   。 ８ 前記ブートストラツプ回路は、ゲートと前記第２ス
   タート信号が供給されるドレインと前記第１ＭＯＳレベ
   ル信号出力端子に結合されたソースを有する第３ＭＯＳ
   トランジスタと、この第３ＭＯＳトランジスタのゲート
   に結合されたドレインと前記第４入力端子に結合された
   ソースと第２の固定電源電位に結合されたゲートを有す
   る第４ＭＯＳトランジスタとから構成され、かつ前記第
   ２ブートストラツプ回路は、ゲートと前記第２ＭＯＳレ
   ベル信号出力端子に結合されたソースと前記第２スター
   ト信号が供給されるドレインを有する第５ＭＯＳトラン
   ジスタと、前記第２固定電源電位が供給されるゲートと
   前記第５ＭＯＳトランジスタのゲートに結合されたドレ
   インと前記第３入力端子に結合されたソースを有する第
   ６ＭＯＳトランジスタから構成されていることを特徴と
   する特許請求の範囲第１項記載のバツフア回路。