JPH0284811A - 入力インバータ回路 - Google Patents
入力インバータ回路Info
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- JPH0284811A JPH0284811A JP63019748A JP1974888A JPH0284811A JP H0284811 A JPH0284811 A JP H0284811A JP 63019748 A JP63019748 A JP 63019748A JP 1974888 A JP1974888 A JP 1974888A JP H0284811 A JPH0284811 A JP H0284811A
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- 230000004913 activation Effects 0.000 claims description 10
- 230000003321 amplification Effects 0.000 abstract description 29
- 238000003199 nucleic acid amplification method Methods 0.000 abstract description 29
- 239000000470 constituent Substances 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 7
- 230000006870 function Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 230000004044 response Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 239000000758 substrate Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356017—Bistable circuits using additional transistors in the input circuit
- H03K3/356034—Bistable circuits using additional transistors in the input circuit the input circuit having a differential configuration
- H03K3/356043—Bistable circuits using additional transistors in the input circuit the input circuit having a differential configuration with synchronous operation
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、半導体素子によって構成された入力インバー
タ回路に関する。
タ回路に関する。
従来の技術
現在、メモリＩＣの分野において数多くの入力インバー
タ回路が考案され使用されている。入力インバータ回路
の特性においては、安定かつ正常に動作するために、入
力レベル判定における不感帯幅が狭いこと、外部入力の
電圧のラッチ機能を有すること、入力インバータ回路構
成が簡素であること、低消費電流であることなどが要求
されている。以下の説明は、絶縁ゲート型電界トランジ
スタのうち代表的なＭ ＯＳ ）ランジスタ（以下ＭＯ
３Ｔと称す）を用い、かつＮチャネルＭＯ３Ｔで行う。
タ回路が考案され使用されている。入力インバータ回路
の特性においては、安定かつ正常に動作するために、入
力レベル判定における不感帯幅が狭いこと、外部入力の
電圧のラッチ機能を有すること、入力インバータ回路構
成が簡素であること、低消費電流であることなどが要求
されている。以下の説明は、絶縁ゲート型電界トランジ
スタのうち代表的なＭ ＯＳ ）ランジスタ（以下ＭＯ
３Ｔと称す）を用い、かつＮチャネルＭＯ３Ｔで行う。
しかし、回路としては、ＰチャネルＭＯＳＴ、さらには
バイポーラトランジスタでも本質的には同様である。
バイポーラトランジスタでも本質的には同様である。
第３図は、従来の入力インバータ回路の基本構成の一例
を示している。図示の入力インバータ回路は、外部入力
ｖｅｘおよび基準電圧Ｖ０Ｆの電圧をラッチするための
エンハンスメント型ＭＯ３）ランジスタ（以下ＥＭＯ３
Ｔと称す）ＪｌおよびＪ２と、ゲートをＥＭＯＳＴ
Ｊｌのソースに接続されるＥＭＯＳＴ Ｊ３と、ゲー
トをＥＭＯＳＴ Ｊ２のソースに接続されるＥＭＯＳ
Ｔ Ｊ４と、外部入力Ｖｌ！１および基準電圧ＶＩＨ
Ｆにより生じた差電圧を比較、増幅する差電圧増幅フリ
ップフロップ回路１と、差電圧増幅フリップフロップ回
路１の出力を電流増幅する出力電流増幅フリップフロッ
プ回路５とから構成される。ここで、基準電圧Ｖｌ！Ｆ
は、この入力インバータ回路が形成されている半導体基
板と同一基板の他の場所に設けられている基準電圧発生
回路から出力されている。この入力インバータ回路は、
この基準電圧発生回路ｖｔｇｐをリファレンスレベルと
して外部入力ＶＩＮ電圧を比較判定する。
を示している。図示の入力インバータ回路は、外部入力
ｖｅｘおよび基準電圧Ｖ０Ｆの電圧をラッチするための
エンハンスメント型ＭＯ３）ランジスタ（以下ＥＭＯ３
Ｔと称す）ＪｌおよびＪ２と、ゲートをＥＭＯＳＴ
Ｊｌのソースに接続されるＥＭＯＳＴ Ｊ３と、ゲー
トをＥＭＯＳＴ Ｊ２のソースに接続されるＥＭＯＳ
Ｔ Ｊ４と、外部入力Ｖｌ！１および基準電圧ＶＩＨ
Ｆにより生じた差電圧を比較、増幅する差電圧増幅フリ
ップフロップ回路１と、差電圧増幅フリップフロップ回
路１の出力を電流増幅する出力電流増幅フリップフロッ
プ回路５とから構成される。ここで、基準電圧Ｖｌ！Ｆ
は、この入力インバータ回路が形成されている半導体基
板と同一基板の他の場所に設けられている基準電圧発生
回路から出力されている。この入力インバータ回路は、
この基準電圧発生回路ｖｔｇｐをリファレンスレベルと
して外部入力ＶＩＮ電圧を比較判定する。
第４図は、従来の入力インバータ回路の一例の回路図で
ある。この回路は、従来の５ｖ単一電源のＩＣであるＭ
ＯＳダイナミックＲＡＭにおいて用いられている入力イ
ンバータ回路の例である。
ある。この回路は、従来の５ｖ単一電源のＩＣであるＭ
ＯＳダイナミックＲＡＭにおいて用いられている入力イ
ンバータ回路の例である。
第４図ニ示スヨウニ、ＥＭＯＳＴ Ｊ５〜Ｊ１２によ
り差電圧増幅フリップフロップ回路１を構成し、ＥＭＯ
ＳＴ Ｊ１３〜Ｊ２４により出力電流増幅回路５を構
成している。
り差電圧増幅フリップフロップ回路１を構成し、ＥＭＯ
ＳＴ Ｊ１３〜Ｊ２４により出力電流増幅回路５を構
成している。
次に、この入力インバータ回路の動作を、第４図を参照
して説明する。初期に、初期にプリチャージ信号φ、が
ＥＭＯＳＴのしきい値Ｖ、レベルを充分越える高い電圧
（以下高レベルと称す）であることから、プリチャージ
信号φＰをゲート入力とするＥＭＯＳＴ Ｊ９、ＪＩ
Ｏ１Ｊ２ＬＳＪ２２、Ｊ２３およびＪ２４は活性化され
、節点Ｎ３およびＮ４は高レベル、節点Ｎ５およびＮ６
、出力信号φ。２および７−はしきい値Ｖｔ レベルよ
り低い電圧（以下低レベルと称す）となる。その後、プ
リチャージ信号φ、が低レベルとなる。−方、ラッチ信
号φＬが高レベルから低レベルとなると、ＥＭＯＳＴ
ＪｌおよびＪ２がオフとなり、外部入力ＶＨＩおよび
基準電圧Ｖ ■Ｆの電圧が節点Ｎ１および節点Ｎ２に各
々ラッチされる。第１の活性化信号φ、が低レベルから
高レベルになるとき、節点Ｎｏ右よびＮｏの電位が上昇
する。このとき外部入力Ｖｌｌ＋の電圧がラッチされた
節点Ｎ１をゲート入力とするＥＭＯＳＴ Ｊ３と基準
電圧Ｖ□、の電圧がラッチされた節点Ｎ２をゲート入力
とするＥＭＯＳＴ Ｊ４により節点ＮＯおよび羽の間
に差電位が生じる。節点ＮｏおよびＮ。
して説明する。初期に、初期にプリチャージ信号φ、が
ＥＭＯＳＴのしきい値Ｖ、レベルを充分越える高い電圧
（以下高レベルと称す）であることから、プリチャージ
信号φＰをゲート入力とするＥＭＯＳＴ Ｊ９、ＪＩ
Ｏ１Ｊ２ＬＳＪ２２、Ｊ２３およびＪ２４は活性化され
、節点Ｎ３およびＮ４は高レベル、節点Ｎ５およびＮ６
、出力信号φ。２および７−はしきい値Ｖｔ レベルよ
り低い電圧（以下低レベルと称す）となる。その後、プ
リチャージ信号φ、が低レベルとなる。−方、ラッチ信
号φＬが高レベルから低レベルとなると、ＥＭＯＳＴ
ＪｌおよびＪ２がオフとなり、外部入力ＶＨＩおよび
基準電圧Ｖ ■Ｆの電圧が節点Ｎ１および節点Ｎ２に各
々ラッチされる。第１の活性化信号φ、が低レベルから
高レベルになるとき、節点Ｎｏ右よびＮｏの電位が上昇
する。このとき外部入力Ｖｌｌ＋の電圧がラッチされた
節点Ｎ１をゲート入力とするＥＭＯＳＴ Ｊ３と基準
電圧Ｖ□、の電圧がラッチされた節点Ｎ２をゲート入力
とするＥＭＯＳＴ Ｊ４により節点ＮＯおよび羽の間
に差電位が生じる。節点ＮｏおよびＮ。
の間の差電位により、フリップフロップを構成するＥＭ
ＯＳＴ ＪＴおよびＪ８が作動シ、節点Ｎ。
ＯＳＴ ＪＴおよびＪ８が作動シ、節点Ｎ。
およびｘ下をゲート入力とするＥＭＯＳＴ Ｊｌ２お
よびＪｌｌにより節点Ｎ４およびＮ３の一方が低レベル
となり、節点ＮｕよびＮ３をゲート入力とするＥＭＯＳ
Ｔ Ｊ６およびＪ５の一方が非活性化（以下オフと称
す）される。続いて、第２の活性化信号φ２が低レベル
から高レベルになると、節点ＮｏおよびＸ下をゲート入
力とするＥＭＯＳＴ Ｊｌ３およびＪｌ４の一方の活
性化されたＥＭＯＳＴを通して節点Ｎ５およびＮ６の一
方の節点が高レベルとなる。節点Ｎ５およびＮ６をゲー
ト入力とするＥＭＯＳＴ Ｊｌ７およびＪｌ８の一方
のＥＭＯＳＴが活性化され、節点出力φ。２および７−
の一方に電流増幅された信号が出力される。
よびＪｌｌにより節点Ｎ４およびＮ３の一方が低レベル
となり、節点ＮｕよびＮ３をゲート入力とするＥＭＯＳ
Ｔ Ｊ６およびＪ５の一方が非活性化（以下オフと称
す）される。続いて、第２の活性化信号φ２が低レベル
から高レベルになると、節点ＮｏおよびＸ下をゲート入
力とするＥＭＯＳＴ Ｊｌ３およびＪｌ４の一方の活
性化されたＥＭＯＳＴを通して節点Ｎ５およびＮ６の一
方の節点が高レベルとなる。節点Ｎ５およびＮ６をゲー
ト入力とするＥＭＯＳＴ Ｊｌ７およびＪｌ８の一方
のＥＭＯＳＴが活性化され、節点出力φ。２および７−
の一方に電流増幅された信号が出力される。
このとき節点出力φ。２は外部入力ＶＩＮと同相、節点
比カフ−は外部入力Ｖ１イと逆相の増幅された信号が出
力される。
比カフ−は外部入力Ｖ１イと逆相の増幅された信号が出
力される。
発明が解決しようとする課題
上記のような従来回路構成においては、外部入力Ｖｌｌ
＋の電圧が高レベルの場合、節点Ｎ０が高レベルとなる
が、基準電圧ＶｌｔＰの電圧をゲート入力とするＥＭＯ
ＳＴ Ｊ４が常に活性化状態にあるため、節点Ｎ６の
高レベルをグランウド（以下Ｇ Ｎ Ｄと称す）に流れ
、消費電流が増大する。加えて、このＥＭＯＳＴ Ｊ
４が常に活性化状態にあるため従来回路の差電圧増幅フ
リップフロップ回路には、外部入力Ｖ Ｉ Ｈの情報を
保持することができないため、出力電流増幅回路内に、
外部入力ＶＩＮの情報を保持するフリップフロップが必
要となり、そのため出力電流増幅回路が複雑で使用する
ＥＭＯ３Ｔも多く必要とする。さらに、従来回路では、
差電圧増幅フリップフロップ回路の活性化時に外部入力
’ｈ％が変化した場合に、差電圧増幅を正常に行うため
ＥＭＯ５Ｔ ＪｌおよびＪ２並びにこれらのゲート入
力であるラッチ信号φ。
＋の電圧が高レベルの場合、節点Ｎ０が高レベルとなる
が、基準電圧ＶｌｔＰの電圧をゲート入力とするＥＭＯ
ＳＴ Ｊ４が常に活性化状態にあるため、節点Ｎ６の
高レベルをグランウド（以下Ｇ Ｎ Ｄと称す）に流れ
、消費電流が増大する。加えて、このＥＭＯＳＴ Ｊ
４が常に活性化状態にあるため従来回路の差電圧増幅フ
リップフロップ回路には、外部入力Ｖ Ｉ Ｈの情報を
保持することができないため、出力電流増幅回路内に、
外部入力ＶＩＮの情報を保持するフリップフロップが必
要となり、そのため出力電流増幅回路が複雑で使用する
ＥＭＯ３Ｔも多く必要とする。さらに、従来回路では、
差電圧増幅フリップフロップ回路の活性化時に外部入力
’ｈ％が変化した場合に、差電圧増幅を正常に行うため
ＥＭＯ５Ｔ ＪｌおよびＪ２並びにこれらのゲート入
力であるラッチ信号φ。
を必要とする。
本発明の目的は、上記欠点を除去し、安定動作し、かつ
入力インバータ回路構成が簡素で低消費電流のインバー
タ回路を提供することにある。
入力インバータ回路構成が簡素で低消費電流のインバー
タ回路を提供することにある。
課題を解決するための手段
すなわち、本発明によれば、フリップフロップ回路を主
構成要素として構成され、活性化信号の入力により基準
電圧発生回路から出力される基準電圧と外部入力電圧と
を比較増幅する入力インバータ回路において、ドレイン
を前記フリップフロップ回路の第１の入力に接続され且
つゲートを前記外部入力電圧を受けるように接続される
第１のトランジスタと、ドレインを前記フリップフロッ
プ回路の第２の入力に接続され、ゲートを前記基準電圧
を受けるように接続され且つソースを前記第１のトラン
ジスタのソースに接続される第２のトランジスタと、一
端を第１の電源に接続し、前記フリップフロップ回路内
の信号により制御される第１ゲートと、一端を前記第１
および第２のトランジスタのソースに接続し、他端を第
１ゲートの他端に接続し、前記フリップフロップ回路内
の信号により制御される第２ゲートとを具備しているこ
とを特徴とする入力インバータ回路が提供される。
構成要素として構成され、活性化信号の入力により基準
電圧発生回路から出力される基準電圧と外部入力電圧と
を比較増幅する入力インバータ回路において、ドレイン
を前記フリップフロップ回路の第１の入力に接続され且
つゲートを前記外部入力電圧を受けるように接続される
第１のトランジスタと、ドレインを前記フリップフロッ
プ回路の第２の入力に接続され、ゲートを前記基準電圧
を受けるように接続され且つソースを前記第１のトラン
ジスタのソースに接続される第２のトランジスタと、一
端を第１の電源に接続し、前記フリップフロップ回路内
の信号により制御される第１ゲートと、一端を前記第１
および第２のトランジスタのソースに接続し、他端を第
１ゲートの他端に接続し、前記フリップフロップ回路内
の信号により制御される第２ゲートとを具備しているこ
とを特徴とする入力インバータ回路が提供される。
作用
上述した本発明によるインバータ回路は、外部入力およ
び基準電圧をゲート入力とするＥＭＯ３Ｔのドレインに
流れる直流電流を、インバータ回路内の信号により制御
される第１ゲートおよび第２ゲートを用いて制御する。
び基準電圧をゲート入力とするＥＭＯ３Ｔのドレインに
流れる直流電流を、インバータ回路内の信号により制御
される第１ゲートおよび第２ゲートを用いて制御する。
すなわち、第１ゲートおよび第２ゲートの何れか一方が
遮断状態になることにより、外部入力および基準電圧を
ゲート入力とするＥＭＯ５Ｔのドレインを阻止する。
遮断状態になることにより、外部入力および基準電圧を
ゲート入力とするＥＭＯ５Ｔのドレインを阻止する。
従って、入力インバータ回路が低消費電流となる。加え
て、フリップフロップ回路内における外部入力ＶＩＮの
情報の保持が可能となり、また、差電圧増幅完了後、外
部入力Ｖ□の電圧が変動しても差電圧増幅フリップ７０
ツブ回路が正常に情報を保持する。
て、フリップフロップ回路内における外部入力ＶＩＮの
情報の保持が可能となり、また、差電圧増幅完了後、外
部入力Ｖ□の電圧が変動しても差電圧増幅フリップ７０
ツブ回路が正常に情報を保持する。
実施例
次に本発明の実施例について図面を用いて説明する。第
１図は本発明による入力インバータ回路の１実施例の基
本構成図である。な右、第３図に示す回路と同等な素子
や部分に同一の参照番号を付しである。
１図は本発明による入力インバータ回路の１実施例の基
本構成図である。な右、第３図に示す回路と同等な素子
や部分に同一の参照番号を付しである。
本発明による入力インバータ回路は、差電圧増幅フリッ
プフロップ回路１および出力電流増幅回路２を主構成要
素として構成されている。差電圧増幅フリッププロップ
回路１は、第１の活性化信号φ１の入力により基準電圧
発生回路から出力される基準電圧Ｖ ＩＩＦ と外部入
力Ｖ。の電圧とを比較し増幅された信号を出力する。出
力電流増幅回路２は、その増幅された信号を受け、第２
の活性化信号φ２の入力により電流増幅された信号を出
力する。
プフロップ回路１および出力電流増幅回路２を主構成要
素として構成されている。差電圧増幅フリッププロップ
回路１は、第１の活性化信号φ１の入力により基準電圧
発生回路から出力される基準電圧Ｖ ＩＩＦ と外部入
力Ｖ。の電圧とを比較し増幅された信号を出力する。出
力電流増幅回路２は、その増幅された信号を受け、第２
の活性化信号φ２の入力により電流増幅された信号を出
力する。
差電圧増幅フリップフロップ回ｖ４１には、外部入力Ｖ
ＩＭと基準電圧ｖ■Ｆとに応答して外部入力Ｖ０をゲー
ト入力とするＥＭＯ３Ｔ Ｊ３と、基準電圧をゲート
入力とするＥＭＯ５Ｔ Ｊ４と、それらＥＭＯ９Ｔ
Ｊ３及びＪ４のドレイン電流の制御を行う第１のゲー
ト３および第２のゲート４とが設けられている。
ＩＭと基準電圧ｖ■Ｆとに応答して外部入力Ｖ０をゲー
ト入力とするＥＭＯ３Ｔ Ｊ３と、基準電圧をゲート
入力とするＥＭＯ５Ｔ Ｊ４と、それらＥＭＯ９Ｔ
Ｊ３及びＪ４のドレイン電流の制御を行う第１のゲー
ト３および第２のゲート４とが設けられている。
この実施例においても、外部入力ＶＩＮおよび基準電圧
Ｖ□、をゲート入力とするＥＭＯ３Ｔ Ｊ３およびＪ
４は、差電圧増幅フリップフロップ回路内の節点の電圧
を初期において低レベルに入力する。外部入力ｖｌＷお
よび基準電圧Ｖ、Ｆをゲート入力とするＥＭＯ３ＴＪ３
およびＪ４で生じる差電圧増幅フリップフロップ回路１
内の信号により、第１ゲートおよび第２ゲートに流れる
電流を制御し、差電圧増幅フリップフロップ回路１を安
定に動作させ、外部入力ＶＩＮの情報を差電圧増幅フリ
ップフロップ回路ｌ内に保持することができるのである
。
Ｖ□、をゲート入力とするＥＭＯ３Ｔ Ｊ３およびＪ
４は、差電圧増幅フリップフロップ回路内の節点の電圧
を初期において低レベルに入力する。外部入力ｖｌＷお
よび基準電圧Ｖ、Ｆをゲート入力とするＥＭＯ３ＴＪ３
およびＪ４で生じる差電圧増幅フリップフロップ回路１
内の信号により、第１ゲートおよび第２ゲートに流れる
電流を制御し、差電圧増幅フリップフロップ回路１を安
定に動作させ、外部入力ＶＩＮの情報を差電圧増幅フリ
ップフロップ回路ｌ内に保持することができるのである
。
第２図は、第１図に示す実施例の詳細回路図である。な
お、第４図に示す回路と同等な素子や部分に同一の参照
番号を付し、である。第２図と第４図との比較から明ら
かなように、第２図の差電圧増幅フリップフロツブ回路
１は、第４図に示す差電圧増幅フリップフロップ回路１
と同様に構成されており、出力電流増幅回路２は、第２
図に示すように接続されたＥＭＯ３Ｔ Ｊ３３、Ｊ３
４、Ｊ３５、Ｊ３６から構成されており、第４図に示す
出力電流増幅フリップフロップ回路５と比較した簡単に
構成されている。そして、第１ゲート３及び第２ゲート
４は、それぞれＥＭＯ３Ｔ Ｊ３２およびＪ３１で構
成されている。そのＥＭＯ３ＴＪ３２のゲートは、節点
Ｎ４に接続され、ＥＭＯ５Ｔ Ｊ３１のゲートは、節
点Ｎ３に接続されている。
お、第４図に示す回路と同等な素子や部分に同一の参照
番号を付し、である。第２図と第４図との比較から明ら
かなように、第２図の差電圧増幅フリップフロツブ回路
１は、第４図に示す差電圧増幅フリップフロップ回路１
と同様に構成されており、出力電流増幅回路２は、第２
図に示すように接続されたＥＭＯ３Ｔ Ｊ３３、Ｊ３
４、Ｊ３５、Ｊ３６から構成されており、第４図に示す
出力電流増幅フリップフロップ回路５と比較した簡単に
構成されている。そして、第１ゲート３及び第２ゲート
４は、それぞれＥＭＯ３Ｔ Ｊ３２およびＪ３１で構
成されている。そのＥＭＯ３ＴＪ３２のゲートは、節点
Ｎ４に接続され、ＥＭＯ５Ｔ Ｊ３１のゲートは、節
点Ｎ３に接続されている。
第２図を用いて本実施例の動作について説明する。初期
にプリチャージ信号φ、が低レベルから高レベルになり
、プリチャージ信号φ、をゲート入力とするＥＭＯＳ
Ｔ −Ｊ ９、Ｊｌｏ、Ｊ３５、Ｊ３６により節点Ｎ３
およびＮ４は高レベル、節点出力φＧ２および７−は低
レベルとなり、その後プリチャージ信号φＰは高レベル
から低レベルとなる。
にプリチャージ信号φ、が低レベルから高レベルになり
、プリチャージ信号φ、をゲート入力とするＥＭＯＳ
Ｔ −Ｊ ９、Ｊｌｏ、Ｊ３５、Ｊ３６により節点Ｎ３
およびＮ４は高レベル、節点出力φＧ２および７−は低
レベルとなり、その後プリチャージ信号φＰは高レベル
から低レベルとなる。
第１の活性化信号φ１が低レベルから高レベルになると
き、外部入力Ｖｌｌ＋および基準電圧ＶＨｙをゲート入
力とするＥＭＯ３Ｔ Ｊ３およびＪ４により節点ＮＯ
およＣｊ、Ｎｏに差電圧が生じ、この差電圧をフリップ
フロップを構成するＥＭＯＳ ＴＪ７およびＪ８が増幅
し、節点ＮＯおよびＸ下の節点Ｎ３およびＮ４は、節点
ＮＯおよび万をゲート入力とするＥＭＯ３Ｔ Ｊｌｌ
およびＪ１２により一方を低レベルにされ、節点Ｎ３お
よびＮ４をゲート入力とするＥＭＯ３Ｔ Ｊ３１およ
びＪ３２の一方をオフする。第２の活性化信号φ２が低
レベルから高レベルになると、節点ＮｏｋよびＮｏをゲ
ート入力とするＥＭＯ３Ｔ Ｊ３３およびＪ３４の一
方を通して節点出力φｏ２および７にの一方に電流増幅
された信号が出力される。このとき節点信号φ。２は外
部入力Ｖｌｌ＋に同相、節点信号７には外部入力Ｖｌ！
＋に逆相となる。
き、外部入力Ｖｌｌ＋および基準電圧ＶＨｙをゲート入
力とするＥＭＯ３Ｔ Ｊ３およびＪ４により節点ＮＯ
およＣｊ、Ｎｏに差電圧が生じ、この差電圧をフリップ
フロップを構成するＥＭＯＳ ＴＪ７およびＪ８が増幅
し、節点ＮＯおよびＸ下の節点Ｎ３およびＮ４は、節点
ＮＯおよび万をゲート入力とするＥＭＯ３Ｔ Ｊｌｌ
およびＪ１２により一方を低レベルにされ、節点Ｎ３お
よびＮ４をゲート入力とするＥＭＯ３Ｔ Ｊ３１およ
びＪ３２の一方をオフする。第２の活性化信号φ２が低
レベルから高レベルになると、節点ＮｏｋよびＮｏをゲ
ート入力とするＥＭＯ３Ｔ Ｊ３３およびＪ３４の一
方を通して節点出力φｏ２および７にの一方に電流増幅
された信号が出力される。このとき節点信号φ。２は外
部入力Ｖｌｌ＋に同相、節点信号７には外部入力Ｖｌ！
＋に逆相となる。
このように本発明による入力インバータ回路は、差電圧
増幅フリップフロップ回路内の信号である節点Ｎ３およ
びＮ４の出力をゲート入力とする第１および第２ゲート
を用いて、外部入力Ｖ。および基準電圧ｖａｇｐをゲー
ト入力とするＥＭＯ３ＴＪ３およびＪ４のドレイン電流
をオフする。このように、るＥＭＯ３Ｔ Ｊ３および
Ｊ４のドレイン電流をオフすることにより、差電圧増幅
フリップフロップ回路内に外部入力Ｖｌｌ＋の情報を保
持することが可能となる。更に、差電圧増幅完了後、外
部入力Ｖｌ１１の電圧が変動しても差電圧増幅フリップ
フロップ回路が正常に情報を保持するラッチ機能を有す
るので、ラッチ回路およびラッチ信号の簡素化が可能と
なる。加えて、従来回路では不可能であった出力電流増
幅回路の簡素化および差電圧増幅フリップフロップ回路
の低消費が可能となる。
増幅フリップフロップ回路内の信号である節点Ｎ３およ
びＮ４の出力をゲート入力とする第１および第２ゲート
を用いて、外部入力Ｖ。および基準電圧ｖａｇｐをゲー
ト入力とするＥＭＯ３ＴＪ３およびＪ４のドレイン電流
をオフする。このように、るＥＭＯ３Ｔ Ｊ３および
Ｊ４のドレイン電流をオフすることにより、差電圧増幅
フリップフロップ回路内に外部入力Ｖｌｌ＋の情報を保
持することが可能となる。更に、差電圧増幅完了後、外
部入力Ｖｌ１１の電圧が変動しても差電圧増幅フリップ
フロップ回路が正常に情報を保持するラッチ機能を有す
るので、ラッチ回路およびラッチ信号の簡素化が可能と
なる。加えて、従来回路では不可能であった出力電流増
幅回路の簡素化および差電圧増幅フリップフロップ回路
の低消費が可能となる。
発明の詳細
な説明したように、本発明による入力インバータ回路は
、差電圧増幅フリップフロップ回路内における外部入力
の情報の保持が可能とする効果と、差電圧増幅完了後、
外部入力Ｖの電圧が変動しても差電圧増幅フリップフロ
ップ回路が正常に情報を保持するラッチ機能を有するこ
とでラッチ回路およびラッチ信号を簡素化する効果と、
さらに従来回路では不可能であった出力電流増幅回路の
簡素化および差電圧増幅フリップフロツブ回路の低消費
を可能とする効果とを有する。
、差電圧増幅フリップフロップ回路内における外部入力
の情報の保持が可能とする効果と、差電圧増幅完了後、
外部入力Ｖの電圧が変動しても差電圧増幅フリップフロ
ップ回路が正常に情報を保持するラッチ機能を有するこ
とでラッチ回路およびラッチ信号を簡素化する効果と、
さらに従来回路では不可能であった出力電流増幅回路の
簡素化および差電圧増幅フリップフロツブ回路の低消費
を可能とする効果とを有する。
したがって、本発明によれば、論理外部情報を判定する
回路において、自動ラッチ機能を有した簡素な回路であ
って、かつ低消費電流の入力インバータ回路が得ること
が可能となる。
回路において、自動ラッチ機能を有した簡素な回路であ
って、かつ低消費電流の入力インバータ回路が得ること
が可能となる。
第１図は、本発明の入力インバータ回路の一実施例の基
本構成図、 第２図は、第１図に示す一実施例の詳細回路図、第３図
は、従来の入力インバータ回路の基本構成図、 第４図は、第３図に示す入力インバータ回路の詳細回路
図である。 φ１ ・・第１の活性化信号 φ２ ・・第２の活性化信号 φ。、および７Ｋ・・節点信号
本構成図、 第２図は、第１図に示す一実施例の詳細回路図、第３図
は、従来の入力インバータ回路の基本構成図、 第４図は、第３図に示す入力インバータ回路の詳細回路
図である。 φ１ ・・第１の活性化信号 φ２ ・・第２の活性化信号 φ。、および７Ｋ・・節点信号
Claims (1)
- フリップフロップ回路を主構成要素として構成され、活
性化信号の入力により基準電圧発生回路から出力される
基準電圧と外部入力電圧とを比較増幅する入力インバー
タ回路において、ドレインを前記フリップフロップ回路
の第１の入力に接続され且つゲートを前記外部入力電圧
を受けるように接続される第１のトランジスタと、ドレ
インを前記フリップフロップ回路の第２の入力に接続さ
れ、ゲートを前記基準電圧を受けるように接続され且つ
ソースを前記第１のトランジスタのソースに接続される
第２のトランジスタと、一端を第１の電源に接続し、前
記フリップフロップ回路内の信号により制御される第１
ゲートと、一端を前記第１および第２のトランジスタの
ソースに接続し、他端を第１ゲートの他端に接続し、前
記フリップフロップ回路内の信号により制御される第２
ゲートとを具備していることを特徴とする入力インバー
タ回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63019748A JPH0284811A (ja) | 1988-01-30 | 1988-01-30 | 入力インバータ回路 |
| US07/303,877 US4937479A (en) | 1988-01-30 | 1989-01-30 | Data latch circuit with improved data write control function |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63019748A JPH0284811A (ja) | 1988-01-30 | 1988-01-30 | 入力インバータ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0284811A true JPH0284811A (ja) | 1990-03-26 |
Family
ID=12007963
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63019748A Pending JPH0284811A (ja) | 1988-01-30 | 1988-01-30 | 入力インバータ回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4937479A (ja) |
| JP (1) | JPH0284811A (ja) |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US5955894A (en) * | 1997-06-25 | 1999-09-21 | Sun Microsystems, Inc. | Method for controlling the impedance of a driver circuit |
| US6060907A (en) * | 1997-06-25 | 2000-05-09 | Sun Microsystems, Inc. | Impedance control circuit |
| US5990701A (en) * | 1997-06-25 | 1999-11-23 | Sun Microsystems, Inc. | Method of broadly distributing termination for buses using switched terminators |
| US5982191A (en) * | 1997-06-25 | 1999-11-09 | Sun Microsystems, Inc. | Broadly distributed termination for buses using switched terminator logic |
| US5942919A (en) * | 1997-06-25 | 1999-08-24 | Sun Microsystems, Inc. | Differential receiver including an enable circuit |
| US5942918A (en) * | 1997-06-25 | 1999-08-24 | Sun Microsystems, Inc. | Method for resolving differential signals |
| US6085033A (en) * | 1997-06-25 | 2000-07-04 | Sun Microsystems, Inc. | Method for determining bit element values for driver impedance control |
| TW406470B (en) * | 1998-05-04 | 2000-09-21 | Analog And Power Electronics C | The apparatus of controlling the Hall effect switch |
| US6281729B1 (en) | 1999-06-07 | 2001-08-28 | Sun Microsystems, Inc. | Output driver with improved slew rate control |
| US6366139B1 (en) | 1999-06-07 | 2002-04-02 | Sun Microsystems, Inc. | Method for an output driver with improved impedance control |
| US6339351B1 (en) | 1999-06-07 | 2002-01-15 | Sun Microsystems, Inc. | Output driver with improved impedance control |
| US6278306B1 (en) | 1999-06-07 | 2001-08-21 | Sun Microsystems, Inc. | Method for an output driver with improved slew rate control |
| US6316957B1 (en) | 1999-09-20 | 2001-11-13 | Sun Microsystems, Inc. | Method for a dynamic termination logic driver with improved impedance control |
| US6297677B1 (en) | 1999-09-20 | 2001-10-02 | Sun Microsystems, Inc. | Method for a dynamic termination logic driver with improved slew rate control |
| US6420913B1 (en) | 1999-09-20 | 2002-07-16 | Sun Microsystems, Inc. | Dynamic termination logic driver with improved impedance control |
| US6294924B1 (en) | 1999-09-20 | 2001-09-25 | Sun Microsystems, Inc. | Dynamic termination logic driver with improved slew rate control |
| US6484293B1 (en) | 2000-07-14 | 2002-11-19 | Sun Microsystems, Inc. | Method for determining optimal configuration for multinode bus |
| US6407589B1 (en) * | 2000-12-27 | 2002-06-18 | Intel Corporation | Device for current sensing in an amplifier with PMOS voltage conversion |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6037996B2 (ja) * | 1980-02-20 | 1985-08-29 | 沖電気工業株式会社 | バツフア回路 |
| JPS5794986A (en) * | 1980-12-02 | 1982-06-12 | Nec Corp | Semiconductor circuit |
| JPS57147194A (en) * | 1981-03-05 | 1982-09-10 | Fujitsu Ltd | Address buffer |
| JPS58133024A (ja) * | 1982-02-03 | 1983-08-08 | Nec Corp | バツフア回路 |
| JPS628614A (ja) * | 1985-07-05 | 1987-01-16 | Nec Corp | 入力インバ−タ回路 |
-
1988
- 1988-01-30 JP JP63019748A patent/JPH0284811A/ja active Pending
-
1989
- 1989-01-30 US US07/303,877 patent/US4937479A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US4937479B1 (ja) | 1992-07-21 |
| US4937479A (en) | 1990-06-26 |
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