JP2934520B2 - レベル判定回路 - Google Patents
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- Semiconductor Memories (AREA)
- Manipulation Of Pulses (AREA)
- Logic Circuits (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Description
り、詳しくは、例えば、メモリ等の半導体記憶装置の分
野に用いて好適な、外部入力電圧の論理レベルを検出す
るレベル判定回路に関する。
とをフリップフロップ回路によって比較判定するもので
ある。しかし、動作マージンを確保しつつ、安定に動作
させるには回路制御が複雑となり、このことが高速化の
阻害要因となっている。そこで、回路制御を容易なもの
とし、高速に動作するレベル判定回路が要求される。
と基準電位とをフリップフロップ回路によって比較判定
するものである。しかし、動作マージンを確保しつつ、
安定に動作させるには回路制御が複雑となり、このこと
が高速化の阻害要因となっている。
に動作するレベル判定回路が要求される。
は、例えば、図6に示すようなものがある。
部1、フリップフロップ部2とからなり、プリアンプ部
1は、PチャネルMOSトランジスタ(以下、単にPト
ランジスタという)P1,P2、NチャネルMOSトラ
ンジスタ(以下、単にNトランジスタという)N1〜N
4から構成され、フリップフロップ部2は、Pトランジ
スタT1,T2、NトランジスタT3〜T5から構成さ
れている。
圧VREF よりも高いので、ノードn1の電圧値Vn1の方
がノードn2の電圧値Vn2よりも電位が低くなり、プリ
アンプ部1で増幅した信号が次段のフリップフロップ部
2に入力される。そして、プリアンプ部1により増幅さ
れた信号がフリップフロップ部2に入力されるタイミン
グで、活性化信号φ2 が“L”から“H”とされ、入力
信号がさらに増幅されるとともに、ラッチされ、ノード
n1は低電位レベルVSSに、ノードn2は高電位レベル
VCCとなる。
力電圧VINと基準電圧VREF との電圧差をプリアンプ部
1で増幅し、フリップフロップ回路2でさらに増幅する
とともに、ラッチする回路構成となっている。
電圧が基準電圧VREF よりも高い場合について動作を説
明する。まず、PトランジスタP1,P2のゲート電圧
は低電位レベルVSS=“L”であるため常時ON状態に
あり、外部入力電圧VINがNトランジスタN2のゲート
に、基準電圧VREF がNトランジスタN4のゲートにそ
れぞれ印加されることによりNトランジスタN2、及び
NトランジスタN4がオン状態となる。
が低く、次段でのフリップフロップ部2による増幅、及
びラッチが必要になるため、次段のフリップフロップ部
2を安定して動作させるためには、図7に示すように、
まず、活性化信号φ1 によりプリアンプ部1を活性化
し、次段のフリップフロップ部2回路が安定に動作する
のに必要な信号量になるまで待って、活性化信号φ2 に
よりフリップフロップ部2を活性化し、増幅・ラッチす
る必要があった。
圧VREF よりも高いので、ノードn1の電圧値Vn1の方
がノードn2の電圧値Vn2よりも電圧値が低くなり、プ
リアンプ部1で増幅した信号が次段のフリップフロップ
部2に入力される。
図1に示すように、外部から入力される外部入力信号を
受ける第1のトランジスタと、基準電圧を受ける第2のト
ランジスタと、該第1及び第2のトランジスタに電流を供
給するカレントミラー部を有し、活性化信号に応答し
て、前記外部入力信号と前記基準電圧との電位を比較
し、電位差を増幅するプリアンプ部と、該プリアンプ部
により増幅された該電位差を、前記活性化信号に応答し
てさらに増幅し、該増幅した電圧レベルを保持するフリ
ップフロツプ部と、を備え、前記フリップフロツプ部に
保持された電圧レベルに基づいて前記外部入力信号の論
理レベルを判定することを特徴とする。また、本発明
は、外部から入力される外部入力信号と基準電圧との電
位差を活性化信号に応答して増幅するプリアンプ部と、
該プリアンプ部により増幅された電位差を、前記活性化
信号に応答してさらに増幅し、該増幅した電圧レベルを
保持するフリップフロツプ部と、を備え、前記プリアン
プ部は、前記外部入力信号を受ける第1のトランジスタ
と前記基準電圧を受ける第2のトランジスタからなる差
動トランジスタ対と、電源線と前記第1のトランジスタ
の間に設けられ前記第2のトランジスタの出力で制御さ
れる第3のトランジスタ及び該電源線と前記第2のトラン
ジスタの間に設けられ前記第1のトランジスタの出力で
制御される第4のトランジスタからなる負荷トランジス
タ対と、を有し、前記フリップフロツプ部に保持された
電圧レベルに基づいて前記外部入力信号の論理レベルを
判定することを特徴とする。
差を増幅して出力するプリアンプ部という事項を有する
ため、外部入力電圧が“わずかでも”基準電圧を上回る
(又は下回る)と、即座に、その電位差に応じた出力電
圧が得られる。したがって、外部入力電圧の変化を速や
かに検出して出力することができ、動作速度を向上でき
る。この効果は、特に論理レベルがゆっくりと変化する
外部入力信号の場合に顕著に現れる。このような外部入
力信号をインバータ型のレベル判定回路で受けた場合、
外部入力信号の論理レベルがインバータのしきい値を上
回る又は下回るまでは当該レベル判定回路の出力論理が
反転しないからである。さらに、本発明では、プリアン
プ部がカレントミラー型であるため、また、差動トラン
ジスタ対の相補出力電圧に応じてオン抵抗を増減する負
荷トランジスタを用いているため、大振幅の出力電圧を
得ることができ、後段回路の駆動に支障をきたさない。
したがって、プリアンプ部と後段回路のそれぞれの活性
化信号を共通化でき、信号数を削減して制御系の簡素化
を図ることができる。
2,3は本発明に係るレベル判定回路の実施例1を示す
図であり、図2は本実施例の要部構成を示す回路図、図
3は本実施例の動作例を説明するための波形図である。
て、図1に示した原理図に付された番号と同一番号は同
一部分を示す。本実施例のプリアンプ部1は、カレント
ミラー型のアンプを2段使用し、互いの差電圧を出力す
るようにしたものであり、次段にナンドゲート3で構成
したフリップフロップ部2を配置し、さらに増幅するよ
うに構成している。
ー型のアンプであることが好ましく、さらには複数段の
カレントミラー型のアンプをシリアルに接続すると、よ
り有効である。
スタP2のゲート電圧となっているため、Pトランジス
タP1に流れる電流と同じ電流がPトランジスタP2に
流れることになる。つまり、従来のレシオ回路によるア
ンプとは異なり、カレントミラー型アンプはレシオ型の
アンプとなり、フィードバック機能が有るためレシオ型
のアンプと比べて3〜5倍程度増幅率が高くなってい
る。
増幅率の高い、例えば、カレントミラー型のアンプ等を
を1段、または複数段用意し、プリアンプ部1での増幅
率を高めた構成としている。
がフィードバックされることで高い増幅率が得られるア
ンプが配置されることにより、次段のフリップフロップ
部の駆動に十分な信号量が得られる。
と比較して、活性化信号φ1 が入力されるトランジスタ
数を半分に削減することができ、高集積化、及び低コス
ト化を図ることができる。図5は本発明に係るレベル判
定回路の実施例3を示す図である。
ントミラー型のアンプを複数段接続することにより、さ
らに増幅率が高められる。
2,3は本発明に係るレベル判定回路の実施例1を示す
図であり、図2は本実施例の要部構成を示す回路図、図
3はの本実施例の動作例を説明するための波形図であ
る。
て、図1に示した原理図に付された番号と同一番号は同
一部分を示す。
速やかに検出して出力することができ、動作速度を向上
できる。また、本発明によれば、大振幅の出力電圧を得
ることができ、後段回路の駆動に支障をきたさないか
ら、プリアンプ部と後段回路のそれぞれの活性化信号を
共通化でき、信号数を削減して制御系の簡素化を図るこ
とができる。
VREFより高い場合を考えてみると、カレントミラー回
路の前段部では入力電圧VINと基準電圧VREF との電圧
比較が行われるが、VIN>VREF であるために、ノード
n1の電位Vn1は、ほぼPトランジスタP1とNトラン
ジスタN1とのGm比で決まる電位に、同様にしてノー
ドn2の電位Vn2は、ほぼPトランジスタP2とNトラ
ンジスタN3とのGm比で決まる電位となり、Vn1<V
n2となる。
スタP2のゲート電圧となっているため、Pトランジス
タP1に流れる電流と同じ電流がPトランジスタP2に
流れることになる。つまり、従来のレシオ回路によるア
ンプとは異なり、カレントミラー型アンプはレシオ型の
アンプと異なり、フィードバック機能が有るためレシオ
型のアンプと比べて3〜5倍程度増幅率が高くなってい
る。
がノードn2の電位Vn2に依存せず、Vn1<Vn2となる
ため、従来のレシオ型の回路より多くの電流がPトラン
ジスタP2に流れることになり、Vn1とVn2との電圧差
はより大きいものになるためである。
ラー型のアンプを2段設けることによって、図3に示す
ように、これらの差電圧を求めることにより、この差電
圧の2倍、すなわち、従来例と比較して約10倍程度の
増幅率を得ることができ、また、動作を高速化できる。
例2を示す図であり、図4は本実施例の要部構成を示す
回路図である。なお、図4において、図2に示した実施
例1に付された番号と同一番号は同一部分を示す。
圧VREF とを入力するNトランジスタN2,N4,N
6,N8をPトランジスタP1とNトランジスタN1で
構成されたロード回路の間に配置したものである。
と比較して、活性化信号φ1 が入力されるトランジスタ
数を半分に削減することができ、高集積化、及び低コス
ト化を図ることができる。
例3を示す図であり、図4は本実施例の要部構成を示す
回路図である。
に付された番号と同一番号は同一部分を示す。本実施例
のプリアンプ部1には、カレントミラー型のアンプでは
なく、PトランジスタP1のゲート電位にノードn2の
電位Vn2を、また、PトランジスタP2のゲート電位に
ノードn1の電位Vn1の電圧を入力するようなアンプで
構成している。
互いにフィードバックをかけ、より大きな差電圧をノー
ドn1の電位Vn1、及びノードn2の電位Vn2に発生さ
せることができる。
に高い増幅度のカレントミラー型のアンプを使用するこ
とによって、プリアンプ部1の増幅率を高くすることが
でき、次段の回路を容易に駆動することができる。
プ部と同時に行うことができ、次段を活性化する活性化
信号を新たに設ける必要がなくなるため、回路の制御が
簡単となるとともに、レベル判定を高速化でき、これに
より、例えば、DRAM等の半導体記憶装置の高速化に
貢献できる。
の電位がフィードバックすることで高い増幅率を得るア
ンプを配置することによって、次段のフリップフロップ
部の駆動に十分な信号量を得ることができ、プリアンプ
部の活性化信号と次段のフリップフロップ部の活性化信
号とを共通化できる。
ともに、レベル判定を高速に行うことができる。
る。
る。
図である。
る。
る。
る。
Claims (2)
- 【請求項1】外部から入力される外部入力信号を受ける
第1のトランジスタと、基準電圧を受ける第2のトランジ
スタと、該第1及び第2のトランジスタに電流を供給する
カレントミラー部を有し、活性化信号に応答して、前記
外部入力信号と前記基準電圧との電位を比較し、電位差
を増幅するプリアンプ部と、 該プリアンプ部により増幅された該電位差を、前記活性
化信号に応答してさらに増幅し、該増幅した電圧レベル
を保持するフリップフロツプ部と、を備え、 前記フリップフロツプ部に保持された電圧レベルに基づ
いて前記外部入力信号の論理レベルを判定する ことを特
徴とするレベル判定回路。 - 【請求項2】 外 部から入力される外部入力信号と基準電
圧との電位差を活性化信号に応答して増幅するプリアン
プ部と、 該プリアンプ部により増幅された電位差を、前記活性化
信号に応答してさらに増幅し、該増幅した電圧レベルを
保持するフリップフロツプ部と、を備え、 前記プリアンプ部は、 前記外部入力信号を受ける第1のトランジスタと前記基
準電圧を受ける第2のトランジスタからなる差動トラン
ジスタ対と、 電源線と前記第1のトランジスタの間に設けられ前記第2
のトランジスタの出力で制御される第3のトランジスタ
及び該電源線と前記第2のトランジスタの間に設けられ
前記第1のトランジスタの出力で制御される第4のトラン
ジスタからなる負荷トランジスタ対と、を有し、 前記フリップフロツプ部に保持された電圧レベルに基づ
いて前記外部入力信号の論理レベルを判定することを特
徴とするレベル判定回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3057461A JP2934520B2 (ja) | 1991-03-20 | 1991-03-20 | レベル判定回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3057461A JP2934520B2 (ja) | 1991-03-20 | 1991-03-20 | レベル判定回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH04291090A JPH04291090A (ja) | 1992-10-15 |
JP2934520B2 true JP2934520B2 (ja) | 1999-08-16 |
Family
ID=13056318
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3057461A Expired - Lifetime JP2934520B2 (ja) | 1991-03-20 | 1991-03-20 | レベル判定回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2934520B2 (ja) |
Families Citing this family (3)
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---|---|---|---|---|
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KR101051794B1 (ko) * | 2004-09-08 | 2011-07-25 | 매그나칩 반도체 유한회사 | 멀티 레벨 입/출력 회로, 중간전위 발생 회로 및 전위비교 회로 |
JP5412639B2 (ja) | 2008-10-31 | 2014-02-12 | 国立大学法人東京工業大学 | 比較器及びアナログデジタル変換器 |
Family Cites Families (4)
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---|---|---|---|---|
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JPS62183098A (ja) * | 1986-02-07 | 1987-08-11 | Hitachi Ltd | ダイナミツク型ram |
JP2704885B2 (ja) * | 1988-08-03 | 1998-01-26 | 株式会社日立製作所 | 半導体記憶装置 |
JPH0214487A (ja) * | 1988-06-30 | 1990-01-18 | Mitsubishi Electric Corp | 半導体記憶装置 |
-
1991
- 1991-03-20 JP JP3057461A patent/JP2934520B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH04291090A (ja) | 1992-10-15 |
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