JP2934520B2 - レベル判定回路 - Google Patents
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- Semiconductor Memories (AREA)
- Manipulation Of Pulses (AREA)
- Logic Circuits (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、レベル判定回路に係
り、詳しくは、例えば、メモリ等の半導体記憶装置の分
野に用いて好適な、外部入力電圧の論理レベルを検出す
るレベル判定回路に関する。
り、詳しくは、例えば、メモリ等の半導体記憶装置の分
野に用いて好適な、外部入力電圧の論理レベルを検出す
るレベル判定回路に関する。
【０００２】レベル判定回路は外部入力電圧と基準電位
とをフリップフロップ回路によって比較判定するもので
ある。しかし、動作マージンを確保しつつ、安定に動作
させるには回路制御が複雑となり、このことが高速化の
阻害要因となっている。そこで、回路制御を容易なもの
とし、高速に動作するレベル判定回路が要求される。
とをフリップフロップ回路によって比較判定するもので
ある。しかし、動作マージンを確保しつつ、安定に動作
させるには回路制御が複雑となり、このことが高速化の
阻害要因となっている。そこで、回路制御を容易なもの
とし、高速に動作するレベル判定回路が要求される。
【０００３】これし、レベル判定回路には外部入力電圧
と基準電位とをフリップフロップ回路によって比較判定
するものである。しかし、動作マージンを確保しつつ、
安定に動作させるには回路制御が複雑となり、このこと
が高速化の阻害要因となっている。
と基準電位とをフリップフロップ回路によって比較判定
するものである。しかし、動作マージンを確保しつつ、
安定に動作させるには回路制御が複雑となり、このこと
が高速化の阻害要因となっている。
【０００４】そこで、回路制御を容易なものとし、高速
に動作するレベル判定回路が要求される。
に動作するレベル判定回路が要求される。
【０００５】
【従来の技術】従来のこの種のレベル判定回路として
は、例えば、図６に示すようなものがある。
は、例えば、図６に示すようなものがある。
【０００６】レベル判定回路は、大別して、プリアンプ
部１、フリップフロップ部２とからなり、プリアンプ部
１は、ＰチャネルＭＯＳトランジスタ（以下、単にＰト
ランジスタという）Ｐ１，Ｐ２、ＮチャネルＭＯＳトラ
ンジスタ（以下、単にＮトランジスタという）Ｎ１〜Ｎ
４から構成され、フリップフロップ部２は、Ｐトランジ
スタＴ１，Ｔ２、ＮトランジスタＴ３〜Ｔ５から構成さ
れている。
部１、フリップフロップ部２とからなり、プリアンプ部
１は、ＰチャネルＭＯＳトランジスタ（以下、単にＰト
ランジスタという）Ｐ１，Ｐ２、ＮチャネルＭＯＳトラ
ンジスタ（以下、単にＮトランジスタという）Ｎ１〜Ｎ
４から構成され、フリップフロップ部２は、Ｐトランジ
スタＴ１，Ｔ２、ＮトランジスタＴ３〜Ｔ５から構成さ
れている。
【０００７】この場合、外部入力電圧ＶINの方が基準電
圧ＶREF よりも高いので、ノードｎ１の電圧値Ｖn1の方
がノードｎ２の電圧値Ｖn2よりも電位が低くなり、プリ
アンプ部１で増幅した信号が次段のフリップフロップ部
２に入力される。そして、プリアンプ部１により増幅さ
れた信号がフリップフロップ部２に入力されるタイミン
グで、活性化信号φ2 が“Ｌ”から“Ｈ”とされ、入力
信号がさらに増幅されるとともに、ラッチされ、ノード
ｎ１は低電位レベルＶSSに、ノードｎ２は高電位レベル
ＶCCとなる。
圧ＶREF よりも高いので、ノードｎ１の電圧値Ｖn1の方
がノードｎ２の電圧値Ｖn2よりも電位が低くなり、プリ
アンプ部１で増幅した信号が次段のフリップフロップ部
２に入力される。そして、プリアンプ部１により増幅さ
れた信号がフリップフロップ部２に入力されるタイミン
グで、活性化信号φ2 が“Ｌ”から“Ｈ”とされ、入力
信号がさらに増幅されるとともに、ラッチされ、ノード
ｎ１は低電位レベルＶSSに、ノードｎ２は高電位レベル
ＶCCとなる。
【０００８】すなわち、このレベル判定回路は、外部入
力電圧ＶINと基準電圧ＶREF との電圧差をプリアンプ部
１で増幅し、フリップフロップ回路２でさらに増幅する
とともに、ラッチする回路構成となっている。
力電圧ＶINと基準電圧ＶREF との電圧差をプリアンプ部
１で増幅し、フリップフロップ回路２でさらに増幅する
とともに、ラッチする回路構成となっている。
【０００９】以上の構成において、外部入力電圧ＶINの
電圧が基準電圧ＶREF よりも高い場合について動作を説
明する。まず、ＰトランジスタＰ１，Ｐ２のゲート電圧
は低電位レベルＶSS＝“Ｌ”であるため常時ＯＮ状態に
あり、外部入力電圧ＶINがＮトランジスタＮ２のゲート
に、基準電圧ＶREF がＮトランジスタＮ４のゲートにそ
れぞれ印加されることによりＮトランジスタＮ２、及び
ＮトランジスタＮ４がオン状態となる。
電圧が基準電圧ＶREF よりも高い場合について動作を説
明する。まず、ＰトランジスタＰ１，Ｐ２のゲート電圧
は低電位レベルＶSS＝“Ｌ”であるため常時ＯＮ状態に
あり、外部入力電圧ＶINがＮトランジスタＮ２のゲート
に、基準電圧ＶREF がＮトランジスタＮ４のゲートにそ
れぞれ印加されることによりＮトランジスタＮ２、及び
ＮトランジスタＮ４がオン状態となる。
【００１０】すなわち、プリアンプ部１だけでは増幅率
が低く、次段でのフリップフロップ部２による増幅、及
びラッチが必要になるため、次段のフリップフロップ部
２を安定して動作させるためには、図７に示すように、
まず、活性化信号φ1 によりプリアンプ部１を活性化
し、次段のフリップフロップ部２回路が安定に動作する
のに必要な信号量になるまで待って、活性化信号φ2 に
よりフリップフロップ部２を活性化し、増幅・ラッチす
る必要があった。
が低く、次段でのフリップフロップ部２による増幅、及
びラッチが必要になるため、次段のフリップフロップ部
２を安定して動作させるためには、図７に示すように、
まず、活性化信号φ1 によりプリアンプ部１を活性化
し、次段のフリップフロップ部２回路が安定に動作する
のに必要な信号量になるまで待って、活性化信号φ2 に
よりフリップフロップ部２を活性化し、増幅・ラッチす
る必要があった。
【００１１】この場合、外部入力電圧ＶINの方が基準電
圧ＶREF よりも高いので、ノードｎ１の電圧値Ｖn1の方
がノードｎ２の電圧値Ｖn2よりも電圧値が低くなり、プ
リアンプ部１で増幅した信号が次段のフリップフロップ
部２に入力される。
圧ＶREF よりも高いので、ノードｎ１の電圧値Ｖn1の方
がノードｎ２の電圧値Ｖn2よりも電圧値が低くなり、プ
リアンプ部１で増幅した信号が次段のフリップフロップ
部２に入力される。
【００１２】
【課題を解決するための手段】 本発明は、その原理図を
図１に示すように、外部から入力される外部入力信号を
受ける第1のトランジスタと、基準電圧を受ける第2のト
ランジスタと、該第1及び第2のトランジスタに電流を供
給するカレントミラー部を有し、活性化信号に応答し
て、前記外部入力信号と前記基準電圧との電位を比較
し、電位差を増幅するプリアンプ部と、該プリアンプ部
により増幅された該電位差を、前記活性化信号に応答し
てさらに増幅し、該増幅した電圧レベルを保持するフリ
ップフロツプ部と、を備え、前記フリップフロツプ部に
保持された電圧レベルに基づいて前記外部入力信号の論
理レベルを判定することを特徴とする。また、本発明
は、外部から入力される外部入力信号と基準電圧との電
位差を活性化信号に応答して増幅するプリアンプ部と、
該プリアンプ部により増幅された電位差を、前記活性化
信号に応答してさらに増幅し、該増幅した電圧レベルを
保持するフリップフロツプ部と、を備え、前記プリアン
プ部は、前記外部入力信号を受ける第1のトランジスタ
と前記基準電圧を受ける第2のトランジスタからなる差
動トランジスタ対と、電源線と前記第1のトランジスタ
の間に設けられ前記第2のトランジスタの出力で制御さ
れる第3のトランジスタ及び該電源線と前記第2のトラン
ジスタの間に設けられ前記第1のトランジスタの出力で
制御される第4のトランジスタからなる負荷トランジス
タ対と、を有し、前記フリップフロツプ部に保持された
電圧レベルに基づいて前記外部入力信号の論理レベルを
判定することを特徴とする。
図１に示すように、外部から入力される外部入力信号を
受ける第1のトランジスタと、基準電圧を受ける第2のト
ランジスタと、該第1及び第2のトランジスタに電流を供
給するカレントミラー部を有し、活性化信号に応答し
て、前記外部入力信号と前記基準電圧との電位を比較
し、電位差を増幅するプリアンプ部と、該プリアンプ部
により増幅された該電位差を、前記活性化信号に応答し
てさらに増幅し、該増幅した電圧レベルを保持するフリ
ップフロツプ部と、を備え、前記フリップフロツプ部に
保持された電圧レベルに基づいて前記外部入力信号の論
理レベルを判定することを特徴とする。また、本発明
は、外部から入力される外部入力信号と基準電圧との電
位差を活性化信号に応答して増幅するプリアンプ部と、
該プリアンプ部により増幅された電位差を、前記活性化
信号に応答してさらに増幅し、該増幅した電圧レベルを
保持するフリップフロツプ部と、を備え、前記プリアン
プ部は、前記外部入力信号を受ける第1のトランジスタ
と前記基準電圧を受ける第2のトランジスタからなる差
動トランジスタ対と、電源線と前記第1のトランジスタ
の間に設けられ前記第2のトランジスタの出力で制御さ
れる第3のトランジスタ及び該電源線と前記第2のトラン
ジスタの間に設けられ前記第1のトランジスタの出力で
制御される第4のトランジスタからなる負荷トランジス
タ対と、を有し、前記フリップフロツプ部に保持された
電圧レベルに基づいて前記外部入力信号の論理レベルを
判定することを特徴とする。
【００１３】
【００１４】
【００１５】
【作用】本発明では、外部入力電圧と基準電圧との電位
差を増幅して出力するプリアンプ部という事項を有する
ため、外部入力電圧が“わずかでも”基準電圧を上回る
（又は下回る）と、即座に、その電位差に応じた出力電
圧が得られる。したがって、外部入力電圧の変化を速や
かに検出して出力することができ、動作速度を向上でき
る。この効果は、特に論理レベルがゆっくりと変化する
外部入力信号の場合に顕著に現れる。このような外部入
力信号をインバータ型のレベル判定回路で受けた場合、
外部入力信号の論理レベルがインバータのしきい値を上
回る又は下回るまでは当該レベル判定回路の出力論理が
反転しないからである。さらに、本発明では、プリアン
プ部がカレントミラー型であるため、また、差動トラン
ジスタ対の相補出力電圧に応じてオン抵抗を増減する負
荷トランジスタを用いているため、大振幅の出力電圧を
得ることができ、後段回路の駆動に支障をきたさない。
したがって、プリアンプ部と後段回路のそれぞれの活性
化信号を共通化でき、信号数を削減して制御系の簡素化
を図ることができる。
差を増幅して出力するプリアンプ部という事項を有する
ため、外部入力電圧が“わずかでも”基準電圧を上回る
（又は下回る）と、即座に、その電位差に応じた出力電
圧が得られる。したがって、外部入力電圧の変化を速や
かに検出して出力することができ、動作速度を向上でき
る。この効果は、特に論理レベルがゆっくりと変化する
外部入力信号の場合に顕著に現れる。このような外部入
力信号をインバータ型のレベル判定回路で受けた場合、
外部入力信号の論理レベルがインバータのしきい値を上
回る又は下回るまでは当該レベル判定回路の出力論理が
反転しないからである。さらに、本発明では、プリアン
プ部がカレントミラー型であるため、また、差動トラン
ジスタ対の相補出力電圧に応じてオン抵抗を増減する負
荷トランジスタを用いているため、大振幅の出力電圧を
得ることができ、後段回路の駆動に支障をきたさない。
したがって、プリアンプ部と後段回路のそれぞれの活性
化信号を共通化でき、信号数を削減して制御系の簡素化
を図ることができる。
【００１６】
【００１７】
【実施例】以下、本発明を図面に基づいて説明する。図
２，３は本発明に係るレベル判定回路の実施例１を示す
図であり、図２は本実施例の要部構成を示す回路図、図
３は本実施例の動作例を説明するための波形図である。
２，３は本発明に係るレベル判定回路の実施例１を示す
図であり、図２は本実施例の要部構成を示す回路図、図
３は本実施例の動作例を説明するための波形図である。
【００１８】まず、構成を説明する。なお、図２におい
て、図１に示した原理図に付された番号と同一番号は同
一部分を示す。本実施例のプリアンプ部１は、カレント
ミラー型のアンプを２段使用し、互いの差電圧を出力す
るようにしたものであり、次段にナンドゲート３で構成
したフリップフロップ部２を配置し、さらに増幅するよ
うに構成している。
て、図１に示した原理図に付された番号と同一番号は同
一部分を示す。本実施例のプリアンプ部１は、カレント
ミラー型のアンプを２段使用し、互いの差電圧を出力す
るようにしたものであり、次段にナンドゲート３で構成
したフリップフロップ部２を配置し、さらに増幅するよ
うに構成している。
【００１９】なお、前記プリアンプ部１はカレントミラ
ー型のアンプであることが好ましく、さらには複数段の
カレントミラー型のアンプをシリアルに接続すると、よ
り有効である。
ー型のアンプであることが好ましく、さらには複数段の
カレントミラー型のアンプをシリアルに接続すると、よ
り有効である。
【００２０】一方、ノードｎ１の電位Ｖn1はＰトランジ
スタＰ２のゲート電圧となっているため、Ｐトランジス
タＰ１に流れる電流と同じ電流がＰトランジスタＰ２に
流れることになる。つまり、従来のレシオ回路によるア
ンプとは異なり、カレントミラー型アンプはレシオ型の
アンプとなり、フィードバック機能が有るためレシオ型
のアンプと比べて３〜５倍程度増幅率が高くなってい
る。
スタＰ２のゲート電圧となっているため、Ｐトランジス
タＰ１に流れる電流と同じ電流がＰトランジスタＰ２に
流れることになる。つまり、従来のレシオ回路によるア
ンプとは異なり、カレントミラー型アンプはレシオ型の
アンプとなり、フィードバック機能が有るためレシオ型
のアンプと比べて３〜５倍程度増幅率が高くなってい
る。
【００２１】すなわち、本発明では、プリアンプ部１に
増幅率の高い、例えば、カレントミラー型のアンプ等を
を１段、または複数段用意し、プリアンプ部１での増幅
率を高めた構成としている。
増幅率の高い、例えば、カレントミラー型のアンプ等を
を１段、または複数段用意し、プリアンプ部１での増幅
率を高めた構成としている。
【００２２】
【作用】本発明では、プリアンプ部に相手側電極の電位
がフィードバックされることで高い増幅率が得られるア
ンプが配置されることにより、次段のフリップフロップ
部の駆動に十分な信号量が得られる。
がフィードバックされることで高い増幅率が得られるア
ンプが配置されることにより、次段のフリップフロップ
部の駆動に十分な信号量が得られる。
【００２３】以上の構成により本実施例では、実施例１
と比較して、活性化信号φ1 が入力されるトランジスタ
数を半分に削減することができ、高集積化、及び低コス
ト化を図ることができる。図５は本発明に係るレベル判
定回路の実施例３を示す図である。
と比較して、活性化信号φ1 が入力されるトランジスタ
数を半分に削減することができ、高集積化、及び低コス
ト化を図ることができる。図５は本発明に係るレベル判
定回路の実施例３を示す図である。
【００２４】なお、プリアンプ部として、例えば、カレ
ントミラー型のアンプを複数段接続することにより、さ
らに増幅率が高められる。
ントミラー型のアンプを複数段接続することにより、さ
らに増幅率が高められる。
【００２５】
【実施例】以下、本発明を図面に基づいて説明する。図
２，３は本発明に係るレベル判定回路の実施例１を示す
図であり、図２は本実施例の要部構成を示す回路図、図
３はの本実施例の動作例を説明するための波形図であ
る。
２，３は本発明に係るレベル判定回路の実施例１を示す
図であり、図２は本実施例の要部構成を示す回路図、図
３はの本実施例の動作例を説明するための波形図であ
る。
【００２６】まず、構成を説明する。なお、図２におい
て、図１に示した原理図に付された番号と同一番号は同
一部分を示す。
て、図１に示した原理図に付された番号と同一番号は同
一部分を示す。
【００２７】
【発明の効果】本発明によれば、外部入力電圧の変化を
速やかに検出して出力することができ、動作速度を向上
できる。また、本発明によれば、大振幅の出力電圧を得
ることができ、後段回路の駆動に支障をきたさないか
ら、プリアンプ部と後段回路のそれぞれの活性化信号を
共通化でき、信号数を削減して制御系の簡素化を図るこ
とができる。
速やかに検出して出力することができ、動作速度を向上
できる。また、本発明によれば、大振幅の出力電圧を得
ることができ、後段回路の駆動に支障をきたさないか
ら、プリアンプ部と後段回路のそれぞれの活性化信号を
共通化でき、信号数を削減して制御系の簡素化を図るこ
とができる。
【００２８】
【００２９】すなわち、まず、入力電圧ＶINが基準電圧
ＶREFより高い場合を考えてみると、カレントミラー回
路の前段部では入力電圧ＶINと基準電圧ＶREF との電圧
比較が行われるが、ＶIN＞ＶREF であるために、ノード
ｎ１の電位Ｖn1は、ほぼＰトランジスタＰ１とＮトラン
ジスタＮ１とのＧｍ比で決まる電位に、同様にしてノー
ドｎ２の電位Ｖn2は、ほぼＰトランジスタＰ２とＮトラ
ンジスタＮ３とのＧｍ比で決まる電位となり、Ｖn1＜Ｖ
n2となる。
ＶREFより高い場合を考えてみると、カレントミラー回
路の前段部では入力電圧ＶINと基準電圧ＶREF との電圧
比較が行われるが、ＶIN＞ＶREF であるために、ノード
ｎ１の電位Ｖn1は、ほぼＰトランジスタＰ１とＮトラン
ジスタＮ１とのＧｍ比で決まる電位に、同様にしてノー
ドｎ２の電位Ｖn2は、ほぼＰトランジスタＰ２とＮトラ
ンジスタＮ３とのＧｍ比で決まる電位となり、Ｖn1＜Ｖ
n2となる。
【００３０】一方、ノードｎ１の電位Ｖn1はＰトランジ
スタＰ２のゲート電圧となっているため、Ｐトランジス
タＰ１に流れる電流と同じ電流がＰトランジスタＰ２に
流れることになる。つまり、従来のレシオ回路によるア
ンプとは異なり、カレントミラー型アンプはレシオ型の
アンプと異なり、フィードバック機能が有るためレシオ
型のアンプと比べて３〜５倍程度増幅率が高くなってい
る。
スタＰ２のゲート電圧となっているため、Ｐトランジス
タＰ１に流れる電流と同じ電流がＰトランジスタＰ２に
流れることになる。つまり、従来のレシオ回路によるア
ンプとは異なり、カレントミラー型アンプはレシオ型の
アンプと異なり、フィードバック機能が有るためレシオ
型のアンプと比べて３〜５倍程度増幅率が高くなってい
る。
【００３１】これは、ＰトランジスタＰ２に流れる電流
がノードｎ２の電位Ｖn2に依存せず、Ｖn1＜Ｖn2となる
ため、従来のレシオ型の回路より多くの電流がＰトラン
ジスタＰ２に流れることになり、Ｖn1とＶn2との電圧差
はより大きいものになるためである。
がノードｎ２の電位Ｖn2に依存せず、Ｖn1＜Ｖn2となる
ため、従来のレシオ型の回路より多くの電流がＰトラン
ジスタＰ２に流れることになり、Ｖn1とＶn2との電圧差
はより大きいものになるためである。
【００３２】したがって、本実施例ではこのカレントミ
ラー型のアンプを２段設けることによって、図３に示す
ように、これらの差電圧を求めることにより、この差電
圧の２倍、すなわち、従来例と比較して約１０倍程度の
増幅率を得ることができ、また、動作を高速化できる。
ラー型のアンプを２段設けることによって、図３に示す
ように、これらの差電圧を求めることにより、この差電
圧の２倍、すなわち、従来例と比較して約１０倍程度の
増幅率を得ることができ、また、動作を高速化できる。
【００３３】図４は本発明に係るレベル判定回路の実施
例２を示す図であり、図４は本実施例の要部構成を示す
回路図である。なお、図４において、図２に示した実施
例１に付された番号と同一番号は同一部分を示す。
例２を示す図であり、図４は本実施例の要部構成を示す
回路図である。なお、図４において、図２に示した実施
例１に付された番号と同一番号は同一部分を示す。
【００３４】本実施例では、外部入力電圧ＶINと基準電
圧ＶREF とを入力するＮトランジスタＮ２，Ｎ４，Ｎ
６，Ｎ８をＰトランジスタＰ１とＮトランジスタＮ１で
構成されたロード回路の間に配置したものである。
圧ＶREF とを入力するＮトランジスタＮ２，Ｎ４，Ｎ
６，Ｎ８をＰトランジスタＰ１とＮトランジスタＮ１で
構成されたロード回路の間に配置したものである。
【００３５】以上の構成により本実施例では、実施例１
と比較して、活性化信号φ1 が入力されるトランジスタ
数を半分に削減することができ、高集積化、及び低コス
ト化を図ることができる。
と比較して、活性化信号φ1 が入力されるトランジスタ
数を半分に削減することができ、高集積化、及び低コス
ト化を図ることができる。
【００３６】図５は本発明に係るレベル判定回路の実施
例３を示す図であり、図４は本実施例の要部構成を示す
回路図である。
例３を示す図であり、図４は本実施例の要部構成を示す
回路図である。
【００３７】なお、図５において、図１に示した原理図
に付された番号と同一番号は同一部分を示す。本実施例
のプリアンプ部１には、カレントミラー型のアンプでは
なく、ＰトランジスタＰ１のゲート電位にノードｎ２の
電位Ｖn2を、また、ＰトランジスタＰ２のゲート電位に
ノードｎ１の電位Ｖn1の電圧を入力するようなアンプで
構成している。
に付された番号と同一番号は同一部分を示す。本実施例
のプリアンプ部１には、カレントミラー型のアンプでは
なく、ＰトランジスタＰ１のゲート電位にノードｎ２の
電位Ｖn2を、また、ＰトランジスタＰ２のゲート電位に
ノードｎ１の電位Ｖn1の電圧を入力するようなアンプで
構成している。
【００３８】したがって、このような構成のアンプでも
互いにフィードバックをかけ、より大きな差電圧をノー
ドｎ１の電位Ｖn1、及びノードｎ２の電位Ｖn2に発生さ
せることができる。
互いにフィードバックをかけ、より大きな差電圧をノー
ドｎ１の電位Ｖn1、及びノードｎ２の電位Ｖn2に発生さ
せることができる。
【００３９】このように本実施例では、プリアンプ部１
に高い増幅度のカレントミラー型のアンプを使用するこ
とによって、プリアンプ部１の増幅率を高くすることが
でき、次段の回路を容易に駆動することができる。
に高い増幅度のカレントミラー型のアンプを使用するこ
とによって、プリアンプ部１の増幅率を高くすることが
でき、次段の回路を容易に駆動することができる。
【００４０】したがって、次段での回路動作をプリアン
プ部と同時に行うことができ、次段を活性化する活性化
信号を新たに設ける必要がなくなるため、回路の制御が
簡単となるとともに、レベル判定を高速化でき、これに
より、例えば、ＤＲＡＭ等の半導体記憶装置の高速化に
貢献できる。
プ部と同時に行うことができ、次段を活性化する活性化
信号を新たに設ける必要がなくなるため、回路の制御が
簡単となるとともに、レベル判定を高速化でき、これに
より、例えば、ＤＲＡＭ等の半導体記憶装置の高速化に
貢献できる。
【００４１】
【発明の効果】本発明では、プリアンプ部に相手側電極
の電位がフィードバックすることで高い増幅率を得るア
ンプを配置することによって、次段のフリップフロップ
部の駆動に十分な信号量を得ることができ、プリアンプ
部の活性化信号と次段のフリップフロップ部の活性化信
号とを共通化できる。
の電位がフィードバックすることで高い増幅率を得るア
ンプを配置することによって、次段のフリップフロップ
部の駆動に十分な信号量を得ることができ、プリアンプ
部の活性化信号と次段のフリップフロップ部の活性化信
号とを共通化できる。
【００４２】したがって、回路の制御を容易にできると
ともに、レベル判定を高速に行うことができる。
ともに、レベル判定を高速に行うことができる。
【図１】本発明実施例１のレベル判定回路の原理図であ
る。
る。
【図２】本発明実施例１の要部構成を示す回路図であ
る。
る。
【図３】本発明実施例１の動作例を説明するための波形
図である。
図である。
【図４】本発明実施例２の要部構成を示す回路図であ
る。
る。
【図５】本発明実施例３の要部構成を示す回路図であ
る。
る。
【図６】従来例の要部構成を示す回路図である。
【図７】従来例の動作例を説明するための波形図であ
る。
る。
１ プリアンプ部 ２ フリップフロップ部 ３ ナンドゲート Ｐ１〜Ｐ４ ＰチャネルＭＯＳトランジスタ Ｎ１〜Ｎ１０ ＮチャネルＭＯＳトランジスタ ｎ１〜ｎ３ ノード
Claims (2)
- 【請求項１】外部から入力される外部入力信号を受ける
第1のトランジスタと、基準電圧を受ける第2のトランジ
スタと、該第1及び第2のトランジスタに電流を供給する
カレントミラー部を有し、活性化信号に応答して、前記
外部入力信号と前記基準電圧との電位を比較し、電位差
を増幅するプリアンプ部と、 該プリアンプ部により増幅された該電位差を、前記活性
化信号に応答してさらに増幅し、該増幅した電圧レベル
を保持するフリップフロツプ部と、を備え、 前記フリップフロツプ部に保持された電圧レベルに基づ
いて前記外部入力信号の論理レベルを判定する ことを特
徴とするレベル判定回路。 - 【請求項２】 外 部から入力される外部入力信号と基準電
圧との電位差を活性化信号に応答して増幅するプリアン
プ部と、 該プリアンプ部により増幅された電位差を、前記活性化
信号に応答してさらに増幅し、該増幅した電圧レベルを
保持するフリップフロツプ部と、を備え、 前記プリアンプ部は、 前記外部入力信号を受ける第1のトランジスタと前記基
準電圧を受ける第2のトランジスタからなる差動トラン
ジスタ対と、 電源線と前記第1のトランジスタの間に設けられ前記第2
のトランジスタの出力で制御される第3のトランジスタ
及び該電源線と前記第2のトランジスタの間に設けられ
前記第1のトランジスタの出力で制御される第4のトラン
ジスタからなる負荷トランジスタ対と、を有し、 前記フリップフロツプ部に保持された電圧レベルに基づ
いて前記外部入力信号の論理レベルを判定することを特
徴とするレベル判定回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3057461A JP2934520B2 (ja) | 1991-03-20 | 1991-03-20 | レベル判定回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3057461A JP2934520B2 (ja) | 1991-03-20 | 1991-03-20 | レベル判定回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04291090A JPH04291090A (ja) | 1992-10-15 |
| JP2934520B2 true JP2934520B2 (ja) | 1999-08-16 |
Family
ID=13056318
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3057461A Expired - Lifetime JP2934520B2 (ja) | 1991-03-20 | 1991-03-20 | レベル判定回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2934520B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100306883B1 (ko) * | 1998-12-22 | 2001-11-02 | 박종섭 | 반도체메모리장치의입력버퍼 |
| KR101051794B1 (ko) * | 2004-09-08 | 2011-07-25 | 매그나칩 반도체 유한회사 | 멀티 레벨 입/출력 회로, 중간전위 발생 회로 및 전위비교 회로 |
| JP5412639B2 (ja) | 2008-10-31 | 2014-02-12 | 国立大学法人東京工業大学 | 比較器及びアナログデジタル変換器 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6151693A (ja) * | 1984-08-22 | 1986-03-14 | Hitachi Ltd | ラツチ回路 |
| JPS62183098A (ja) * | 1986-02-07 | 1987-08-11 | Hitachi Ltd | ダイナミツク型ｒａｍ |
| JP2704885B2 (ja) * | 1988-08-03 | 1998-01-26 | 株式会社日立製作所 | 半導体記憶装置 |
| JPH0214487A (ja) * | 1988-06-30 | 1990-01-18 | Mitsubishi Electric Corp | 半導体記憶装置 |
-
1991
- 1991-03-20 JP JP3057461A patent/JP2934520B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04291090A (ja) | 1992-10-15 |
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